JP2003282736A - Ｃｏｂ構造を有する半導体メモリ素子の製造方法及びこれにより製造された半導体メモリ素子 - Google Patents
Ｃｏｂ構造を有する半導体メモリ素子の製造方法及びこれにより製造された半導体メモリ素子Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H01L28/40—Capacitors
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Abstract
(57)【要約】
【課題】 ＣＯＢ構造において、誤整列に対する工程マ
ージンを大きくしたメモリ素子及びその製造方法を提供
する。 【解決手段】 半導体基板上に第１方向に延長された複
数のゲート電極パターンを形成した後、該パターン間の
第１方向に沿って一定間隔で形成されたＢＣコンタクト
パッド列及びこれに隣接した前記パターン間の第１方向
に沿って一定間隔で形成されたＤＣコンタクトパッド列
が反復的に形成されてＢＣ及びＤＣコンタクトパッドが
形成され、これら両コンタクトパッドが形成された基板
の全面に第１層間絶縁層を形成し、この層上で第１方向
に沿って規則的に配列された複数のＢＣコンタクトパッ
ド間に沿って複数の前記パターンと直交する第２方向に
延長され、ＢＣコンタクトパッド列における幅がＤＣコ
ンタクトパッド列における幅よりも狭く、導電層、第１
及び第２物質層よりなるビットラインパターンを形成す
る。
ージンを大きくしたメモリ素子及びその製造方法を提供
する。 【解決手段】 半導体基板上に第１方向に延長された複
数のゲート電極パターンを形成した後、該パターン間の
第１方向に沿って一定間隔で形成されたＢＣコンタクト
パッド列及びこれに隣接した前記パターン間の第１方向
に沿って一定間隔で形成されたＤＣコンタクトパッド列
が反復的に形成されてＢＣ及びＤＣコンタクトパッドが
形成され、これら両コンタクトパッドが形成された基板
の全面に第１層間絶縁層を形成し、この層上で第１方向
に沿って規則的に配列された複数のＢＣコンタクトパッ
ド間に沿って複数の前記パターンと直交する第２方向に
延長され、ＢＣコンタクトパッド列における幅がＤＣコ
ンタクトパッド列における幅よりも狭く、導電層、第１
及び第２物質層よりなるビットラインパターンを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法及びこれにより製造された半導体メモリ素子に
係り、特に、ビットライン上にキャパシタが形成される
キャパシタ・オーバー・ビットライン（以下、ＣＯＢ）構
造を有する半導体メモリ素子の製造方法及びこれにより
製造された半導体メモリ素子に関する。
製造方法及びこれにより製造された半導体メモリ素子に
係り、特に、ビットライン上にキャパシタが形成される
キャパシタ・オーバー・ビットライン（以下、ＣＯＢ）構
造を有する半導体メモリ素子の製造方法及びこれにより
製造された半導体メモリ素子に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進むに伴
い、単位面積当りメモリセルが占めるセルサイズも急減
されつつあり、ＤＲＡＭの場合、セルサイズが１．５μ
ｍ２以下に減りつつある。小さいセルサイズはセルを構
成するライン及びスペースの間隔を狭めることにより可
能である。特に、ＤＲＡＭでは、高い集積度のためにゲ
ート電極間の間隔がデザインルールによる最小フィーチ
ャサイズになりつつあり、ビットラインとドレーン領域
との間のコンタクト（以下、“ＤＣコンタクト”）また
はキャパシタのストレージ電極とソース電極との間のコ
ンタクト（以下、“ＢＣコンタクト”）を形成するため
のコンタクトホールも最小フィーチャサイズが小さくな
りつつある。
い、単位面積当りメモリセルが占めるセルサイズも急減
されつつあり、ＤＲＡＭの場合、セルサイズが１．５μ
ｍ２以下に減りつつある。小さいセルサイズはセルを構
成するライン及びスペースの間隔を狭めることにより可
能である。特に、ＤＲＡＭでは、高い集積度のためにゲ
ート電極間の間隔がデザインルールによる最小フィーチ
ャサイズになりつつあり、ビットラインとドレーン領域
との間のコンタクト（以下、“ＤＣコンタクト”）また
はキャパシタのストレージ電極とソース電極との間のコ
ンタクト（以下、“ＢＣコンタクト”）を形成するため
のコンタクトホールも最小フィーチャサイズが小さくな
りつつある。
【０００３】一方、半導体素子の高集積化が進むに伴
い、下部配線層及び上部配線層を連結させるコンタクト
ホールとその周辺配線との間隔が減り、且つ、前記コン
タクトホールのアスペクト比も高まる。このため、多層
配線構造を採用する高集積半導体素子において写真エッ
チング工程によりコンタクトホールを形成する時、所望
の工程を再現性良く実現するのに限界がある。これによ
り、写真工程の限界を克服するために自己整列方法によ
りコンタクトホールを形成する技術が開発されている。
い、下部配線層及び上部配線層を連結させるコンタクト
ホールとその周辺配線との間隔が減り、且つ、前記コン
タクトホールのアスペクト比も高まる。このため、多層
配線構造を採用する高集積半導体素子において写真エッ
チング工程によりコンタクトホールを形成する時、所望
の工程を再現性良く実現するのに限界がある。これによ
り、写真工程の限界を克服するために自己整列方法によ
りコンタクトホールを形成する技術が開発されている。
【０００４】一方、ビットラインを形成した後にキャパ
シタを形成するＣＯＢ構造の場合、ビットライン間にキ
ャパシタのストレージ電極及び半導体基板の活性領域を
連結させるＢＣコンタクトを形成しなければならない。
このＢＣコンタクトを小さいコンタクトタイプに形成す
る場合、０．２μｍ以下のデザインルールではＢＣコン
タクトとビットラインとの間の短絡を避けることが極め
て困難になる。
シタを形成するＣＯＢ構造の場合、ビットライン間にキ
ャパシタのストレージ電極及び半導体基板の活性領域を
連結させるＢＣコンタクトを形成しなければならない。
このＢＣコンタクトを小さいコンタクトタイプに形成す
る場合、０．２μｍ以下のデザインルールではＢＣコン
タクトとビットラインとの間の短絡を避けることが極め
て困難になる。
【０００５】特に、ＣＯＢ構造のＤＲＡＭセルの製造に
おいて、ＢＣコンタクトを形成するためにビットライン
パターン間の層間絶縁層内に予めキャパシタのストレー
ジ電極と連結されるストレージノードコンタクトを形成
するストレージノードコンタクト形成工程の代わりに、
ストレージノードコンタクトを形成せずに直接的にゲー
ト電極パターン間に形成されたＢＣコンタクトパッドの
表面に至るコンタクトホールを形成した後にストレージ
ノードを形成するストレージノード形成工程を用いる場
合、ストレージノードと隣接したゲート電極パターン間
に形成されるＤＣコンタクトパッドとの工程マージンが
極めて小さくなる。
おいて、ＢＣコンタクトを形成するためにビットライン
パターン間の層間絶縁層内に予めキャパシタのストレー
ジ電極と連結されるストレージノードコンタクトを形成
するストレージノードコンタクト形成工程の代わりに、
ストレージノードコンタクトを形成せずに直接的にゲー
ト電極パターン間に形成されたＢＣコンタクトパッドの
表面に至るコンタクトホールを形成した後にストレージ
ノードを形成するストレージノード形成工程を用いる場
合、ストレージノードと隣接したゲート電極パターン間
に形成されるＤＣコンタクトパッドとの工程マージンが
極めて小さくなる。
【０００６】図面を参照し、かかる従来の技術及びその
問題点を詳細に説明する。図８Ａは従来の半導体メモリ
素子の製造過程において、ビットライン及びストレージ
ノードのためのコンタクトパターンの配置を示す平面図
であり、図８Ｂは図８Ａの８Ａ−８Ａ’線断面図であ
り、そして図８Ｃは図８Ａの８Ｂ−８Ｂ’線断面図であ
る。
問題点を詳細に説明する。図８Ａは従来の半導体メモリ
素子の製造過程において、ビットライン及びストレージ
ノードのためのコンタクトパターンの配置を示す平面図
であり、図８Ｂは図８Ａの８Ａ−８Ａ’線断面図であ
り、そして図８Ｃは図８Ａの８Ｂ−８Ｂ’線断面図であ
る。
【０００７】図８Ａないし図８Ｃを参照すれば、半導体
基板１０内にＬＯＣＯＳ法又はトレンチ法により素子分
離領域１４を形成することにより素子活性領域１２が形
成される。このように素子分離領域１４及び素子活性領
域１２が形成された半導体基板１０上に一定間隔をおい
て複数のゲート電極パターンを形成する。ゲート電極パ
ターンは半導体基板１０上に形成された絶縁性のゲート
絶縁層１６、導電性のゲート電極１８、絶縁性のゲート
マスク層２０及び絶縁性のゲートスペーサ２２を含む。
基板１０内にＬＯＣＯＳ法又はトレンチ法により素子分
離領域１４を形成することにより素子活性領域１２が形
成される。このように素子分離領域１４及び素子活性領
域１２が形成された半導体基板１０上に一定間隔をおい
て複数のゲート電極パターンを形成する。ゲート電極パ
ターンは半導体基板１０上に形成された絶縁性のゲート
絶縁層１６、導電性のゲート電極１８、絶縁性のゲート
マスク層２０及び絶縁性のゲートスペーサ２２を含む。
【０００８】一方、一定方向に延長された複数のゲート
電極パターン間に沿って複数のＢＣコンタクトパッド２
４ａが形成されたＢＣコンタクトパッド列とこれに隣接
したゲート電極パターンとの間には複数のＤＣコンタク
トパッド２４ｂが形成されたＤＣコンタクトパッド列が
反復的に形成される。図８Ａから明らかなように、各Ｂ
Ｃコンタクトパッド列でＢＣコンタクトパッド２４ａは
ゲート電極パターンの長手方向に沿って同じ位相に配列
され、各ＤＣコンタクトパッド列でＤＣコンタクトパッ
ド２４ｂもまたゲート電極パターンの長手方向に沿って
同じ位相に配列される。しかし、ＢＣコンタクトパッド
２４ａの周期はＤＣコンタクトパッド２４ｂの周期の半
分となる。従って、図８Ｂから明らかなように、一つの
素子活性領域１２内には中央に一つのＤＣコンタクトパ
ッド２４ｂが配置され、これを中心として両側に一対の
ＢＣコンタクトパッド２４ａが配置される。
電極パターン間に沿って複数のＢＣコンタクトパッド２
４ａが形成されたＢＣコンタクトパッド列とこれに隣接
したゲート電極パターンとの間には複数のＤＣコンタク
トパッド２４ｂが形成されたＤＣコンタクトパッド列が
反復的に形成される。図８Ａから明らかなように、各Ｂ
Ｃコンタクトパッド列でＢＣコンタクトパッド２４ａは
ゲート電極パターンの長手方向に沿って同じ位相に配列
され、各ＤＣコンタクトパッド列でＤＣコンタクトパッ
ド２４ｂもまたゲート電極パターンの長手方向に沿って
同じ位相に配列される。しかし、ＢＣコンタクトパッド
２４ａの周期はＤＣコンタクトパッド２４ｂの周期の半
分となる。従って、図８Ｂから明らかなように、一つの
素子活性領域１２内には中央に一つのＤＣコンタクトパ
ッド２４ｂが配置され、これを中心として両側に一対の
ＢＣコンタクトパッド２４ａが配置される。
【０００９】ＢＣコンタクトパッド２４ａ及びＤＣコン
タクトパッド２４ｂは、ゲート電極パターンが形成され
た半導体基板１０の全面に絶縁物質を形成した後、写真
エッチング工程によりＢＣコンタクトパッド２４ａ及び
ＤＣコンタクトパッド２４ｂが形成されるところに半導
体基板１０の表面が露出されるようにコンタクトホール
を形成し、これらコンタクトホールが形成された半導体
基板１０の全面にコンタクトホールを埋め込む導電物質
を形成した後、化学機械的研磨（ＣＭＰ）工程により前
記ゲート電極パターンのゲートマスク層２０が露出され
るまで絶縁物質層及び導電物質層をエッチングすること
により形成できる。
タクトパッド２４ｂは、ゲート電極パターンが形成され
た半導体基板１０の全面に絶縁物質を形成した後、写真
エッチング工程によりＢＣコンタクトパッド２４ａ及び
ＤＣコンタクトパッド２４ｂが形成されるところに半導
体基板１０の表面が露出されるようにコンタクトホール
を形成し、これらコンタクトホールが形成された半導体
基板１０の全面にコンタクトホールを埋め込む導電物質
を形成した後、化学機械的研磨（ＣＭＰ）工程により前
記ゲート電極パターンのゲートマスク層２０が露出され
るまで絶縁物質層及び導電物質層をエッチングすること
により形成できる。
【００１０】次に、ＢＣコンタクトパッド２４ａ及びＤ
Ｃコンタクトパッド２４ｂが形成された半導体基板１０
の全面に第１層間絶縁層２６を形成し、前記ＤＣコンタ
クトパッド２４ｂの表面を露出させるコンタクトホール
を形成した後、これらコンタクトホールに導電物質を埋
め込んでビットラインコンタクト２９ａを形成する。次
に、図８Ａから明らかなように、ゲート電極パターンの
長手方向に直交する方向に、隣接したＢＣコンタクトパ
ッド２４ａ間に一部重なるように前記第１層間絶縁層２
６及びビットラインコンタクト２９ａ上にビットライン
パターンを形成する。ビットラインパターンは、通常、
導電性のビットライン２９と、絶縁性のビットラインマ
スク層（図示せず）及びビットラインスペーサ（図示せ
ず）を含む。
Ｃコンタクトパッド２４ｂが形成された半導体基板１０
の全面に第１層間絶縁層２６を形成し、前記ＤＣコンタ
クトパッド２４ｂの表面を露出させるコンタクトホール
を形成した後、これらコンタクトホールに導電物質を埋
め込んでビットラインコンタクト２９ａを形成する。次
に、図８Ａから明らかなように、ゲート電極パターンの
長手方向に直交する方向に、隣接したＢＣコンタクトパ
ッド２４ａ間に一部重なるように前記第１層間絶縁層２
６及びビットラインコンタクト２９ａ上にビットライン
パターンを形成する。ビットラインパターンは、通常、
導電性のビットライン２９と、絶縁性のビットラインマ
スク層（図示せず）及びビットラインスペーサ（図示せ
ず）を含む。
【００１１】次に、ビットラインパターンが形成された
半導体基板の全面に第２層間絶縁層３５及び第３層間絶
縁層３９を形成した後、キャパシタのストレージ電極の
形成のためのコンタクトホールを形成する。図８Ａ中、
参照番号“４１”はこのようなコンタクトホールのパタ
ーンを示し、コンタクトホールはストレージノード工程
によりゲートマスク層２０及びＢＣコンタクトパッド２
４ａの表面を直接的に露出させる。次に、公知の各種の
方法によりポリシリコンなどの導電物質層を埋め込んで
キャパシタのストレージ電極４３を形成する。次に、図
示はしていないが、ストレージ電極４３の露出面上に誘
電体層を形成し、そのプレート電極を形成してキャパシ
タを完成する。
半導体基板の全面に第２層間絶縁層３５及び第３層間絶
縁層３９を形成した後、キャパシタのストレージ電極の
形成のためのコンタクトホールを形成する。図８Ａ中、
参照番号“４１”はこのようなコンタクトホールのパタ
ーンを示し、コンタクトホールはストレージノード工程
によりゲートマスク層２０及びＢＣコンタクトパッド２
４ａの表面を直接的に露出させる。次に、公知の各種の
方法によりポリシリコンなどの導電物質層を埋め込んで
キャパシタのストレージ電極４３を形成する。次に、図
示はしていないが、ストレージ電極４３の露出面上に誘
電体層を形成し、そのプレート電極を形成してキャパシ
タを完成する。
【００１２】しかし、前述の如き従来の技術では、スト
レージ電極４３とビットラインコンタクト２９ａとの間
隔Ｗ２が極めて狭いがゆえにストレージ電極４３とビッ
トラインコンタクト２９ａ及びＤＣコンタクトパッド２
４ｂ間に短絡が起こる可能性が極めて高く、誤整列に対
する工程マージンが極めて小さい。特に、前述の通り、
第１層間絶縁層２６及び第２層間絶縁層３５内に予めス
トレージ電極のためのストレージノードコンタクトを形
成せずに直接的にＢＣコンタクトパッド２４ａを露出さ
せるストレージノード工程では、このような誤整列に対
する工程マージンが大幅に小さくなるという問題点があ
る。
レージ電極４３とビットラインコンタクト２９ａとの間
隔Ｗ２が極めて狭いがゆえにストレージ電極４３とビッ
トラインコンタクト２９ａ及びＤＣコンタクトパッド２
４ｂ間に短絡が起こる可能性が極めて高く、誤整列に対
する工程マージンが極めて小さい。特に、前述の通り、
第１層間絶縁層２６及び第２層間絶縁層３５内に予めス
トレージ電極のためのストレージノードコンタクトを形
成せずに直接的にＢＣコンタクトパッド２４ａを露出さ
せるストレージノード工程では、このような誤整列に対
する工程マージンが大幅に小さくなるという問題点があ
る。
【００１３】
【発明が解決しようとする課題】そこで、前記従来の方
法を改善するために、本発明の目的は、ＣＯＢ構造を有
する半導体メモリ素子においてキャパシタのストレージ
電極とビットラインコンタクトまたはＤＣコンタクトパ
ッドとの間隔を十分に確保することにより誤整列に対す
る工程マージンを大きくして信頼性を向上させる半導体
メモリ素子の製造方法を提供するところにある。
法を改善するために、本発明の目的は、ＣＯＢ構造を有
する半導体メモリ素子においてキャパシタのストレージ
電極とビットラインコンタクトまたはＤＣコンタクトパ
ッドとの間隔を十分に確保することにより誤整列に対す
る工程マージンを大きくして信頼性を向上させる半導体
メモリ素子の製造方法を提供するところにある。
【００１４】本発明が解決しようとする他の目的は、前
記本発明の半導体メモリ素子の製造方法を適用してキャ
パシタのストレージ電極とビットラインコンタクトまた
はＤＣコンタクトパッドとの間隔を十分に確保すること
により誤整列に対する工程マージンを大きくして信頼性
を向上させた半導体メモリ素子を提供するところにあ
る。
記本発明の半導体メモリ素子の製造方法を適用してキャ
パシタのストレージ電極とビットラインコンタクトまた
はＤＣコンタクトパッドとの間隔を十分に確保すること
により誤整列に対する工程マージンを大きくして信頼性
を向上させた半導体メモリ素子を提供するところにあ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるＣＯＢ構造を有する半導体メモリ素子
の製造方法は、半導体基板上に第１方向に延長された複
数のゲート電極パターンを形成する段階と、前記ゲート
電極パターン間の第１方向に沿って一定間隔をおいて形
成されたＢＣコンタクトパッド列とこれに隣接したゲー
ト電極パターン間の第１方向に沿って一定間隔をおいて
形成されたＤＣコンタクトパッド列が反復的に形成され
て前記ＢＣコンタクトパッド及びＤＣコンタクトパッド
を形成する段階と、前記ＢＣコンタクトパッド及びＤＣ
コンタクトパッドが形成された前記半導体基板の全面に
第１層間絶縁層を形成する段階と、前記第１層間絶縁層
で前記第１方向に沿って規則的に配列された前記複数の
ＢＣコンタクトパッド間に沿って前記複数のゲート電極
パターンと直交する第２方向に延長され、前記ＢＣコン
タクトパッド列における幅が前記ＤＣコンタクトパッド
列における幅よりも狭く、導電層、第１物質層及び第２
物質層よりなるビットラインパターンを形成する段階と
を含む。
に、本発明によるＣＯＢ構造を有する半導体メモリ素子
の製造方法は、半導体基板上に第１方向に延長された複
数のゲート電極パターンを形成する段階と、前記ゲート
電極パターン間の第１方向に沿って一定間隔をおいて形
成されたＢＣコンタクトパッド列とこれに隣接したゲー
ト電極パターン間の第１方向に沿って一定間隔をおいて
形成されたＤＣコンタクトパッド列が反復的に形成され
て前記ＢＣコンタクトパッド及びＤＣコンタクトパッド
を形成する段階と、前記ＢＣコンタクトパッド及びＤＣ
コンタクトパッドが形成された前記半導体基板の全面に
第１層間絶縁層を形成する段階と、前記第１層間絶縁層
で前記第１方向に沿って規則的に配列された前記複数の
ＢＣコンタクトパッド間に沿って前記複数のゲート電極
パターンと直交する第２方向に延長され、前記ＢＣコン
タクトパッド列における幅が前記ＤＣコンタクトパッド
列における幅よりも狭く、導電層、第１物質層及び第２
物質層よりなるビットラインパターンを形成する段階と
を含む。
【００１６】前記ビットラインパターンを形成する段階
後には、前記ビットラインパターンが形成された半導体
基板上に第２層間絶縁層を形成する段階と、前記ビット
ラインパターンの前記第２物質層の表面が露出されるよ
うに前記第２層間絶縁層の表面を平坦に除去する段階
と、前記露出された第２物質層を除去する段階と、前記
ビットラインパターンの前記導電層が露出されるように
前記第２層間絶縁層及び前記ビットラインパターンの第
１物質層を等方性エッチングして除去する段階と、前記
ビットラインパターンの導電層上の等方性エッチングさ
れた部分上に第１絶縁マスク層を埋め込む段階と、前記
第１絶縁マスク層が埋め込まれた半導体基板上に第３層
間絶縁層を形成する段階と、前記第３層間絶縁層を貫通
し、前記第１絶縁マスク層に自己整列されつつ前記ＢＣ
コンタクトパッドと連結されるキャパシタのストレージ
電極を形成する段階とをさらに含む。
後には、前記ビットラインパターンが形成された半導体
基板上に第２層間絶縁層を形成する段階と、前記ビット
ラインパターンの前記第２物質層の表面が露出されるよ
うに前記第２層間絶縁層の表面を平坦に除去する段階
と、前記露出された第２物質層を除去する段階と、前記
ビットラインパターンの前記導電層が露出されるように
前記第２層間絶縁層及び前記ビットラインパターンの第
１物質層を等方性エッチングして除去する段階と、前記
ビットラインパターンの導電層上の等方性エッチングさ
れた部分上に第１絶縁マスク層を埋め込む段階と、前記
第１絶縁マスク層が埋め込まれた半導体基板上に第３層
間絶縁層を形成する段階と、前記第３層間絶縁層を貫通
し、前記第１絶縁マスク層に自己整列されつつ前記ＢＣ
コンタクトパッドと連結されるキャパシタのストレージ
電極を形成する段階とをさらに含む。
【００１７】前記各ＢＣコンタクトパッド列に形成され
たＢＣコンタクトパッドは前記第１方向に沿って同じ位
相に配列され、前記各ＤＣコンタクトパッドに形成され
たＤＣコンタクトパッドは前記第１方向に沿って同じ位
相に配列され、前記ＢＣコンタクトパッドの周期に比べ
て前記ＤＣコンタクトパッドの周期が２倍になるように
前記ＢＣコンタクトパッド及びＤＣコンタクトパッドが
配列される。
たＢＣコンタクトパッドは前記第１方向に沿って同じ位
相に配列され、前記各ＤＣコンタクトパッドに形成され
たＤＣコンタクトパッドは前記第１方向に沿って同じ位
相に配列され、前記ＢＣコンタクトパッドの周期に比べ
て前記ＤＣコンタクトパッドの周期が２倍になるように
前記ＢＣコンタクトパッド及びＤＣコンタクトパッドが
配列される。
【００１８】前記第２層間絶縁層は前記ビットラインの
第１物質層と同じ物質層から形成することが望ましく、
前記ビットラインパターンの前記第２物質層の表面が露
出されるように前記第２層間絶縁層の表面を平坦に除去
する段階は、ＣＭＰ工程により行うことができる。
第１物質層と同じ物質層から形成することが望ましく、
前記ビットラインパターンの前記第２物質層の表面が露
出されるように前記第２層間絶縁層の表面を平坦に除去
する段階は、ＣＭＰ工程により行うことができる。
【００１９】一方、前記露出されたビットラインパター
ンの第２物質層を除去する段階はウェットエッチング方
式により行われ、前記ビットラインパターンの前記導電
層が露出されるように前記第２層間絶縁層及び前記ビッ
トラインパターンの第１物質層を等方性エッチングして
除去する段階では、前記半導体基板の上側からみる時前
記ＤＣコンタクトパッドが等方性エッチングされた部分
により全て覆われるまで前記等方性エッチングを行う。
ンの第２物質層を除去する段階はウェットエッチング方
式により行われ、前記ビットラインパターンの前記導電
層が露出されるように前記第２層間絶縁層及び前記ビッ
トラインパターンの第１物質層を等方性エッチングして
除去する段階では、前記半導体基板の上側からみる時前
記ＤＣコンタクトパッドが等方性エッチングされた部分
により全て覆われるまで前記等方性エッチングを行う。
【００２０】あるいは、前記ビットラインパターンの前
記導電層が露出されるように前記第２層間絶縁層及び前
記ビットラインパターンの第１物質層を等方性エッチン
グして除去する段階では、前記半導体基板の上側からみ
る時前記ＤＣコンタクトパッド列では等方性エッチング
された部分が互いに接触されるまで前記等方性エッチン
グを行うこともできる。
記導電層が露出されるように前記第２層間絶縁層及び前
記ビットラインパターンの第１物質層を等方性エッチン
グして除去する段階では、前記半導体基板の上側からみ
る時前記ＤＣコンタクトパッド列では等方性エッチング
された部分が互いに接触されるまで前記等方性エッチン
グを行うこともできる。
【００２１】一方、前記ビットラインパターンの前記導
電層が露出されるように前記第２層間絶縁層及び前記ビ
ットラインパターンの第１物質層を等方性エッチングし
て除去する段階では、前記半導体基板の上側からみる時
前記ＢＣコンタクトパッドが等方性エッチングされた部
分により覆われないように前記等方性エッチングを行
う。
電層が露出されるように前記第２層間絶縁層及び前記ビ
ットラインパターンの第１物質層を等方性エッチングし
て除去する段階では、前記半導体基板の上側からみる時
前記ＢＣコンタクトパッドが等方性エッチングされた部
分により覆われないように前記等方性エッチングを行
う。
【００２２】一方、前記ビットラインパターンの導電層
上の等方性エッチングされた部分上に第１絶縁マスク層
を埋め込む段階は、前記第２層間絶縁層及びビットライ
ンパターンの第１物質層が等方性エッチングされた前記
半導体基板の全面に前記第２層間絶縁層とエッチング選
択比を有する第１絶縁マスク物質層を形成する段階と、
前記第１絶縁マスク物質層を化学機械的研磨工程又は全
面エッチバック工程により前記第２層間絶縁層の表面が
露出されるまでエッチングする段階により行うことがで
きる。
上の等方性エッチングされた部分上に第１絶縁マスク層
を埋め込む段階は、前記第２層間絶縁層及びビットライ
ンパターンの第１物質層が等方性エッチングされた前記
半導体基板の全面に前記第２層間絶縁層とエッチング選
択比を有する第１絶縁マスク物質層を形成する段階と、
前記第１絶縁マスク物質層を化学機械的研磨工程又は全
面エッチバック工程により前記第２層間絶縁層の表面が
露出されるまでエッチングする段階により行うことがで
きる。
【００２３】そして、本発明の他の目的を達成するため
に、本発明によるＣＯＢ構造を有する半導体メモリ素子
は、半導体基板と、 前記半導体基板上に第１方向に延
長された複数のゲート電極パターンと、前記ゲート電極
パターン間の第１方向に沿って一定間隔をおいて形成さ
れたＢＣコンタクトパッド列と、前記ＢＣコンタクトパ
ッド列と隣接して前記ゲート電極パターン間の第１方向
に沿って一定間隔をおいて形成されたＤＣコンタクトパ
ッド列と、前記ＢＣコンタクトパッド及びＤＣコンタク
トパッドが形成された前記半導体基板の全面に形成され
た第１層間絶縁層と、前記第１層間絶縁層上で前記第１
方向に沿って規則的に配列された前記複数のＢＣコンタ
クトパッド間に沿って前記複数のゲート電極パターンと
直交する第２方向に延長され、前記ＢＣコンタクトパッ
ド列における幅が前記ＤＣコンタクトパッド列における
幅よりも狭いビットライン導電層とを含む。
に、本発明によるＣＯＢ構造を有する半導体メモリ素子
は、半導体基板と、 前記半導体基板上に第１方向に延
長された複数のゲート電極パターンと、前記ゲート電極
パターン間の第１方向に沿って一定間隔をおいて形成さ
れたＢＣコンタクトパッド列と、前記ＢＣコンタクトパ
ッド列と隣接して前記ゲート電極パターン間の第１方向
に沿って一定間隔をおいて形成されたＤＣコンタクトパ
ッド列と、前記ＢＣコンタクトパッド及びＤＣコンタク
トパッドが形成された前記半導体基板の全面に形成され
た第１層間絶縁層と、前記第１層間絶縁層上で前記第１
方向に沿って規則的に配列された前記複数のＢＣコンタ
クトパッド間に沿って前記複数のゲート電極パターンと
直交する第２方向に延長され、前記ＢＣコンタクトパッ
ド列における幅が前記ＤＣコンタクトパッド列における
幅よりも狭いビットライン導電層とを含む。
【００２４】また、前記ビットライン導電層の表面に形
成され、前記ビットライン導電層よりも広い幅を有する
第１絶縁マスク層と、前記ビットライン導電層及び前記
第１絶縁マスク層間の空間を埋め込む第２層間絶縁層
と、前記第１絶縁マスク層上に形成された第３層間絶縁
層と、前記第３層間絶縁層を貫通し、前記第１絶縁マス
ク層に自己整列されつつ前記ＢＣコンタクトパッドと連
結されるキャパシタのストレージ電極とをさらに含むこ
とができる。
成され、前記ビットライン導電層よりも広い幅を有する
第１絶縁マスク層と、前記ビットライン導電層及び前記
第１絶縁マスク層間の空間を埋め込む第２層間絶縁層
と、前記第１絶縁マスク層上に形成された第３層間絶縁
層と、前記第３層間絶縁層を貫通し、前記第１絶縁マス
ク層に自己整列されつつ前記ＢＣコンタクトパッドと連
結されるキャパシタのストレージ電極とをさらに含むこ
とができる。
【００２５】一方、前記各ＢＣコンタクトパッド列に形
成されたＢＣコンタクトパッドは前記第１方向に沿って
同じ位相に配列され、前記各ＤＣコンタクトパッドに形
成されたＤＣコンタクトパッドは前記第１方向に沿って
同じ位相に配列され、前記ＢＣコンタクトパッドの周期
に比べて前記ＤＣコンタクトパッドの周期が２倍になる
ように前記ＢＣコンタクトパッド及びＤＣコンタクトパ
ッドが配列され、前記ゲート電極パターンはゲート絶縁
層、ゲート電極、ゲートマスク層が積層された構造であ
り、その側壁には絶縁層のスペーサが形成される。
成されたＢＣコンタクトパッドは前記第１方向に沿って
同じ位相に配列され、前記各ＤＣコンタクトパッドに形
成されたＤＣコンタクトパッドは前記第１方向に沿って
同じ位相に配列され、前記ＢＣコンタクトパッドの周期
に比べて前記ＤＣコンタクトパッドの周期が２倍になる
ように前記ＢＣコンタクトパッド及びＤＣコンタクトパ
ッドが配列され、前記ゲート電極パターンはゲート絶縁
層、ゲート電極、ゲートマスク層が積層された構造であ
り、その側壁には絶縁層のスペーサが形成される。
【００２６】一方、前記半導体基板の上側からみる時前
記ＤＣコンタクトパッドが前記第１絶縁マスク層により
全て覆われるが、前記ＢＣコンタクトパッドが前記第１
絶縁マスク層により覆われないようにする。この時、前
記半導体基板の上側からみる時前記ＤＣコンタクトパッ
ド列で前記第１絶縁マスク層は互いに接触されるように
もできる。
記ＤＣコンタクトパッドが前記第１絶縁マスク層により
全て覆われるが、前記ＢＣコンタクトパッドが前記第１
絶縁マスク層により覆われないようにする。この時、前
記半導体基板の上側からみる時前記ＤＣコンタクトパッ
ド列で前記第１絶縁マスク層は互いに接触されるように
もできる。
【００２７】一方、前記第２層間絶縁層及び第３層間絶
縁層は、例えばシリコン酸化物であり、前記第１絶縁マ
スク層は、例えばシリコン窒化物である。
縁層は、例えばシリコン酸化物であり、前記第１絶縁マ
スク層は、例えばシリコン窒化物である。
【００２８】また、前記第１絶縁マスク層はその上側縁
部から前記ビットライン導電層の上側縁部に向って下方
に凹む形状に形成され、前記第１絶縁マスク層に自己整
列された前記キャパシタのストレージ電極は前記第１絶
縁マスク層に食い込んだ部分により前記ＢＣコンタクト
パッドと接触する部分が狭まる。
部から前記ビットライン導電層の上側縁部に向って下方
に凹む形状に形成され、前記第１絶縁マスク層に自己整
列された前記キャパシタのストレージ電極は前記第１絶
縁マスク層に食い込んだ部分により前記ＢＣコンタクト
パッドと接触する部分が狭まる。
【００２９】本発明によれば、ビットラインパターンを
形成する時にＢＣコンタクトパッド列に比べてＤＣコン
タクトパッド列におけるビットラインパターンの幅を広
くし、且つ、ビットライン導電層上に第１絶縁マスク層
をその上側縁部から前記ビットライン導電層の上側縁部
に向かって凹む形状に形成したため、ストレージノード
を形成するためのコンタクトホールを形成する時、前記
層間絶縁層と第１絶縁マスク層とのエッチング選択比の
違いによりＢＣコンタクトパッドの表面上を露出させる
コンタクトホールが前記第１絶縁マスク層に自己整列さ
れてコンタクトホールとビットラインコンタクトまたは
ＤＣコンタクトパッドとの間隔が十分に確保され、後続
工程により前記コンタクトホールに形成されるストレー
ジノードとビットラインコンタクトまたはＤＣコンタク
トパッドとの間の短絡が防止できる。
形成する時にＢＣコンタクトパッド列に比べてＤＣコン
タクトパッド列におけるビットラインパターンの幅を広
くし、且つ、ビットライン導電層上に第１絶縁マスク層
をその上側縁部から前記ビットライン導電層の上側縁部
に向かって凹む形状に形成したため、ストレージノード
を形成するためのコンタクトホールを形成する時、前記
層間絶縁層と第１絶縁マスク層とのエッチング選択比の
違いによりＢＣコンタクトパッドの表面上を露出させる
コンタクトホールが前記第１絶縁マスク層に自己整列さ
れてコンタクトホールとビットラインコンタクトまたは
ＤＣコンタクトパッドとの間隔が十分に確保され、後続
工程により前記コンタクトホールに形成されるストレー
ジノードとビットラインコンタクトまたはＤＣコンタク
トパッドとの間の短絡が防止できる。
【００３０】
【発明の実施の形態】以下、添付した図面を参照し、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００３１】後述する実施形態は各種の他の形態に変形
でき、本発明の範囲が後述する実施形態に限定されるこ
とはない。本発明の実施形態は当業者に本発明をより完
全に説明するために提供されるものである。本発明の実
施形態を説明する図面において、ある層や領域の厚さは
明細書の明確性のために誇張されており、図中、同じ符
号は同じ要素を表わす。また、ある層が他の層または基
板の“上部”にあると記載された場合、前記ある層が前
記他の層または基板の上部に直接的に存在することもあ
り、それらの間に第３の層が介在されることもある。
でき、本発明の範囲が後述する実施形態に限定されるこ
とはない。本発明の実施形態は当業者に本発明をより完
全に説明するために提供されるものである。本発明の実
施形態を説明する図面において、ある層や領域の厚さは
明細書の明確性のために誇張されており、図中、同じ符
号は同じ要素を表わす。また、ある層が他の層または基
板の“上部”にあると記載された場合、前記ある層が前
記他の層または基板の上部に直接的に存在することもあ
り、それらの間に第３の層が介在されることもある。
【００３２】図１Ａないし図１Ｃは、本発明の一実施形
態による半導体メモリ素子を製造する工程において、半
導体基板１０上にゲート電極パターンを形成したことを
示す図面である。図１Ａはゲート電極１８及び素子活性
領域１２の配置を示す平面図であり、図１Ｂは図１Ａの
１Ａ−１Ａ’線断面図であり、そして図１Ｃは１Ｂ−１
Ｂ’線断面図である。
態による半導体メモリ素子を製造する工程において、半
導体基板１０上にゲート電極パターンを形成したことを
示す図面である。図１Ａはゲート電極１８及び素子活性
領域１２の配置を示す平面図であり、図１Ｂは図１Ａの
１Ａ−１Ａ’線断面図であり、そして図１Ｃは１Ｂ−１
Ｂ’線断面図である。
【００３３】図１Ａないし図１Ｃを参照すれば、シリコ
ン単結晶よりなる半導体基板１０に素子分離領域１４を
形成することにより、素子分離領域１４により取り囲ま
れた島状の素子活性領域１２が限定される。前記半導体
基板１０にはＮ型またはＰ型の不純物イオンが注入で
き、必要ならば、特定の不純物イオンが注入されたウェ
ルを形成することもできる。素子分離領域１４はＬＯＣ
ＯＳ法という局部的酸化方法またはトレンチ方法により
形成でき、この実施形態ではトレンチ方法により形成さ
れた素子分離領域１４を示しており、素子活性領域１２
はジグザグ状に配置されている。
ン単結晶よりなる半導体基板１０に素子分離領域１４を
形成することにより、素子分離領域１４により取り囲ま
れた島状の素子活性領域１２が限定される。前記半導体
基板１０にはＮ型またはＰ型の不純物イオンが注入で
き、必要ならば、特定の不純物イオンが注入されたウェ
ルを形成することもできる。素子分離領域１４はＬＯＣ
ＯＳ法という局部的酸化方法またはトレンチ方法により
形成でき、この実施形態ではトレンチ方法により形成さ
れた素子分離領域１４を示しており、素子活性領域１２
はジグザグ状に配置されている。
【００３４】前記素子分離領域１４及び素子活性領域１
２が形成された半導体基板１０上には、ワードラインを
構成する複数のゲート電極パターンが同じ方向に互いに
一定間隔をおいて形成される。ゲート電極パターンは、
例えばシリコン酸化膜よりなるゲート絶縁層１６を形成
し、その上にポリシリコンよりなる導電性のゲート電極
１８を形成し、その上にシリコン窒化膜よりなる絶縁性
のゲートマスク層２０を形成した後、通常の写真エッチ
ング工程によりゲート電極パターンを形成する。次に、
前記ゲート電極パターンの側壁にシリコン窒化膜よりな
る絶縁性のゲートスペーサ２２を形成する。
２が形成された半導体基板１０上には、ワードラインを
構成する複数のゲート電極パターンが同じ方向に互いに
一定間隔をおいて形成される。ゲート電極パターンは、
例えばシリコン酸化膜よりなるゲート絶縁層１６を形成
し、その上にポリシリコンよりなる導電性のゲート電極
１８を形成し、その上にシリコン窒化膜よりなる絶縁性
のゲートマスク層２０を形成した後、通常の写真エッチ
ング工程によりゲート電極パターンを形成する。次に、
前記ゲート電極パターンの側壁にシリコン窒化膜よりな
る絶縁性のゲートスペーサ２２を形成する。
【００３５】図２Ａないし図２Ｃは、ゲート電極パター
ンが形成された半導体基板１０上にＢＣコンタクトパッ
ド２４ａ及びＤＣコンタクトパッド２４ｂを形成したこ
とを示す図面である。図２ＡはＢＣコンタクトパッド２
４ａ及びＤＣコンタクトパッド２４ｂの配置関係を示す
平面図であり、図２Ｂは図２Ａの２Ａ−２Ａ’線断面図
であり、そして図２Ｃは２Ｂ−２Ｂ’線断面図である。
ンが形成された半導体基板１０上にＢＣコンタクトパッ
ド２４ａ及びＤＣコンタクトパッド２４ｂを形成したこ
とを示す図面である。図２ＡはＢＣコンタクトパッド２
４ａ及びＤＣコンタクトパッド２４ｂの配置関係を示す
平面図であり、図２Ｂは図２Ａの２Ａ−２Ａ’線断面図
であり、そして図２Ｃは２Ｂ−２Ｂ’線断面図である。
【００３６】図２Ａを参照すれば、ゲート電極パターン
間にはＢＣコンタクトパッド２４ａが形成されたＢＣコ
ンタクトパッド列及びＤＣコンタクトパッド２４ｂが形
成されたＢＣコンタクトパッド列が互いに隣接して反復
的に形成される。ＢＣコンタクトパッド列及びＤＣコン
タクトパッド列でＢＣコンタクトパッド２４ａ及びＤＣ
コンタクトパッド２４ｂは一定間隔をおいて規則的に配
置される。特に、この実施形態では、ＢＣコンタクトパ
ッド２４ａの配置周期をＤＣコンタクトパッド２４ｂの
配置周期の２倍にする。これにより、一つの素子活性領
域１２に対して中央部にＤＣコンタクトパッド２４ｂが
ゲート電極パターン間に形成され、このゲート電極パタ
ーンの両側に一対のＢＣコンタクトパッド２４ａが形成
される。特に、ＢＣコンタクトパッド２４ａはいずれも
素子活性領域１２上に配置され、ＤＣコンタクトパッド
２４ｂは素子活性領域１２及び素子分離領域１４上に跨
って配置される。図２Ａでは、図示の便宜のためにゲー
ト電極１８にて示されているが、ＢＣコンタクトパッド
２４ａ及びＤＣコンタクトパッド２４ｂはゲートスペー
サ２２によりゲート電極１８とは絶縁される。
間にはＢＣコンタクトパッド２４ａが形成されたＢＣコ
ンタクトパッド列及びＤＣコンタクトパッド２４ｂが形
成されたＢＣコンタクトパッド列が互いに隣接して反復
的に形成される。ＢＣコンタクトパッド列及びＤＣコン
タクトパッド列でＢＣコンタクトパッド２４ａ及びＤＣ
コンタクトパッド２４ｂは一定間隔をおいて規則的に配
置される。特に、この実施形態では、ＢＣコンタクトパ
ッド２４ａの配置周期をＤＣコンタクトパッド２４ｂの
配置周期の２倍にする。これにより、一つの素子活性領
域１２に対して中央部にＤＣコンタクトパッド２４ｂが
ゲート電極パターン間に形成され、このゲート電極パタ
ーンの両側に一対のＢＣコンタクトパッド２４ａが形成
される。特に、ＢＣコンタクトパッド２４ａはいずれも
素子活性領域１２上に配置され、ＤＣコンタクトパッド
２４ｂは素子活性領域１２及び素子分離領域１４上に跨
って配置される。図２Ａでは、図示の便宜のためにゲー
ト電極１８にて示されているが、ＢＣコンタクトパッド
２４ａ及びＤＣコンタクトパッド２４ｂはゲートスペー
サ２２によりゲート電極１８とは絶縁される。
【００３７】図２Ｂ及び図２Ｃを参照すれば、ゲート電
極パターンが形成された半導体基板１０の全面に、例え
ばシリコン酸化膜よりなる第１層間絶縁層２６をゲート
電極パターンが埋め込まれるように厚く形成した後、フ
ォトレジスト（図示せず）を用いた通常の写真エッチン
グ工程によりＢＣコンタクトパッド２４ａ及びＤＣコン
タクトパッド２４ｂが形成される領域を限定するコンタ
クトホールを形成する。この時、コンタクトホールの形
成のためのエッチングマスクは前記ＢＣコンタクトパッ
ド２４ａ及びＤＣコンタクトパッド２４ｂの上面の面積
よりも大きくでき、コンタクトホールの形成のためのエ
ッチング工程時に第１層間絶縁層２６とゲートマスク層
２０及びゲートスペーサ２２間のエッチング選択比によ
りＢＣコンタクトパッド２４ａ及びＤＣコンタクトパッ
ド２４ｂが自己整合的にゲート電極パターン間に形成さ
れる。
極パターンが形成された半導体基板１０の全面に、例え
ばシリコン酸化膜よりなる第１層間絶縁層２６をゲート
電極パターンが埋め込まれるように厚く形成した後、フ
ォトレジスト（図示せず）を用いた通常の写真エッチン
グ工程によりＢＣコンタクトパッド２４ａ及びＤＣコン
タクトパッド２４ｂが形成される領域を限定するコンタ
クトホールを形成する。この時、コンタクトホールの形
成のためのエッチングマスクは前記ＢＣコンタクトパッ
ド２４ａ及びＤＣコンタクトパッド２４ｂの上面の面積
よりも大きくでき、コンタクトホールの形成のためのエ
ッチング工程時に第１層間絶縁層２６とゲートマスク層
２０及びゲートスペーサ２２間のエッチング選択比によ
りＢＣコンタクトパッド２４ａ及びＤＣコンタクトパッ
ド２４ｂが自己整合的にゲート電極パターン間に形成さ
れる。
【００３８】次に、半導体基板１０の表面が露出された
コンタクトホールを埋め込む導電物質を半導体基板１０
の全面に形成した後、化学機械的研磨工程によりゲート
電極パターンのゲートマスク層２０の表面が露出される
まで導電物質及び第１層間絶縁層２６を除去して表面を
平坦化させる同時に、ＢＣコンタクトパッド２４ａ及び
ＤＣコンタクトパッド２４ｂを互いに分離させる。次
に、半導体基板１０の全面に、例えばシリコン酸化膜よ
りなる第１層間絶縁層２６を厚く形成する。図面では、
図示の便宜のために第１層間絶縁層２６を単一層にて示
しているが、前記工程段階に基づき第１層間絶縁層２６
層を別々の層にて示しても良い。
コンタクトホールを埋め込む導電物質を半導体基板１０
の全面に形成した後、化学機械的研磨工程によりゲート
電極パターンのゲートマスク層２０の表面が露出される
まで導電物質及び第１層間絶縁層２６を除去して表面を
平坦化させる同時に、ＢＣコンタクトパッド２４ａ及び
ＤＣコンタクトパッド２４ｂを互いに分離させる。次
に、半導体基板１０の全面に、例えばシリコン酸化膜よ
りなる第１層間絶縁層２６を厚く形成する。図面では、
図示の便宜のために第１層間絶縁層２６を単一層にて示
しているが、前記工程段階に基づき第１層間絶縁層２６
層を別々の層にて示しても良い。
【００３９】図３Ａないし図３Ｃは、ビットラインパタ
ーンを形成したことを示す図面である。図３ＡはＢＣラ
インパターンの配置関係を示す平面図であり、図３Ｂは
図３Ａの３Ａ−３Ａ’線断面図であり、そして図３Ｃは
３Ｂ−３Ｂ’線断面図である。
ーンを形成したことを示す図面である。図３ＡはＢＣラ
インパターンの配置関係を示す平面図であり、図３Ｂは
図３Ａの３Ａ−３Ａ’線断面図であり、そして図３Ｃは
３Ｂ−３Ｂ’線断面図である。
【００４０】図３Ａを参照すれば、ＢＣコンタクトパッ
ド２４ａ間にゲート電極パターンに直交する方向にビッ
トライン電極２８を形成する。この時、ＤＣコンタクト
パッド２４ｂが形成されたＤＣコンタクトパッド列にお
けるビットライン電極の幅はＢＣコンタクトパッド２４
ａが形成されたＢＣコンタクトパッド列におけるビット
ライン電極の幅に比べて、例えば２０〜３０ｎｍほど広
く形成する。
ド２４ａ間にゲート電極パターンに直交する方向にビッ
トライン電極２８を形成する。この時、ＤＣコンタクト
パッド２４ｂが形成されたＤＣコンタクトパッド列にお
けるビットライン電極の幅はＢＣコンタクトパッド２４
ａが形成されたＢＣコンタクトパッド列におけるビット
ライン電極の幅に比べて、例えば２０〜３０ｎｍほど広
く形成する。
【００４１】図３Ｂ及び図３Ｃを参照すれば、第１層間
絶縁層２６内に通常の写真エッチング工程を用いてＤＣ
コンタクトパッド２４ｂの表面を露出させるコンタクト
ホールを形成した後、導電物質を埋め込んでビットライ
ンコンタクト２８ａを形成する。この時、ビットライン
コンタクト２８ａのみビットライン電極２８とは別途の
工程により単独に形成できるが、ビットライン電極２８
のための導電物質を蒸着する時に前記コンタクトホール
に導電物質を埋め込めて同時に形成することもできる。
ビットラインパターンは前記第１層間絶縁層２６上に導
電性のビットライン電極２８物質層、例えばシリコン酸
化膜よりなる第１物質層３０及び例えばシリコン窒化膜
よりなる第２物質層３２を形成した後、通常の写真エッ
チング工程により、図３Ａのように、幅が位置に応じて
一定ではないビットラインパターンを形成する。第１物
質層３０及び第２物質層３２は後続工程により除去され
る物質層であるが、例えば第１物質層３０は、後述する
図４Ｂの第２層間絶縁層３４と同じ物質層であることが
望ましく、シリコン酸化膜から形成でき、第２物質層３
２は第１物質層３０及び第２層間絶縁層３４とエッチン
グ選択比を有する物質、例えばシリコン窒化膜から形成
できる。
絶縁層２６内に通常の写真エッチング工程を用いてＤＣ
コンタクトパッド２４ｂの表面を露出させるコンタクト
ホールを形成した後、導電物質を埋め込んでビットライ
ンコンタクト２８ａを形成する。この時、ビットライン
コンタクト２８ａのみビットライン電極２８とは別途の
工程により単独に形成できるが、ビットライン電極２８
のための導電物質を蒸着する時に前記コンタクトホール
に導電物質を埋め込めて同時に形成することもできる。
ビットラインパターンは前記第１層間絶縁層２６上に導
電性のビットライン電極２８物質層、例えばシリコン酸
化膜よりなる第１物質層３０及び例えばシリコン窒化膜
よりなる第２物質層３２を形成した後、通常の写真エッ
チング工程により、図３Ａのように、幅が位置に応じて
一定ではないビットラインパターンを形成する。第１物
質層３０及び第２物質層３２は後続工程により除去され
る物質層であるが、例えば第１物質層３０は、後述する
図４Ｂの第２層間絶縁層３４と同じ物質層であることが
望ましく、シリコン酸化膜から形成でき、第２物質層３
２は第１物質層３０及び第２層間絶縁層３４とエッチン
グ選択比を有する物質、例えばシリコン窒化膜から形成
できる。
【００４２】図４Ａないし図４Ｃは、ビットラインパタ
ーン間に層間絶縁層を形成したことを示す図面であり、
図４Ａは平面図であり、図４Ｂは図４Ａの４Ａ−４Ａ’
線断面図であり、そして図４Ｃは４Ｂ−４Ｂ’線断面図
である。
ーン間に層間絶縁層を形成したことを示す図面であり、
図４Ａは平面図であり、図４Ｂは図４Ａの４Ａ−４Ａ’
線断面図であり、そして図４Ｃは４Ｂ−４Ｂ’線断面図
である。
【００４３】図４Ａないし図４Ｃを参照すれば、ビット
ラインパターンが形成された半導体基板１０の全面に、
例えばシリコン酸化膜よりなる第２層間絶縁層を厚く形
成した後、全面エッチング又はＣＭＰ工程によりビット
ラインパターンの第２物質層３２の表面を露出させる。
ラインパターンが形成された半導体基板１０の全面に、
例えばシリコン酸化膜よりなる第２層間絶縁層を厚く形
成した後、全面エッチング又はＣＭＰ工程によりビット
ラインパターンの第２物質層３２の表面を露出させる。
【００４４】図５Ａないし図５Ｃは、ビットラインパタ
ーンのビットライン電極２８上の第１物質層３０及び第
２物質層３２をウェットエッチングしてトレンチを形成
したことを示す図面である。図５Ａは平面図であり、図
５Ｂは図５ａの５Ａ−５Ａ’線断面図であり、そして図
５Ｃは５Ｂ−５Ｂ’線断面図である。
ーンのビットライン電極２８上の第１物質層３０及び第
２物質層３２をウェットエッチングしてトレンチを形成
したことを示す図面である。図５Ａは平面図であり、図
５Ｂは図５ａの５Ａ−５Ａ’線断面図であり、そして図
５Ｃは５Ｂ−５Ｂ’線断面図である。
【００４５】図５Ａから明らかなように、ビットライン
電極２８の各側壁に沿ってビットライン電極２８の幅よ
りも広く第２層間絶縁層３４が除去されてビットライン
電極２８の表面が露出される。この時、ＤＣコンタクト
パッド列では除去された第２層間絶縁層３４部分とこれ
と隣接したビットライン電極２８上の除去された第２層
間絶縁層３４部分とが互いに接触されると示されてい
る。しかし、このように、隣接したビットライン電極２
８上の除去された第２層間絶縁層３４部分が必ずしも接
触されるとは限らず、除去された第２層間絶縁層３４部
分がその下部のＤＣコンタクトパッド２４ｂを含めば良
い。一方、ＢＣコンタクトパッド列ではビットライン電
極２８上の除去された第２層間絶縁層３４部分が隣接し
たビットラインパターン上の除去された第２層間絶縁層
３４部分と接触してはならない。すなわち、ＢＣコンタ
クトパッド２４ａ上には一定部分だけ第２層間絶縁層３
４が除去されずに残留されなければならない。
電極２８の各側壁に沿ってビットライン電極２８の幅よ
りも広く第２層間絶縁層３４が除去されてビットライン
電極２８の表面が露出される。この時、ＤＣコンタクト
パッド列では除去された第２層間絶縁層３４部分とこれ
と隣接したビットライン電極２８上の除去された第２層
間絶縁層３４部分とが互いに接触されると示されてい
る。しかし、このように、隣接したビットライン電極２
８上の除去された第２層間絶縁層３４部分が必ずしも接
触されるとは限らず、除去された第２層間絶縁層３４部
分がその下部のＤＣコンタクトパッド２４ｂを含めば良
い。一方、ＢＣコンタクトパッド列ではビットライン電
極２８上の除去された第２層間絶縁層３４部分が隣接し
たビットラインパターン上の除去された第２層間絶縁層
３４部分と接触してはならない。すなわち、ＢＣコンタ
クトパッド２４ａ上には一定部分だけ第２層間絶縁層３
４が除去されずに残留されなければならない。
【００４６】図５Ｂ及び図５Ｃを参照すれば、まず、図
４Ｃの第２物質層３２のみウェットエッチングして除去
する。この時、第２物質層３２がシリコン窒化膜である
場合、燐酸を使用してストリップする。次に、第２物質
層３２が除去された後に露出された第２層間絶縁層３４
及びビットライン電極２８上の第１物質層３０を等方性
ウェットエッチングにより除去し、この時、等方性ウェ
ットエッチングはビットライン電極２８の表面が露出さ
れるまで行う。等方性ウェットエッチングの結果、ビッ
トライン電極２８上に側面方向に広がったトレンチが形
成される。等方性ウェットエッチングは、図５Ａに示さ
れたように、隣接したビットライン電極２８上のトレン
チと接するまで行うことができ、隣接したビットライン
電極２８上のトレンチと接するまで行わなくても、ＤＣ
コンタクトパッド列内のＤＣコンタクトパッド２４ｂは
上側からみる時全てトレンチ内に含める。
４Ｃの第２物質層３２のみウェットエッチングして除去
する。この時、第２物質層３２がシリコン窒化膜である
場合、燐酸を使用してストリップする。次に、第２物質
層３２が除去された後に露出された第２層間絶縁層３４
及びビットライン電極２８上の第１物質層３０を等方性
ウェットエッチングにより除去し、この時、等方性ウェ
ットエッチングはビットライン電極２８の表面が露出さ
れるまで行う。等方性ウェットエッチングの結果、ビッ
トライン電極２８上に側面方向に広がったトレンチが形
成される。等方性ウェットエッチングは、図５Ａに示さ
れたように、隣接したビットライン電極２８上のトレン
チと接するまで行うことができ、隣接したビットライン
電極２８上のトレンチと接するまで行わなくても、ＤＣ
コンタクトパッド列内のＤＣコンタクトパッド２４ｂは
上側からみる時全てトレンチ内に含める。
【００４７】図６Ａないし図６Ｃは、ビットライン電極
２８上に形成されたトレンチ内にビットライン電極２８
の保護するための第１絶縁マスク層３６を埋め込んだこ
とを示す図面である。図６Ａは平面図であり、図６Ｂは
図６Ａの６Ａ−６Ａ’線断面図であり、そして図６Ｃは
６Ｂ−６Ｂ’線断面図である。
２８上に形成されたトレンチ内にビットライン電極２８
の保護するための第１絶縁マスク層３６を埋め込んだこ
とを示す図面である。図６Ａは平面図であり、図６Ｂは
図６Ａの６Ａ−６Ａ’線断面図であり、そして図６Ｃは
６Ｂ−６Ｂ’線断面図である。
【００４８】図６Ａないし図６Ｃを参照すれば、ビット
ライン電極２８上に形成された各トレンチ内に第２層間
絶縁層３４に対してエッチング選択比を有する第１絶縁
マスク層３６として、例えばシリコン窒化膜を埋め込
む。すなわち、トレンチが形成された半導体基板１０の
全面にシリコン窒化物質を蒸着した後、第２層間絶縁層
３４の表面が露出されるまでＣＭＰ工程を行う。図６Ａ
から明らかなように、ＤＣコンタクトパッド列内では隣
接するビットライン間に前記第１絶縁マスク層３６が互
いに接触される。
ライン電極２８上に形成された各トレンチ内に第２層間
絶縁層３４に対してエッチング選択比を有する第１絶縁
マスク層３６として、例えばシリコン窒化膜を埋め込
む。すなわち、トレンチが形成された半導体基板１０の
全面にシリコン窒化物質を蒸着した後、第２層間絶縁層
３４の表面が露出されるまでＣＭＰ工程を行う。図６Ａ
から明らかなように、ＤＣコンタクトパッド列内では隣
接するビットライン間に前記第１絶縁マスク層３６が互
いに接触される。
【００４９】図７Ａないし図７Ｄは、第１絶縁マスク層
３６が形成された半導体基板１０上にストレージノード
を形成したことを示す図面である。図７Ａは平面図であ
り、図７Ｂは図７Ａの７Ａ−７Ａ’線断面図であり、図
７Ｃは７Ｂ−７Ｂ’線断面図であり、そして図７Ｄは７
Ｃ−７Ｃ’線断面図である。
３６が形成された半導体基板１０上にストレージノード
を形成したことを示す図面である。図７Ａは平面図であ
り、図７Ｂは図７Ａの７Ａ−７Ａ’線断面図であり、図
７Ｃは７Ｂ−７Ｂ’線断面図であり、そして図７Ｄは７
Ｃ−７Ｃ’線断面図である。
【００５０】図７Ａないし図７Ｄを参照すれば、第２層
間絶縁層３４上に前記第１絶縁マスク層３６が形成さ
れ、その上に第３層間絶縁層３８として、例えばシリコ
ン酸化膜を厚く形成する。次に、第３層間絶縁層３８上
に、図７Ａのように、キャパシタのストレージ電極のた
めのコンタクトホールパターン４０を形成した後、これ
をエッチングマスクとしてエッチング工程を行い、ＢＣ
コンタクトパッド２４ａの表面を露出させるコンタクト
ホールを形成する。この時、図７Ｂ及び図７Ｃから明ら
かなように、コンタクトホールは第３層間絶縁層３８を
通り過ぎてからは第１絶縁マスク層３６とのエッチング
選択比の違いにより第１絶縁マスク層３６に自己整合さ
れてコンタクトホールの断面積が小さくなる。従って、
第１絶縁マスク層３６下のコンタクトホールが狭まって
隣接したビットラインコンタクト２８ａとの間隔“Ｗ
１”が図８Ｂの間隔“Ｗ２”に比べて大きくなる。
間絶縁層３４上に前記第１絶縁マスク層３６が形成さ
れ、その上に第３層間絶縁層３８として、例えばシリコ
ン酸化膜を厚く形成する。次に、第３層間絶縁層３８上
に、図７Ａのように、キャパシタのストレージ電極のた
めのコンタクトホールパターン４０を形成した後、これ
をエッチングマスクとしてエッチング工程を行い、ＢＣ
コンタクトパッド２４ａの表面を露出させるコンタクト
ホールを形成する。この時、図７Ｂ及び図７Ｃから明ら
かなように、コンタクトホールは第３層間絶縁層３８を
通り過ぎてからは第１絶縁マスク層３６とのエッチング
選択比の違いにより第１絶縁マスク層３６に自己整合さ
れてコンタクトホールの断面積が小さくなる。従って、
第１絶縁マスク層３６下のコンタクトホールが狭まって
隣接したビットラインコンタクト２８ａとの間隔“Ｗ
１”が図８Ｂの間隔“Ｗ２”に比べて大きくなる。
【００５１】次に、コンタクトホールが形成された半導
体基板の全面に、例えばポリシリコンを蒸着した後に異
方性エッチングしてストレージ電極４２を形成する。図
７Ｂにおいて、ストレージ電極４２はシリンダ状に形成
したが、単純なるスタックのように各種の形状にストレ
ージ電極４２が形成可能であるということは言うまでも
ない。
体基板の全面に、例えばポリシリコンを蒸着した後に異
方性エッチングしてストレージ電極４２を形成する。図
７Ｂにおいて、ストレージ電極４２はシリンダ状に形成
したが、単純なるスタックのように各種の形状にストレ
ージ電極４２が形成可能であるということは言うまでも
ない。
【００５２】以上の実施形態にて詳述した本発明は特許
請求の範囲内の技術的な思想内であれば、当業者により
各種の変形が可能であるということは言うまでもない。
請求の範囲内の技術的な思想内であれば、当業者により
各種の変形が可能であるということは言うまでもない。
【００５３】
【発明の効果】以上述べたように、ストレージノードを
形成する時、ビットライン電極２８上に形成された第１
絶縁マスク層３６によりコンタクトホールが自己整列的
に形成されるので、ＢＣコンタクトパッド２４ａ上では
コンタクトホールの断面積が小さくなってストレージ電
極４２とビットラインコンタクト２８ａまたはＤＣコン
タクトパッド２４ｂとの間隔が隔たり、これらの間の短
絡が防止される結果となる。さらに、ストレージノード
のためのコンタクトホールの形成時に整列誤差に対する
工程マージンが大きくなる。
形成する時、ビットライン電極２８上に形成された第１
絶縁マスク層３６によりコンタクトホールが自己整列的
に形成されるので、ＢＣコンタクトパッド２４ａ上では
コンタクトホールの断面積が小さくなってストレージ電
極４２とビットラインコンタクト２８ａまたはＤＣコン
タクトパッド２４ｂとの間隔が隔たり、これらの間の短
絡が防止される結果となる。さらに、ストレージノード
のためのコンタクトホールの形成時に整列誤差に対する
工程マージンが大きくなる。
【００５４】さらに、本発明によれば、第２層間絶縁層
３４内にストレージノードコンタクトを予め形成するこ
となく、第３層間絶縁層３８の形成後に直接的にＢＣコ
ンタクトパッド２４ａの表面を露出させるストレージノ
ードを形成できるので、工程が単純化してコスト下げの
結果となり、ストレージノードの接触抵抗が低減できる
ので、ＤＲＡＭの動作特性を改善できる。
３４内にストレージノードコンタクトを予め形成するこ
となく、第３層間絶縁層３８の形成後に直接的にＢＣコ
ンタクトパッド２４ａの表面を露出させるストレージノ
ードを形成できるので、工程が単純化してコスト下げの
結果となり、ストレージノードの接触抵抗が低減できる
ので、ＤＲＡＭの動作特性を改善できる。
【図１Ａ】 本発明の一実施形態によるＣＯＢ構造を有
する半導体メモリ素子の製造過程において、素子活性領
域及びゲート電極の配置を示す平面図である。
する半導体メモリ素子の製造過程において、素子活性領
域及びゲート電極の配置を示す平面図である。
【図１Ｂ】 図１Ａの１Ａ−１Ａ’線断面図である。
【図１Ｃ】 図１Ａの１Ｂ−１Ｂ’線断面図である。
【図２Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ＢＣコンタクト及びＤＣコンタ
クトの配置を示す平面図である。
子の製造過程において、ＢＣコンタクト及びＤＣコンタ
クトの配置を示す平面図である。
【図２Ｂ】 図２Ａの２Ａ−２Ａ’線断面図である。
【図２Ｃ】 図２Ａの２Ｂ−２Ｂ’線断面図である。
【図３Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ビットラインの配置を示す平面
図である。
子の製造過程において、ビットラインの配置を示す平面
図である。
【図３Ｂ】 図３Ａの３Ａ−３Ａ’線断面図である。
【図３Ｃ】 図３Ａの３Ｂ−３Ｂ’線断面図である。
【図４Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ビットラインの配置を示す平面
図である。
子の製造過程において、ビットラインの配置を示す平面
図である。
【図４Ｂ】 図４記Ａの４Ａ−４Ａ’線断面図である。
【図４Ｃ】 図４Ａの４Ｂ−４Ｂ’線断面図である。
【図５Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ビットライン上にトレンチを形
成したことを示す平面図である。
子の製造過程において、ビットライン上にトレンチを形
成したことを示す平面図である。
【図５Ｂ】 図５Ａの５Ａ−５Ａ’線断面図である。
【図５Ｃ】 図５Ａの５Ｂ−５Ｂ’線断面図である。
【図６Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ビットライン上にマスク層を形
成したことを示す平面図である。
子の製造過程において、ビットライン上にマスク層を形
成したことを示す平面図である。
【図６Ｂ】 図６Ａの６Ａ−６Ａ’線断面図である。
【図６Ｃ】 図６Ａの６Ｂ−６Ｂ’線断面図である。
【図７Ａ】 本発明の一実施形態による半導体メモリ素
子の製造過程において、ビットライン上に層間絶縁層を
形成した後のストレージノードコンタクトの配置を示す
平面図である。
子の製造過程において、ビットライン上に層間絶縁層を
形成した後のストレージノードコンタクトの配置を示す
平面図である。
【図７Ｂ】 図７Ａの７Ａ−７Ａ’線断面図である。
【図７Ｃ】 図７Ａの７Ｂ−７Ｂ’線断面図である。
【図７Ｄ】 図７Ａの７Ｃ−７Ｃ’線断面図である。
【図８Ａ】 従来の半導体メモリ素子の製造過程におい
て、ビットライン及びストレージノードのためのコンタ
クトパターンの配置を示す平面図である。
て、ビットライン及びストレージノードのためのコンタ
クトパターンの配置を示す平面図である。
【図８Ｂ】 図８Ａの８Ａ−８Ａ’線断面図である。
【図８Ｃ】 図８Ａの８Ｂ−８Ｂ’線断面図である。
１０ 半導体基板
１２ 素子活性領域
１４ 素子分離領域
１６ ゲート絶縁層
１８ ゲート電極
２０ ゲートマスク層
２４ａ ＢＣコンタクトパッド
２４ｂ ＤＣコンタクトパッド
２６ 第１層間絶縁層
２８ａ ビットラインコンタクト
３２ 第２物質層
３４ 第２層間絶縁層
３６ 第１層間絶縁層
３８ 第３層間絶縁層
４０ コンタクトホールパターン
４２ ストレージ電極
Claims (21)
- 【請求項１】 半導体基板上に第１方向に延長された複
数のゲート電極パターンを形成する段階と、 前記ゲート電極パターン間の第１方向に沿って一定間隔
をおいて形成されたＢＣコンタクトパッド列とこれに隣
接したゲート電極パターン間の第１方向に沿って一定間
隔をおいて形成されたＤＣコンタクトパッド列が反復的
に形成されて前記ＢＣコンタクトパッド及びＤＣコンタ
クトパッドを形成する段階と、 前記ＢＣコンタクトパッド及びＤＣコンタクトパッドが
形成された前記半導体基板の全面に第１層間絶縁層を形
成する段階と、 前記第１層間絶縁層で前記第１方向に沿って規則的に配
列された前記複数のＢＣコンタクトパッド間に沿って前
記複数のゲート電極パターンと直交する第２方向に延長
され、前記ＢＣコンタクトパッド列における幅が前記Ｄ
Ｃコンタクトパッド列における幅よりも狭く、導電層、
第１物質層及び第２物質層よりなるビットラインパター
ンを形成する段階とを含むＣＯＢ構造を有する半導体メ
モリ素子の製造方法。 - 【請求項２】 前記ビットラインパターンを形成する段
階後に、 前記ビットラインパターンが形成された半導体基板上に
第２層間絶縁層を形成する段階と、 前記ビットラインパターンの前記第２物質層の表面が露
出されるように前記第２層間絶縁層の表面を平坦に除去
する段階と、 前記露出された第２物質層を除去する段階と、 前記ビットラインパターンの前記導電層が露出されるよ
うに前記第２層間絶縁層及び前記ビットラインパターン
の第１物質層を等方性エッチングして除去する段階と、 前記ビットラインパターンの導電層上の等方性エッチン
グされた部分上に第１絶縁マスク層を埋め込む段階と、 前記第１絶縁マスク層が埋め込まれた半導体基板上に第
３層間絶縁層を形成する段階と、 前記第３層間絶縁層を貫通し、前記第１絶縁マスク層に
自己整列されつつ前記ＢＣコンタクトパッドと連結され
るキャパシタのストレージ電極を形成する段階とをさら
に含むことを特徴とする請求項１に記載のＣＯＢ構造を
有する半導体メモリ素子の製造方法。 - 【請求項３】 前記各ＢＣコンタクトパッド列に形成さ
れたＢＣコンタクトパッドは前記第１方向に沿って同じ
位相に配列され、前記各ＤＣコンタクトパッドに形成さ
れたＤＣコンタクトパッドは前記第１方向に沿って同じ
位相に配列され、前記ＢＣコンタクトパッドの周期に比
べて前記ＤＣコンタクトパッドの周期が２倍になるよう
に前記ＢＣコンタクトパッド及びＤＣコンタクトパッド
が配列されることを特徴とする請求項１に記載のＣＯＢ
構造を有する半導体メモリ素子の製造方法。 - 【請求項４】 前記ゲート電極パターンはゲート絶縁
層、ゲート電極、ゲートマスク層が積層された構造であ
り、その側壁には絶縁層のスペーサが形成されたことを
特徴とする請求項１に記載のＣＯＢ構造を有する半導体
メモリ素子の製造方法。 - 【請求項５】 前記第２層間絶縁層は前記ビットライン
の第１物質層と同じ物質層であることを特徴とする請求
項２に記載のＣＯＢ構造を有する半導体メモリ素子の製
造方法。 - 【請求項６】 前記ビットラインパターンの前記第２物
質層の表面が露出されるように前記第２層間絶縁層の表
面を平坦に除去する段階は、化学機械的研磨工程により
行われることを特徴とする請求項２に記載のＣＯＢ構造
を有する半導体メモリ素子の製造方法。 - 【請求項７】 前記露出されたビットラインパターンの
第２物質層を除去する段階は、ウェットエッチング方式
により行われることを特徴とする請求項２に記載のＣＯ
Ｂ構造を有する半導体メモリ素子の製造方法。 - 【請求項８】 前記ビットラインパターンの前記導電層
が露出されるように前記第２層間絶縁層及び前記ビット
ラインパターンの第１物質層を等方性エッチングして除
去する段階では、前記半導体基板の上側からみる時前記
ＤＣコンタクトパッドが等方性エッチングされた部分に
より全て覆われるまで前記等方性エッチングを行うこと
を特徴とする請求項２に記載のＣＯＢ構造を有する半導
体メモリ素子の製造方法。 - 【請求項９】 前記ビットラインパターンの前記導電層
が露出されるように前記第２層間絶縁層及び前記ビット
ラインパターンの第１物質層を等方性エッチングして除
去する段階では、前記半導体基板の上側からみる時前記
ＤＣコンタクトパッド列では等方性エッチングされた部
分が互いに接触されるまで前記等方性エッチングを行う
ことを特徴とする請求項２に記載のＣＯＢ構造を有する
半導体メモリ素子の製造方法。 - 【請求項１０】 前記ビットラインパターンの前記導電
層が露出されるように前記第２層間絶縁層及び前記ビッ
トラインパターンの第１物質層を等方性エッチングして
除去する段階では、前記半導体基板の上側からみる時前
記ＢＣコンタクトパッドが等方性エッチングされた部分
により覆われないように前記等方性エッチングを行うこ
とを特徴とする請求項８又は９に記載のＣＯＢ構造を有
する半導体メモリ素子の製造方法。 - 【請求項１１】 前記ビットラインパターンの導電層上
の等方性エッチングされた部分上に第１絶縁マスク層を
埋め込む段階は、 前記第２層間絶縁層及びビットラインパターンの第１物
質層が等方性エッチングされた前記半導体基板の全面に
前記第２層間絶縁層とエッチング選択比を有する第１絶
縁マスク物質層を形成する段階と、 前記第１絶縁マスク物質層を化学機械的研磨工程又は全
面エッチバック工程により前記第２層間絶縁層の表面が
露出されるまでエッチングする段階により行われること
を特徴とする請求項２に記載のＣＯＢ構造を有する半導
体メモリ素子の製造方法。 - 【請求項１２】 半導体基板と、 前記半導体基板上に第１方向に延長された複数のゲート
電極パターンと、 前記ゲート電極パターン間の第１方向に沿って一定間隔
をおいて形成されたＢＣコンタクトパッド列と、 前記ＢＣコンタクトパッド列と隣接して前記ゲート電極
パターン間の第１方向に沿って一定間隔をおいて形成さ
れたＤＣコンタクトパッド列と、 前記ＢＣコンタクトパッド及びＤＣコンタクトパッドが
形成された前記半導体基板の全面に形成された第１層間
絶縁層と、 前記第１層間絶縁層上で前記第１方向に沿って規則的に
配列された前記複数のＢＣコンタクトパッド間に沿って
前記複数のゲート電極パターンと直交する第２方向に延
長され、前記ＢＣコンタクトパッド列における幅が前記
ＤＣコンタクトパッド列における幅よりも狭いビットラ
イン導電層とを含むＣＯＢ構造を有する半導体メモリ素
子。 - 【請求項１３】 前記ビットライン導電層の表面に形成
され、前記ビットライン導電層よりも広い幅を有する第
１絶縁マスク層と、 前記ビットライン導電層及び前記第１絶縁マスク層間の
空間を埋め込む第２層間絶縁層と、 前記第１絶縁マスク層上に形成された第３層間絶縁層
と、 前記第３層間絶縁層を貫通し、前記第１絶縁マスク層に
自己整列されつつ前記ＢＣコンタクトパッドと連結され
るキャパシタのストレージ電極とをさらに含むことを特
徴とする請求項１２に記載のＣＯＢ構造を有する半導体
メモリ素子。 - 【請求項１４】 前記各ＢＣコンタクトパッド列に形成
されたＢＣコンタクトパッドは前記第１方向に沿って同
じ位相に配列され、前記各ＤＣコンタクトパッドに形成
されたＤＣコンタクトパッドは前記第１方向に沿って同
じ位相に配列され、前記ＢＣコンタクトパッドの周期に
比べて前記ＤＣコンタクトパッドの周期が２倍になるよ
うに前記ＢＣコンタクトパッド及びＤＣコンタクトパッ
ドが配列されることを特徴とする請求項１２に記載のＣ
ＯＢ構造を有する半導体メモリ素子。 - 【請求項１５】 前記ゲート電極パターンはゲート絶縁
層、ゲート電極、ゲートマスク層が積層された構造であ
り、その側壁には絶縁層のスペーサが形成されたことを
特徴とする請求項１３に記載のＣＯＢ構造を有する半導
体メモリ素子。 - 【請求項１６】 前記半導体基板の上側からみる時前記
ＤＣコンタクトパッドが前記第１絶縁マスク層により全
て覆われることを特徴とする請求項１３に記載のＣＯＢ
構造を有する半導体メモリ素子。 - 【請求項１７】 前記半導体基板の上側からみる時前記
ＤＣコンタクトパッド列で前記第１絶縁マスク層は互い
に接触されることを特徴とする請求項１３に記載のＣＯ
Ｂ構造を有する半導体メモリ素子。 - 【請求項１８】 前記半導体基板の上側からみる時前記
ＢＣコンタクトパッドが前記第１絶縁マスク層により覆
われないことを特徴とする請求項１３に記載のＣＯＢ構
造を有する半導体メモリ素子。 - 【請求項１９】 前記第２層間絶縁層及び第３層間絶縁
層はシリコン酸化物であり、前記第１絶縁マスク層はシ
リコン窒化物であることを特徴とする請求項１３に記載
のＣＯＢ構造を有する半導体メモリ素子。 - 【請求項２０】 前記第１絶縁マスク層はその上側縁部
から前記ビットライン導電層の上側縁部に向って下方に
凹む形状に形成されたことを特徴とする請求項１３に記
載のＣＯＢ構造を有する半導体メモリ素子。 - 【請求項２１】 前記第１絶縁マスク層に自己整列され
た前記キャパシタのストレージ電極は前記第１絶縁マス
ク層に食い込んだ部分により前記ＢＣコンタクトパッド
と接触する部分が狭まることを特徴とする請求項１３に
記載のＣＯＢ構造を有する半導体メモリ素子。
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