JP2007005447A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】第1の配線11および第2の配線12と同一の層に配されるとともに、第1の配線11および第2の配線12と交差する方向に配された第3の配線14と、第1の配線11と第3の配線14の配線方向が交差する部分の近傍における第1の配線11と第1のウェル5の間に配されるとともに、第3の配線14とビアを介して電気的に接続された第1のゲート材料配線18と、第2の配線12と第3の配線14の配線方向が交差する部分の近傍における第2のウェル4内に配されるとともに、第3の配線14とビアを介して電気的に接続し、かつ、第2のウェル4中の不純物濃度よりも高い濃度の不純物を含む第1の拡散層6と、を備え、第1のゲート材料配線18および第1の拡散層6を第3の配線14に係る基板バックバイアス制御用の配線経路として用いる。
【選択図】図1
Description
本発明の実施形態1に係る半導体集積回路装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体集積回路装置のバイアス供給用の配線構造を模式的に示した(A)部分平面図、および、(B)X−X´間の部分拡大断面図である。
実施形態1によれば、基板バックバイアス制御用の電位の供給経路として、基板バックバイアス制御用VDD配線13および基板バックバイアス制御用GND配線14以外にもP+拡散層6、N+拡散層7、ゲート材料配線18、ゲート材料配線19を用いることで、基板バックバイアス制御用VDD配線13および基板バックバイアス制御用GND配線14と基板バイアス制御用VDD配線11および基板バイアス制御用GND配線12との抵触が回避でき、基板バックバイアス制御用VDD配線13および基板バックバイアス制御用GND配線14の配線幅を細くすることが可能となるので、信号線17を圧迫することがなくなる。
2、102 基板
3、103 ディープNウェル(第3のウェル)
4、104 Pウェル(第2のウェル)
5、105 Nウェル(第1のウェル)
6、106 P+拡散領域(第1の拡散層)
7、107 N+拡散領域(第2の拡散層)
8、108 層間絶縁膜
11、111 基板バイアス制御用VDD配線(第1の配線)
12、112 基板バイアス制御用GND配線(第2の配線)
13、113 基板バックバイアス制御用VDD配線(第4の配線)
14、114 基板バックバイアス制御用GND配線(第3の配線)
15a、15b、16a、16b ビアコンタクト
115、116 ビアコンタクト
17、117 信号線
18 ゲート材料配線(第1のゲート材料配線)
19 ゲート材料配線(第2のゲート材料配線)
20 絶縁膜
Claims (7)
- 基板内の第1のウェルに沿って配された第1の配線と、
前記基板内の第2のウェルに沿って配された第2の配線と、
前記第1の配線および前記第2の配線と同一の層に配されるとともに、前記第1の配線および前記第2の配線と交差する方向に配され、かつ、前記第1の配線および前記第2の配線と電気的に絶縁された第3の配線と、
前記第1の配線と前記第3の配線の配線方向が交差する部分の近傍における前記第1の配線と前記第1のウェルの間に配されるとともに、前記第3の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第1のゲート材料配線と、
前記第2の配線と前記第3の配線の配線方向が交差する部分の近傍における前記第2のウェル内に配されるとともに、前記第3の配線とビアを介して電気的に接続し、かつ、前記第2のウェル中の不純物濃度よりも高い濃度の不純物を含む第1の拡散層と、
を備え、
前記第1のゲート材料配線および前記第1の拡散層を前記第3の配線に係る配線経路として用いることを特徴とする半導体集積回路装置。 - 前記第1の配線および前記第2の配線と同一の層に配されるとともに、前記第1の配線および前記第2の配線と交差する方向に配され、前記第1の配線および前記第2の配線と電気的に絶縁され、かつ、前記第3の配線と所定の間隔をおいて配される第4の配線と、
前記第1の配線と前記第4の配線の配線方向が交差する部分の近傍における前記第1のウェル内に配されるとともに、前記第4の配線とビアを介して電気的に接続され、かつ、前記第1のウェル中の不純物濃度よりも高い濃度の不純物を含む第2の拡散層と、
前記第2の配線と前記第4の配線の配線方向が交差する部分の近傍における前記第2の配線と前記第2のウェルの間に配されるとともに、前記第4の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第2のゲート材料配線と、
を備え、
前記第2のゲート材料配線および前記第2の拡散層を前記第4の配線に係る配線経路として用いることを特徴とする請求項1記載の半導体集積回路装置。 - 前記第1のウェル及び第2のウェル下の前記基板内に前記第1のウェルと同一型の第3のウェルが形成されていることを特徴とする請求項1又は2記載の半導体集積回路装置。
- 前記第3の配線は、前記基板上に形成される配線層のうち前記基板側に最も近い配線層に形成されることを特徴とする請求項1乃至3のいずれか一に記載の半導体集積回路装置。
- 前記第3の配線は、前記第1の配線および前記第2の配線を形成する工程と同時に形成されることを特徴とする請求項1乃至4のいずれか一に記載の半導体集積回路装置。
- 前記第1の拡散層は、前記第1のウェルの領域において形成されるトランジスタのソース/ドレイン領域を形成する工程と同時に形成されることを特徴とする請求項1乃至5のいずれか一に記載の半導体集積回路装置。
- 前記第1のゲート材料配線は、前記トランジスタのゲート電極を形成する工程と同時に形成されることを特徴とする請求項1乃至6のいずれか一に記載の半導体集積回路装置。
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