KR100856013B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
반도체 장치 및 반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR100856013B1 KR100856013B1 KR1020060093663A KR20060093663A KR100856013B1 KR 100856013 B1 KR100856013 B1 KR 100856013B1 KR 1020060093663 A KR1020060093663 A KR 1020060093663A KR 20060093663 A KR20060093663 A KR 20060093663A KR 100856013 B1 KR100856013 B1 KR 100856013B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- layer
- semiconductor layer
- buried
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 645
- 238000000034 method Methods 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 60
- 239000000758 substrate Substances 0.000 claims abstract description 140
- 239000004020 conductor Substances 0.000 claims abstract description 126
- 238000005530 etching Methods 0.000 claims description 76
- 230000005669 field effect Effects 0.000 claims description 54
- 239000012212 insulator Substances 0.000 claims description 46
- 239000012535 impurity Substances 0.000 claims description 17
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000001947 vapour-phase growth Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 578
- 239000010408 film Substances 0.000 description 135
- 239000003963 antioxidant agent Substances 0.000 description 15
- 230000003078 antioxidant effect Effects 0.000 description 15
- -1 hydrofluoric acid peroxide Chemical class 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000009413 insulation Methods 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000003064 anti-oxidating effect Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910004143 HfON Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910007875 ZrAlO Inorganic materials 0.000 description 2
- 229910006252 ZrON Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- QEWYKACRFQMRMB-UHFFFAOYSA-N monofluoroacetic acid Natural products OC(=O)CF QEWYKACRFQMRMB-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 229910052949 galena Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229920000412 polyarylene Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 백게이트 전극에 의한 임계값 제어성을 향상시키는 동시에, 소스/드레인층과의 기생(寄生) 용량을 저감하는 것을 과제로 한다.
반도체 기판(31)을 노출시키는 홈(36)을 형성한 후, 반도체층(33, 35) 아래에 각각 배치된 반도체층(51, 52)의 일부를 제거하여, 반도체층(33, 35)의 단부(端部) 상하면을 반도체층(51, 52)으로부터 각각 노출시키는 공극(空隙)(60a, 60b)을 형성하고, 도체층(33, 35)의 측벽을 각각 통하여 반도체층(33, 35) 아래에 돌아서 들어가도록 하여 지지체(56)를 홈(36, 37) 내(內)에 매립하며, 반도체 기판(31)과 반도체층(33) 사이에 공동부(空洞部)(57a)를 형성하는 동시에, 반도체층(33, 35) 사이에 공동부(57b)를 형성하고 나서, 공동부(57a, 57b)에 매립된 매립 절연층(39)을 형성한다.
반도체 기판, 하지 산화막, 지지체, 절연막, 게이트 전극
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도 면.
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 14는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 15는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 16은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 18은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 20은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 21은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 22는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 23은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 25는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 26은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제 1 반도체층
3 : 제 2 반도체층 4 : 하지(下地) 산화막
5 : 산화 방지막 6, 8a : 홈
7 : 지지체 8b : 단차(段差)
9 : 공동부(空洞部) 10 : 절연막
11 : 매립 도전체층 R : 레지스트 패턴
Ra : 개구부 13 : 매립 절연체
21 : 게이트 절연막 22 : 게이트 전극
23a, 23b : LDD층 24a, 24b : 측벽(side wall)
25a : 소스층 25b : 드레인층
26 : 층간 절연막 27a : 소스 컨택트 전극
27b : 드레인 컨택트 전극 27c : 게이트 컨택트 전극
27d : 백게이트(backgate) 컨택트 전극 31 : 반도체 기판
33, 35 : 제 2 반도체층 51, 52 : 제 1 반도체층
41 : 게이트 절연막 42 : 게이트 전극
43a : 소스층 43b : 드레인층
36, 37, 38 : 홈 44 : 층간 절연층
39 : 매립 절연층 45 : 매립 절연체
45a, 45b : 백게이트 컨택트 전극 46a : 소스 컨택트 전극
46b : 드레인 컨택트 전극 53 : 하지 산화막
54 : 산화 방지막 56 : 지지체
57a, 57b : 공동부 60a, 60b : 공극(空隙)
61 : 측벽
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 특히 백게이트 전극이 설치된 전계 효과형 트랜지스터를 형성하는 방법에 적용하기 적합한 것이다.
SOI 기판 위에 형성된 전계 효과형 트랜지스터는 소자 분리의 용이성, 래치업 프리(latch-up free), 소스/드레인 접합 용량이 작다는 등의 점에서 그 유용성이 주목받고 있다. 특히 완전 공핍형(空乏型) SOI 트랜지스터는 저(低)소비전력, 또한 고속 동작이 가능하며 저전압 구동이 용이하기 때문에, SOI 트랜지스터를 완전 공핍 모드에서 동작시키기 위한 연구가 활발히 실행되고 있다. 여기서, SOI 기판으로서는, 예를 들어 특허문헌 1, 2에 개시되어 있는 바와 같이, SIMOX(Separation by Implanted Oxgen) 기판이나 접합 기판 등이 사용되고 있다.
또한, 종래의 반도체 장치에서는, 예를 들어 특허문헌 3, 4에 개시되어 있는 바와 같이, 전계 효과형 트랜지스터의 고(高)내압화를 도모하기 위해, 전계 효과형 트랜지스터를 덮는 절연막 위에 백게이트 전극을 형성하고, 게이트 또는 소스에 백게이트 전극을 접속하는 방법이 있다.
또한, 비특허문헌 1에는, 벌크 기판 위에 SOI층을 형성함으로써, SOI 트랜지스터를 저렴한 비용으로 형성할 수 있는 방법이 개시되어 있다. 이 비특허문헌 1 에 개시된 방법에서는, Si 기판 위에 Si/SiGe층을 성막하고, Si과 SiGe의 선택비 차이를 이용하여 SiGe층만을 선택적으로 제거함으로써, Si 기판과 Si층 사이에 공동부를 형성한다. 그리고, 공동부 내에 노출된 Si의 열산화를 행함으로써, Si 기판과 Si층 사이에 SiO2층을 매립하고, Si 기판과 Si층 사이에 BOX층을 형성한다.
여기서, 전계 효과형 트랜지스터의 미세화에 대응하면서, 전계 효과형 트랜지스터의 고속화 및 저(저)소비전력화를 양립시키기 위해, SOI 트랜지스터에 백게이트 구조 또는 더블 게이트 구조를 부여하는 방법이 있다.
[특허문헌 1] 일본국 공개특허2002-299591호 공보
[특허문헌 2] 일본국 공개특허2000-124092호 공보
[특허문헌 3] 일본국 공개특허평9-45909호 공보
[특허문헌 4] 일본국 공개특허평9-205211호 공보
[비특허문헌 1] T. Sakai et al. "Separation by Bonding Si Islands(SBSI) for LSI Application", Second International GiGe Technology and Device Meeting, Meeting Abstract, pp.230-231, May(2004)
그러나, 종래의 반도체 집적 회로에서는, 트랜지스터의 미세화에 따라 채널 길이가 짧아지면, 서브스레시홀드(subthreshold) 영역의 드레인 전류의 상승 특성이 열화(劣化)된다. 따라서, 트랜지스터의 저전압 동작을 방해하게 되는 동시에, 오프(off) 시의 누설 전류가 증가하고, 동작 시나 대기 시의 소비전력이 증대할 뿐 만 아니라, 트랜지스터의 파괴 요인으로도 된다는 문제가 있었다.
또한, 백게이트 전극이 전계 효과형 트랜지스터 아래의 전면(全面)에 배치되면, 백게이트 전극과 소스/드레인층의 기생(寄生) 용량이 증대하여, SOI 트랜지스터의 고속화를 방해하게 된다는 문제가 있었다.
그래서, 본 발명은 백게이트 전극에 의한 임계값 제어성을 향상시키는 동시에, 소스/드레인층과의 기생 용량을 저감하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 반도체층 아래의 일부에 형성된 제 1 절연체와, 상기 제 1 절연체를 피하도록 하여 상기 반도체층 아래에 형성되고, 상기 제 1 절연체와 비유전율이 상이한 제 2 절연체와, 상기 제 1 절연체 및 상기 제 2 절연체 아래에 형성된 백게이트 전극과, 상기 반도체층 위에 형성된 게이트 전극과, 상기 반도체층에 형성되고, 상기 게이트 전극의 측방(側方)에 각각 배치된 소스/드레인층을 구비하는 것을 특징으로 한다.
이것에 의해, 게이트 전극 아래에 백게이트 전극을 배치하는 것을 가능하게 하면서, 백게이트 전극과 채널 영역을 고유전체 재료를 통하여 결합하는 것이 가능해지는 동시에, 백게이트 전극과 소스/드레인층을 저유전체 재료를 통하여 결합하는 것이 가능해진다. 이 때문에, 백게이트 전극과 채널 영역 사이의 결합 용량을 증대시키면서, 백게이트 전극과 기판 사이의 기생 용량을 저감할 수 있다. 그 결 과, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 백게이트 전극을 배치하는 것이 가능해지는 동시에, 백게이트 전극에 의한 임계값 제어성을 향상시키는 것이 가능해져, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트랜지스터의 고속화를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 백게이트 전극과 상기 게이트 전극을 접속하는 배선층을 더 구비하는 것을 특징으로 한다.
이것에 의해, 백게이트 전극과 게이트 전극이 동일한 전위로 되도록 제어할 수 있어, 채널 영역의 깊은 부분의 포텐셜(potential) 지배력을 향상시킬 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있고, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 배치되고, 에피택셜(epitaxial) 성장에 의해 성막된 반도체층과, 상기 반도체 기판과 상기 반도체층 사이의 일부에 매립된 제 1 매립 절연체와, 상기 제 1 매립 절연체를 피하도록 하여 상기 반도체 기판과 상기 반도체층 사이에 매립되고, 상기 제 1 매립 절연체와 비유전율이 상이한 제 2 매립 절연체와, 상기 반도체층 위에 형성된 게이트 전극과, 상기 반도체층에 형성되고, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 구비하는 것을 특징으로 한다.
이것에 의해, 백게이트 전극의 배치 자유도를 향상시키는 것이 가능해져, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 전계 집중이 일어 나는 부분에 백게이트 전극을 배치하는 것이 가능해진다. 이 때문에, 전계 효과형 트랜지스터의 설계 자유도를 향상시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 반도체층의 이면(裏面) 측에 백게이트 전극을 배치함으로써, 드레인 전위를 백게이트 전극에 의해 차폐(遮蔽)하는 것이 가능해진다. 이 때문에, SOI의 Si 박막의 표면으로부터 드레인 전위가 공급된 경우에도, 드레인의 오프셋층이나 고농도 불순물 확산층과 매립 산화막과의 계면(界面)에 고전압이 인가되는 것을 방지할 수 있다. 그 결과, 드레인의 오프셋층이나 고농도 불순물 확산층과 매립 절연체의 계면에 국소적으로 강한 전계가 발생하는 것을 방지할 수 있어, SOI 트랜지스터의 고내압화를 도모할 수 있다.
또한, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해져, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, 드레인 측의 채널 단부(端部)의 전계를 완화할 수 있다. 이 때문에, 트랜지스터의 저전압 동작을 가능하게 하면서, 오프 시의 누설 전류를 감소시킬 수 있고, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트랜지스터의 내압을 향상시킬 수 있다.
또한, 백게이트 전극과 채널 영역을 고유전체 재료를 통하여 결합하는 것이 가능해지는 동시에, 백게이트 전극과 소스/드레인층을 저유전체 재료를 통하여 결합하는 것이 가능해진다. 이 때문에, 백게이트 전극과 채널 영역 사이의 결합 용량을 증대시키면서, 백게이트 전극과 기판 사이의 기생 용량을 저감할 수 있고, 백 게이트 전극에 의한 임계값 제어성을 향상시켜, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트랜지스터의 고속화를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 제 1 매립 절연체는 상기 게이트 전극 아래에 배치되고, 상기 제 2 매립 절연체는 상기 소스/드레인층 아래에 배치되며, 상기 제 1 매립 절연체는 상기 제 2 매립 절연체보다도 비유전율이 큰 것을 특징으로 한다.
이것에 의해, 백게이트 전극과 채널 영역 사이의 결합 용량을 증대시키면서, 백게이트 전극과 기판 사이의 기생 용량을 저감할 수 있고, 백게이트 전극에 의한 임계값 제어성을 향상시켜, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트랜지스터의 고속화를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 배치되고, 에피택셜 성장에 의해 성막된 제 1 반도체층과, 상기 제 1 반도체층 위에 배치되고, 에피택셜 성장에 의해 성막된 제 2 반도체층과, 상기 제 1 및 제 2 반도체층의 측벽을 각각 통하여 상기 제 1 및 제 2 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 1 및 제 2 반도체층을 지지하는 지지체와, 상기 지지체를 피하도록 하여 상기 반도체 기판과 상기 제 1 반도체층 사이에 매립된 제 1 매립 절연체와, 상기 지지체를 피하도록 하여 상기 제 1 반도체층과 상기 제 2 반도체층 사이에 매립되고, 상기 지지체보다도 비유전율이 큰 제 2 매립 절연체와, 상기 제 2 반도체층 위에 형성된 게이트 전극과, 상기 제 2 반도체층에 형성되고, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 구비하 는 것을 특징으로 한다.
이것에 의해, 제 1 및 제 2 반도체층 아래에 매립 절연체를 형성하기 위해, 조성(組成)이 상이한 반도체층 사이의 에칭 레이트 차이를 이용하여 하층 반도체층을 제거한 경우에도, 상층 반도체층의 측벽뿐만 아니라, 상층 반도체층 아래로부터 상층 반도체층을 지지하는 것이 가능해지는 동시에, 제 1 및 제 2 반도체층 아래에 각각 매립되는 매립 절연체의 비유전율을 단부(端部)와 중앙부에서 상이하게 할 수 있다. 이 때문에, 전계 효과형 트랜지스터가 형성되는 제 1 및 제 2 반도체층의 휨을 억제하면서, 제 1 및 제 2 반도체층 아래에 매립 절연체를 각각 형성하는 것이 가능해지고, 제 1 및 제 2 반도체층 및 매립 절연체의 막 두께 균일성을 향상시키는 것이 가능해지는 동시에, 백게이트 전극과 채널 영역을 고유전체 재료를 통하여 결합하고, 백게이트 전극과 소스/드레인층을 저유전체 재료를 통하여 결합하는 것이 가능해진다. 그 결과, SOI 기판을 사용하지 않고 반도체층 위에 SOI 트랜지스터를 균일하게 형성하는 것이 가능해지며, SOI 트랜지스터의 저(低)가격화를 실현하는 것이 가능해지는 동시에, SOI 트랜지스터의 고성능화를 달성할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 위에 제 1 반도체층을 성막하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과, 상기 제 1 반도체층과 동일한 조성을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과, 상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과, 상기 제 1 내지 제 4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 홈을 형성하는 공정과, 상기 제 1 홈을 통하여 상기 제 1 및 제 3 반도체층을 횡방향으로 에칭함으로써, 상기 제 2 및 제 4 반도체층 아래에 각각 배치된 제 1 및 제 3 반도체층의 일부를 제거하는 공정과, 상기 제 1 홈을 통하여 상기 제 2 및 제 4 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 2 및 제 4 반도체층을 지지하는 지지체를 형성하는 공정과, 상기 지지체가 형성된 상기 제 1 및 제 3 반도체층 중 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 제 2 홈을 형성하는 공정과, 상기 제 2 홈을 통하여 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 제거된 제 1 및 제 2 공동부를 형성하는 공정과, 상기 제 2 홈을 통하여 상기 제 1 및 제 2 공동부에 각각 매립되고, 상기 지지체보다도 비유전율이 큰 매립 절연층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 제 1 및 제 3 반도체층 위에 제 2 및 제 4 반도체층이 각각 적층된 경우에도, 제 2 홈을 통하여 에칭액을 제 1 및 제 3 반도체층에 접촉시키는 것이 가능해지고, 제 2 및 제 4 반도체층을 남긴 채 제 1 및 제 3 반도체층을 제거하는 것이 가능해지는 동시에, 제 2 및 제 4 반도체층 아래의 제 1 및 제 2 공동부 내에 각각 매립된 매립 절연층을 형성할 수 있다. 또한, 제 1 홈에 매립된 지지체를 형성함으로써, 제 2 및 제 4 반도체층 아래에 제 1 및 제 2 공동부가 각각 형성된 경우에도, 제 2 및 제 4 반도체층의 측벽뿐만 아니라, 제 2 및 제 4 반도체층 아래로부터 제 2 및 제 4 반도체층을 지지하는 것이 가능해지는 동시에, 제 2 및 제 4 반도체층 아래의 단부와 중앙부에서 비유전율을 각각 상이하게 할 수 있다.
이 때문에, 제 2 및 제 4 반도체층의 결함 발생을 저감하면서, 제 2 및 제 4 반도체층의 중앙부를 매립 절연층 위에 각각 배치하는 것이 가능해지는 동시에, 제 2 및 제 4 반도체층의 단부를 지지체 위에 각각 배치하는 것이 가능해지고, 백게이트 전극과 채널 영역 사이의 결합 용량을 증대시키면서, 백게이트 전극과 소스/드레인층 사이의 기생 용량을 저감하는 것이 가능해지는 동시에, SOI 기판을 사용하지 않고 SOI 트랜지스터를 제 4 반도체층에 형성할 수 있다. 그 결과, 비용 상승을 억제하면서, 백게이트 전극에 의한 임계값 제어성을 향상시키는 것이 가능해져, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트랜지스터의 고속화를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 반도체 기판, 상기 제 2 및 제 4 반도체층은 Si, 상기 제 1 및 제 3 반도체층은 SiGe인 것을 특징으로 한다.
이것에 의해, 반도체 기판, 제 1 내지 제 4 반도체층 사이의 격자 정합을 취하는 것을 가능하게 하면서, 반도체 기판, 제 2 및 제 4 반도체층보다도 제 1 및 제 3 반도체층의 에칭 레이트를 크게 하는 것이 가능해진다. 이 때문에, 결정 품질이 양호한 제 2 및 제 4 반도체층을 제 1 및 제 3 반도체층 위에 각각 형성하는 것이 가능해지며, 제 2 및 제 4 반도체층의 품질을 손상시키지 않고, 제 2 및 제 4 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 에피택셜 성장에 의해 형성된 반도체층과, 절연층에 의해 상하가 끼워지도록 하여 상기 반도체 기판과 상기 반도체층 사이에 부분적으로 매립된 매립 도전체층을 구비하고, 상기 매립 도전체층 위에 채널이 배치되도록 하여 상기 반도체층에 형성된 전계 효과형 트랜지스터를 구비하는 것을 특징으로 한다.
이것에 의해, SOI 기판을 사용하지 않고 SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 반도체 기판과 반도체층 사이에 매립 도전체층을 부분적으로 매립함으로써, SOI 트랜지스터의 소스/드레인층 아래를 피하도록 하여 채널 아래에 백게이트 전극을 배치할 수 있다. 이 때문에, 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해지고, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, SOI 트랜지스터 아래의 백게이트 전극을 배치한 경우에도, 소스/드레인층의 기생 용량 증대를 억제할 수 있다. 그 결과, 비용 증가를 억제한 상태에서, 트랜지스터의 온(on) 전류를 증대시키는 것이 가능해지고, SOI 트랜지스터의 고속화를 도모하는 것이 가능해지는 동시에, 저전압 동작을 가능하게 하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 반도체층의 측벽을 통하여 상기 매립 도전체층을 양측으로부터 끼워 넣도록 하여 전계 효과형 트랜지스터의 소스/드레인층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 반도체층을 지지하는 지지체를 더 구비하는 것을 특징으로 한다.
이것에 의해, 반도체층 아래에 공동부가 형성된 경우에도, 반도체층의 측벽 뿐만 아니라, 반도체층 아래로부터 반도체층을 지지하는 것이 가능해지는 동시에, 반도체 기판과 반도체층 사이에 부분적으로 매립 도전체층을 매립할 수 있다. 이 때문에, 반도체층의 휨을 억제하면서, 반도체층 아래에 매립 도전체층을 매립하는 것이 가능해지고, 반도체층의 막 두께 균일성을 향상시키는 것이 가능해지는 동시에, SOI 트랜지스터의 소스/드레인층 아래를 피하도록 하여 채널 아래에 매립 도전체층을 배치할 수 있다. 그 결과, SOI 기판을 사용하지 않고 반도체층 위에 SOI 트랜지스터를 균일하게 형성하는 것이 가능해지는 동시에, 소스/드레인층의 기생 용량 증대를 억제하면서, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해지고, SOI 트랜지스터의 저가격화를 실현하면서, SOI 트랜지스터의 고성능화 및 저소비전력화를 양립시키는 것이 가능해지는 동시에, 트랜지스터 특성의 편차를 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 절연층은 열산화막, 산질화막 또는 High-K 절연막, 상기 매립 도전체층은 불순물이 도핑된 다결정 반도체, 비정질 반도체, 금속 또는 합금인 것을 특징으로 한다.
이것에 의해, CVD 등의 범용적인 반도체 제조 프로세스를 이용함으로써, 반도체 기판과 반도체층 사이에 백게이트 전극을 매립하는 것이 가능해지는 동시에, 백게이트 전극의 저(低)저항화를 도모할 수 있다. 또한, 반도체층과 도전체층 사이의 절연층을 열산화에 의해 형성함으로써, 반도체층과 도전체층 사이의 절연층의 막 두께 제어를 양호한 정밀도로 행하면서, 반도체층과 도전체층 사이의 절연층을 박막화할 수 있다. 이 때문에, 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치하는 것이 가능해지는 동시에, SOI 트랜지스터의 임계값 전압을 백게이트 전극에 의해 저전압으로 제어하는 것이 가능해져, SOI 트랜지스터의 저소비전력화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 매립 도전체층은 상기 전계 효과형 트랜지스터의 게이트 전극보다도 폭방향으로 연신(延伸)된 연신부(延伸部)를 구비하고, 상기 연신부를 통하여 상기 매립 도전체층에 접속된 백게이트 컨택트 전극을 더 구비하는 것을 특징으로 한다.
이것에 의해, 전계 효과형 트랜지스터의 채널 영역에 대응시켜 매립 도전체층을 전계 효과형 트랜지스터 아래에 배치한 경우에도, 게이트 전극에 의해 방해되지 않고 매립 도전체층과 컨택트를 취할 수 있어, 매립 도전체층의 전위를 외부로부터 제어하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 매립 도전체층과 상기 전계 효과형 트랜지스터의 게이트 전극은 일함수가 서로 다른 것을 특징으로 한다.
이것에 의해, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 전계 효과형 트랜지스터의 액티브 영역의 전위를 매립 도전체층에 의해 제어하는 것이 가능해진다. 이 때문에, 제조 프로세스의 번잡화를 억제하면서, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, 드레인 측의 채널 단부의 전계를 완화할 수 있다. 이 때문에, 트랜지스터의 저전압 동작을 가능하게 하면서, 오프 시의 누설 전류를 감소시킬 수 있어, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 전계 효과형 트랜지스터의 표면 측에 형성된 게이트 전극과 전계 효과형 트랜지스터 아래에 배치된 매립 도전체층에서 일함수가 상이하게 설정됨으로써, 반도체층의 본체(body) 영역이 진성(眞性)으로(intrinsically) 또는 저농도로 도핑되어 있을 경우에도, 전계 효과형 트랜지스터의 임계값을 수V 정도 변화시킬 수 있다. 임계값 전압의 고저(高低)에 관계없이 반도체층의 도펀트(dopant) 농도는 낮기 때문에, 전계 효과형 트랜지스터의 이동도를 향상시켜 온 전류를 증대시킬 수 있다. 또한, 반도체층의 불순물 농도를 낮게 하는 것이 가능해지기 때문에, 반도체층을 후막화(厚膜化)한 경우에도, 급준한 서브스레시홀드를 얻는 것이 가능해지고, 특성 편차를 저감하는 것이 가능해지는 동시에, 제조 수율을 향상시키는 것을 가능하게 하여, 비용 저감을 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 절연층과 상기 전계 효과형 트랜지스터의 게이트 절연막은 막 두께 또는 비유전율이 서로 다른 것을 특징으로 한다.
이것에 의해, 전계 효과형 트랜지스터 아래에 매립 도전체층을 배치하는 것을 가능하게 하면서, 매립 도전체층과 채널 영역 사이의 결합 용량을 증대시키거나, 매립 도전체층과 소스/드레인층 사이의 기생 용량을 저감할 수 있다. 이 때문에, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 매립 도전체층을 배치하는 것이 가능해지는 동시에, 매립 도전체층에 의한 임계값 제어성을 향상시켜, 동작 시나 대기 시의 소비전력을 저감하거나, SOI 트랜지스터의 고속화를 실현할 수 있다. 또한, 막 두께가 1㎚ 내지 20㎚인 얇은 실리콘 산화막이나 실리콘 질화막, 또는 Al, Zr, Hr 등의 산화막으로 이루어지는 High-K 절연막에 의해 절연층을 형성하면, 매립 도전체층에 의한 임계값 제어성이 향상되고, 또한 양호한 서브스레시홀드를 얻을 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 매립 도전체층과 상기 게이트 전극을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 한다.
이것에 의해, 전계 효과형 트랜지스터의 채널 영역 뒤쪽이 게이트 전극과 동일한 전위로 되도록 제어할 수 있어, 채널 영역 포텐셜의 지배력을 향상시킬 수 있다. 이 때문에, 반도체층을 후막화한 경우에도, 급준한 서브스레시홀드를 얻는 것이 가능해지고, 오프 시의 누설 전류를 감소시키는 것을 가능하게 하면서, 특성 편차를 저감하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 전계 효과형 트랜지스터의 소스층과 상기 매립 도전체층을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 한다.
이것에 의해, 매립 도전체층의 전위를 안정화시키는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 내압을 향상시키는 것이 가능해져, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 전계 효과형 트랜지스터의 게이트 전극 및 소스층과 독립하여 상기 매립 도전체층에 전기적으로 접속된 배선층을 더 구비하는 것을 특징으로 한다.
이것에 의해, 매립 도전체층에 전압을 인가함으로써, 전계 효과형 트랜지스터의 임계값을 동적(動的)으로 제어하는 것이 가능해져, 전계 효과형 트랜지스터의 동작 중에 임계값을 변화시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 의하면, 상기 매립 도전체층은 N 극성(極性) 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 메탈이고, 상기 전계 효과형 트랜지스터의 게이트 전극은 N 극성 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 상기 매립 도전체층과 일함수가 상이한 메탈 게이트인 것을 특징으로 한다.
이것에 의해, 매립 도전체층 및 게이트 전극의 불순물의 극성 또는 농도를 조합시킴으로써, 채널의 불순물 농도를 낮게 유지하면서, 전계 효과형 트랜지스터의 임계값을 조정할 수 있다. 이 때문에, 임계값의 고저에 관계없이 전계 효과형 트랜지스터의 이동도를 향상시켜 온 전류를 증대시키는 것이 가능해지는 동시에, 반도체층을 후막화한 경우에도, 급준한 서브스레시홀드를 얻는 것이 가능해지고, 특성 편차를 저감하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 제 1 반도체층을 반도체 기판 위에 형성하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 1 및 제 2 반도체층으로부터 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하 는 공정과, 상기 제 1 노출부를 통하여 상기 제 1 반도체층을 횡방향으로 에칭함으로써, 상기 제 2 반도체층 아래의 제 1 반도체층의 일부를 제거하는 공정과, 상기 제 1 노출부를 통하여 상기 제 2 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과, 상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과, 상기 제 2 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 상기 반도체 기판과 상기 제 2 반도체층 사이에 형성하는 공정과, 상기 공동부의 상하면에 절연막을 형성하는 공정과, 상기 절연막에 의해 상하가 끼워지도록 하여 상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 제 2 반도체층을 남긴 채 제 1 반도체층을 제거하는 것이 가능해지고, 제 2 반도체층 아래에 공동부를 형성하는 것이 가능해지는 동시에, 제 2 반도체층을 지지체에 의해 덮음으로써, 제 2 반도체층 아래에 공동부가 형성된 경우에도, 제 2 반도체층을 지지체에 의해 반도체 기판 위에 지지하는 것이 가능해진다. 또한, 제 1 반도체층의 일부를 노출시키는 노출부를 설치함으로써, 제 1 반도체층 위에 제 2 반도체층이 적층된 경우에도, 에칭 가스 또는 에칭액을 제 1 반도체층에 접촉시키는 것이 가능해져, 제 2 반도체층을 남긴 채 제 1 반도체층을 제거하는 것이 가능해지는 동시에, 절연막에 의해 상하가 끼워지도록 하여 공동부 내에 매립된 매립 도전체층을 형성하는 것이 가능해진다. 또한, 제 1 노출부를 통하여 제 1 반도체층을 횡방향으로 에칭하고 나서 지지체를 형성함으로써, 제 2 반도체층 아래에 공동부가 형성된 경우에도, 제 2 반도체층의 측벽뿐만 아니라, 제 2 반도체층 아래로부터 제 2 반도체층을 지지하는 것이 가능해지는 동시에, 반도체 기판과 제 2 반도체층 사이에 부분적으로 매립 도전체층을 매립할 수 있다. 이 때문에, 제 2 반도체층의 결함 발생을 저감하면서, 제 2 반도체층을 매립 절연층 위에 배치하는 것이 가능해지며, 제 2 반도체층의 품질을 손상시키지 않고, 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해지는 동시에, 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터의 소스/드레인층 아래를 피하도록 하여 채널 아래에 매립 도전체층을 배치할 수 있다. 그 결과, SOI 기판을 사용하지 않고 반도체층 위에 SOI 트랜지스터를 균일하게 형성하는 것이 가능해지는 동시에, 소스/드레인층의 기생 용량 증대를 억제하면서, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해지고, SOI 트랜지스터의 저가격화를 실현하면서, SOI 트랜지스터의 고성능화 및 저소비전력화를 양립시키는 것이 가능해지는 동시에, 트랜지스터 특성의 편차를 저감할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 반도체 기판 및 상기 제 2 반도체층은 Si, 상기 제 1 반도체층은 SiGe인 것을 특징으로 한다.
이것에 의해, 반도체 기판, 제 2 반도체층 및 제 1 반도체층 사이의 격자 정합을 취하는 것을 가능하게 하면서, 반도체 기판 및 제 2 반도체층보다도 제 1 반도체층의 에칭 레이트를 크게 하는 것이 가능해진다. 이 때문에, 결정 품질이 양호한 제 2 반도체층을 제 1 반도체층 위에 형성하는 것이 가능해지며, 제 2 반도체 층의 품질을 손상시키지 않고, 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 화학적 기상(氣相) 성장법에 의해 상기 공동부 내에 매립된 매립 도전체층을 형성하는 것을 특징으로 한다.
이것에 의해, 범용적인 반도체 제조 프로세스를 이용함으로써, 도전체층의 매립성을 확보하면서, 반도체 기판과 반도체층 사이에 백게이트 전극을 형성하는 것이 가능해져 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정은, 상기 공동부 내가 매립되도록 하여 도전체층을 상기 반도체 기판 위의 전면(全面)에 퇴적하는 공정과, 등방성 에칭 또는 이방성 에칭 중 적어도 어느 한쪽을 이용함으로써, 상기 제 2 반도체층 아래에 상기 매립 도전체층이 남도록 하여 상기 반도체 기판 위의 도전체층을 선택적으로 제거하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 매립 도전체층을 공동부 내에 매립하기 위해, 반도체 기판 위의 전면에 도전체층이 퇴적된 경우에도, 매립 도전체층을 공동부 내에 남긴 채 불필요한 도전체층을 제거할 수 있어 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치하는 것이 가능해진다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정은, 상기 공동부 내가 매립되도록 하여 도전체층을 상기 반도체 기판 위의 전면에 퇴적하는 공정과, 상기 도전체층의 전면을 백에칭(back-etching)함으로써, 상기 제 2 반도체층 아래에 상기 매립 도전체층이 남도록 하여 상기 반도체 기판 위의 도전체층을 제거하는 공정을 구비하는 것을 특징으로 한다.
이것에 의해, 매립 도전체층을 공동부 내에 매립하기 위해, 반도체 기판 위의 전면에 도전체층이 퇴적된 경우에도, 단순히 도전체층의 전면을 백에칭함으로써, 매립 도전체층을 공동부 내에 남긴 채 불필요한 도전체층을 제거할 수 있어 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치하는 것이 가능해진다.
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
(1) 제 1 실시예
도 1의 (a) 내지 도 12의 (a)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도, 도 1의 (b) 내지 도 12의 (b)는 도 1의 (a) 내지 도 12의 (a)의 A1-A1'∼A12-A12'선에 의해 각각 절단한 단면도, 도 1의 (c) 내지 도 12의 (c)는 도 1의 (a) 내지 도 12의 (a)의 B1-B1'∼B12-B12'선에 의해 각각 절단한 단면도이다.
도 1에 있어서, 반도체 기판(31) 위에는 반도체층(51, 33, 52, 35)이 차례로 적층되어 있다. 또한, 반도체층(51, 52)은 반도체 기판(31) 및 반도체층(33, 35) 보다도 에칭 레이트가 큰 재질을 사용할 수 있으며, 반도체 기판(31), 반도체층(33, 35, 51, 52)의 재질로서는, 예를 들어 Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC 등 중에서 적절히 선택할 수 있다. 특히 반도체 기판(31)이 Si인 경우, 반도체층(51, 52)으로서 SiGe, 반도체층(33, 35)으로서 Si을 사용하는 것이 바람직하다. 이것에 의해, 반도체층(51, 52)과 반도체층(33, 35) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 반도체층(51, 52)과 반도체층(33, 35) 사이의 선택비를 확보할 수 있다. 또한, 반도체층(51, 33, 52, 35)으로서는, 단결정 반도체층, 다결정 반도체층, 비정질 반도체층 또는 다공질 반도체층을 사용하도록 할 수도 있다. 또한, 반도체층(51, 52) 대신에, 반도체층을 에피택셜 성장에 의해 성막 가능한 γ-산화알루미늄 등의 금속 산화막을 사용하도록 할 수 있다. 또한, 반도체층(51, 33, 52, 35)의 막 두께는 예를 들어 1 내지 100㎚ 정도로 할 수 있다.
그리고, 반도체층(35)의 열산화에 의해 반도체층(35) 표면에 하지 산화막(53)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(53) 위의 전면에 산화 방지막(54)을 형성한다. 또한, 산화 방지막(54)으로서는, 예를 들어 실리콘 질화막을 사용할 수 있다.
다음으로, 도 2에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52, 33, 51)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(36)을 소정의 방향을 따라 형성한다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체 기판(31)을 오버에칭하여 반도체 기판(31)에 오목 부를 형성하도록 할 수도 있다. 또한, 홈(36)의 배치 위치는 반도체층(33)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52)을 패터닝함으로써, 홈(36)과 중첩되도록 배치된 홈(36)보다도 폭이 넓은 홈(37)을 형성한다. 여기서, 홈(37)의 배치 위치는 반도체층(35)의 소자 분리 영역에 대응시킬 수 있다.
또한, 반도체층(33)의 표면을 노출시키는 대신에, 반도체층(52)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체층(52)을 오버에칭하여 반도체층(52)의 도중까지 에칭하도록 할 수도 있다. 여기서, 반도체층(52)의 에칭을 도중에서 정지시킴으로써, 홈(36) 내의 반도체층(33) 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 반도체층(51, 52)을 에칭 제거할 때에, 홈(36) 내의 반도체층(33)이 에칭액 또는 에칭 가스에 노출되는 시간을 감소시키는 것이 가능해져, 홈(36) 내의 반도체층(33)의 오버에칭을 억제할 수 있다.
다음으로, 도 3에 나타낸 바와 같이, 홈(36, 37)을 통하여 반도체층(51, 52)을 횡방향으로 에칭함으로써, 반도체층(33, 35) 아래에 각각 배치된 반도체층(51, 52)의 일부를 제거하고, 반도체층(33, 35)의 단부(端部) 상하면을 반도체층(51, 52)으로부터 각각 노출시키는 공극(空隙)(60a, 60b)을 형성한다.
다음으로, 도 4에 나타낸 바와 같이, CVD 등의 방법에 의해, 홈(36, 37) 내에 매립되고, 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 지지체(56)를 반도체 기판(31) 위의 전면에 형성한다. 여기서, 반도체층(33, 35)의 단부 상하면 을 반도체층(51, 52)으로부터 각각 노출시키는 공극(60a, 60b)을 형성함으로써, 반도체층(33, 35)의 측벽을 각각 통하여 반도체층(33, 35) 아래에 돌아서 들어가도록 하여 지지체(56)를 홈(36, 37) 내에 매립할 수 있다. 또한, 지지체(56)의 재질로서는, 예를 들어 실리콘 산화막 이외에, FSG(fluorosilicate glass)막 등을 사용하도록 할 수도 있다. 또한, 지지체(56)의 재질로서는, SOG(Spin On Glass)막 이외에, PSG막, BPSG막, PAE(polyarylene ether)계막, HSQ(hydrogen silsesquioxane)계막, MSQ(methyl silsesquioxane)계막, PCB계막, CF계막, SiOC계막, SiOF계막 등의 유기 low-k막, 또는 이들의 다공막을 사용하도록 할 수도 있다.
다음으로, 도 5에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(54), 하지 산화막(53), 반도체층(35, 52, 33, 51)을 패터닝함으로써, 반도체 기판(31)을 노출시키는 홈(38)을 홈(36)과 직교하는 방향을 따라 형성한다. 또한, 반도체 기판(31)을 노출시킬 경우, 반도체 기판(31)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체 기판(31)을 오버에칭하여 반도체 기판(31)에 오목부를 형성하도록 할 수도 있다. 또한, 홈(38)의 배치 위치는 반도체층(33, 35)의 소자 분리 영역에 대응시킬 수 있다.
다음으로, 도 6에 나타낸 바와 같이, 홈(38)을 통하여 에칭 가스 또는 에칭액을 반도체층(51, 52)에 접촉시킴으로써, 반도체층(51, 52)을 에칭 제거하고, 반도체 기판(31)과 반도체층(33) 사이에 공동부(57a)를 형성하는 동시에, 반도체층(33, 35) 사이에 공동부(57b)를 형성한다.
여기서, 홈(36, 37) 내에 지지체(56)를 설치함으로써, 반도체층(51, 52)이 제거된 경우에도, 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 홈(36, 37)과는 별도로 홈(38)을 설치함으로써, 반도체층(33, 35) 아래에 각각 배치된 반도체층(51, 52)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능해진다. 이 때문에, 반도체층(33, 35)의 결정 품질을 손상시키지 않고, 반도체층(33, 35)과 반도체 기판(31) 사이의 절연을 도모하는 것이 가능해진다.
또한, 반도체 기판(31), 반도체층(33, 35)이 Si, 반도체층(51, 52)이 SiGe인 경우, 반도체층(51, 52)의 에칭액으로서 불질산을 사용하는 것이 바람직하다. 이것에 의해, Si과 SiGe의 선택비로서 1:100∼1000 정도를 얻을 수 있고, 반도체 기판(31) 및 반도체층(33, 35)의 오버에칭을 억제하면서, 반도체층(51, 52)을 제거하는 것이 가능해진다. 또한, 반도체층(51, 52)의 에칭액으로서 불질산과수, 암모니아과수, 또는 플루오로아세트산과수 등을 사용할 수도 있다.
또한, 반도체층(51, 52)을 에칭 제거하기 전에, 양극(陽極) 산화 등의 방법에 의해 반도체층(51, 52)을 다공질화하도록 할 수도 있고, 반도체층(51, 52)에 이온 주입을 행함으로써, 반도체층(51, 52)을 비정질화하도록 할 수도 있다. 이것에 의해, 반도체층(51, 52)의 에칭 레이트를 증대시키는 것이 가능해지고, 반도체층(33, 35)의 오버에칭을 억제하면서, 반도체층(51, 52)의 에칭 면적을 확대할 수 있다.
다음으로, 도 7에 나타낸 바와 같이, CVD법 또는 SOG법 등의 처리에 의해 반도체 기판(31)과 반도체층(33, 35) 사이의 공동부(57a, 57b)에 매립된 매립 절연층(39)을 형성한다. 또한, 매립 절연층(39)의 재질로서는, 지지체(56)보다도 비유전율이 큰 재료를 사용하는 것이 바람직하고, 예를 들어 실리콘 산화막 이외에, 실리콘 질화막 등을 사용하도록 할 수도 있다. 또한, 매립 절연층(39)으로서, 예를 들어 실리콘 산화막 이외에, HfO2, HfON, HfAlO, HfAlON, HfSiO, HfSiON, ZrO2, ZrON, ZrAlO, ZrAlON, ZrSiO, ZrSiON, Ta2O5, Y2O3, (Sr, Ba)TiO3, LaAlO3, SrBi2Ta2O9, Bi4Ti3O12, Pb(Zi, Ti)O3 등의 유전체를 사용하도록 할 수도 있다.
이것에 의해, 반도체층(33, 35)의 측벽뿐만 아니라, 반도체층(33, 35) 아래로부터 반도체층(33, 35)을 반도체 기판(31) 위에서 지지하는 것이 가능해지는 동시에, 서로 비유전율이 다른 매립 절연층(39) 및 지지체(56)를 반도체층(33, 35) 아래에 배치할 수 있다. 이 때문에, 반도체층(33, 35)의 휨을 억제하면서, 반도체층(33, 35) 아래에 매립 절연층(39)을 각각 형성하는 것이 가능해지고, 반도체층(33, 35) 및 매립 절연층(39)의 막 두께 균일성을 향상시키는 것이 가능해지는 동시에, 반도체층(35)에 전계 효과형 트랜지스터를 형성한 경우에도, 반도체층(33)으로 이루어지는 백게이트 전극을 반도체층(35) 아래에 배치하는 것을 가능하게 하면서, 백게이트 전극과 채널 영역을 고유전체 재료를 통하여 결합하고, 백게이트 전극과 소스/드레인층을 저유전체 재료를 통하여 결합하는 것이 가능해진다. 그 결과, 게이트 전극이나 소스/드레인 컨택트 등의 배치 제약을 받지 않고, 백게이트 전극을 배치하는 것이 가능해지는 동시에, 백게이트 전극에 의한 임계값 제어성을 향상시키는 것이 가능해지며, 또한 소스·드레인의 기생 용량을 감소시킬 수 있다. 또한, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, SOI 트 랜지스터의 고속화를 실현할 수 있다.
다음으로, 도 8에 나타낸 바와 같이, CVD 처리 또는 SOG 처리 등의 방법에 의해, 홈(38) 내가 매립되도록 하여 지지체(56) 위에 절연층(45)을 퇴적한다. 또한, 절연층(45)으로서는, 예를 들어 SiO2 또는 Si3N4 등을 사용할 수 있다.
다음으로, 도 9에 나타낸 바와 같이, CMP(화학적 기계적 연마) 등의 방법을 이용하여 절연층(45) 및 지지체(56)를 박막화하는 동시에, 산화 방지막(54) 및 하지 산화막(53)을 제거함으로써, 반도체층(35) 표면을 노출시킨다.
도 8 또는 도 9에 있어서, 적당한 가속 에너지를 선택하면, 이온 주입에 의해, 반도체층(33)에만 도펀트를 도입할 수 있다. 그 후, 어닐링 처리에 의해, 결정성의 회복과 도펀트의 활성화가 가능하다.
다음으로, 도 10에 나타낸 바와 같이, 반도체층(35) 표면의 열산화를 행함으로써, 반도체층(35) 표면에 게이트 절연막(41)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(41)이 형성된 반도체층(35) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 반도체층(35) 위에 배치된 게이트 전극(42)을 형성한다.
다음으로, 도 11에 나타낸 바와 같이, 게이트 전극(42)을 마스크로 하여 B, BF2, As, P 등의 불순물을 반도체층(35) 내에 이온 주입함으로써, 게이트 전극(42)을 끼워 넣도록 배치된 소스/드레인층(43a, 43b)을 반도체층(35)에 형성한다.
다음으로, 도 12에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전 극(45) 위에 층간 절연층(44)을 퇴적한다. 그리고, 층간 절연층(44) 및 지지체(56)에 매립되고, 반도체층(33)에 접속된 백게이트 컨택트 전극(45a, 45b)을 층간 절연층(44) 위에 형성한다. 또한, 층간 절연층(44)에 매립되고, 소스층(47a) 및 드레인층(47b)에 각각 접속된 소스 컨택트 전극(46a) 및 드레인 컨택트 전극(46b)을 층간 절연층(44) 위에 형성한다.
또한, 백게이트 컨택트 전극(45a, 45b)을 통하여 게이트 전극(45)과 반도체층(33)을 전기적으로 접속하도록 할 수도 있다. 이것에 의해, 백게이트 전극과 게이트 전극(45)이 동일한 전위로 되도록 제어할 수 있어, 채널 영역의 깊은 부분의 포텐셜 지배력을 향상시킬 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있고, 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
(2) 제 2 실시예
도 13의 (a) 내지 도 26의 (a)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도, 도 13의 (b) 내지 도 26의 (b)는 도 13의 (a) 내지 도 26의 (a)의 A13-A13'∼A26-A26'선에 의해 각각 절단한 단면도, 도 13의 (c) 내지 도 26의 (c)는 도 13의 (a) 내지 도 26의 (a)의 B13-B13'∼B26-B26'선에 의해 각각 절단한 단면도이다.
도 13에 있어서, 반도체 기판(1) 위에는 에피택셜 성장에 의해 제 1 반도체층(2)이 형성되고, 제 1 반도체층(2) 위에는 에피택셜 성장에 의해 제 2 반도체 층(3)이 형성된다. 또한, 제 1 반도체층(2)은 반도체 기판(1) 및 제 2 반도체층(3)보다도 에칭 레이트가 큰 재질을 사용할 수 있고, 반도체 기판(1), 제 1 반도체층(2) 및 제 2 반도체층(3)의 재질로서는, 예를 들어 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등 중에서 선택된 조합을 사용할 수 있다. 특히 반도체 기판(1)이 Si인 경우, 제 1 반도체층(2)으로서 SiGe, 제 2 반도체층(3)으로서 Si을 사용하는 것이 바람직하다. 이것에 의해, 제 1 반도체층(2)과 제 2 반도체층(3) 사이의 격자 정합을 취하는 것을 가능하게 하면서, 제 1 반도체층(2)과 제 2 반도체층(3) 사이의 선택비를 확보할 수 있다. 또한, 제 1 반도체층(2)으로서는, 단결정 반도체층 이외에, 다결정 반도체층, 비정질 반도체층 또는 다공질 반도체층을 사용하도록 할 수도 있다. 또한, 제 1 반도체층(2) 대신에, 단결정 반도체층을 에피택셜 성장에 의해 성막 가능한 γ-산화알루미늄 등의 금속 산화막을 사용하도록 할 수도 있다. 또한, 제 1 반도체층(2) 및 제 2 반도체층(3)의 막 두께는 예를 들어 1 내지 200㎚ 정도로 할 수 있다.
그리고, 제 2 반도체층(3)의 열산화 또는 CVD법에 의해 제 2 반도체층(3) 표면에 상기 표면을 보호하는 하지 산화막(4)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(4) 위의 전면에 산화 방지막(5)을 형성한다. 또한, 산화 방지막(5)으로서는, 예를 들어 실리콘 질화막을 사용할 수 있고, 산화 방지막으로서의 기능 이외에, CMP(화학적 기계 연마)에 의한 평탄화 프로세스의 스톱퍼(stopper)층으로서 기능시킬 수도 있다.
다음으로, 도 14에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(5), 하지 산화막(4), 제 2 반도체층(3) 및 제 1 반도체층(2)을 패터닝함으로써, 반도체 기판(1)의 일부를 노출시키는 홈(6)을 형성한다. 또한, 반도체 기판(1)의 일부를 노출시킬 경우, 반도체 기판(1)의 표면에서 에칭을 정지시키도록 할 수도 있고, 반도체 기판(1)을 오버에칭하여 반도체 기판(1)에 오목부를 형성하도록 할 수도 있다. 또한, 홈(6)의 배치 위치는 제 2 반도체층(3)의 소자 분리 영역의 일부에 대응시킬 수 있다. 그리고, 홈(6)을 통하여 제 1 반도체층(2)을 횡방향으로 에칭함으로써, 제 2 반도체층(3) 아래에 배치된 제 1 반도체층(2)의 일부를 제거하고, 제 2 반도체층(3)의 단부 하면(下面)을 제 1 반도체층(2)으로부터 노출시킨다. 또한, 제 1 반도체층(2)을 횡방향으로 에칭할 경우, 제 1 반도체층(2)이 제거된 부분을 도 25의 소스층(25a) 및 드레인층(25b)에 대응시키고, 제 1 반도체층(2)이 남겨진 부분을 도 25의 채널 영역에 대응시키는 것이 바람직하다.
다음으로, 도 15에 나타낸 바와 같이, CVD 등의 방법에 의해, 제 2 반도체층(3)의 측벽을 통하여 제 2 반도체층(3) 아래에 돌아서 들어가도록 홈(6) 내에 매립되고, 제 2 반도체층(3)을 반도체 기판(1) 위에서 지지하는 지지체(7)를 반도체 기판(1) 위의 전면에 형성한다. 또한, 지지체(7)의 재질로서는 실리콘 산화막이나 실리콘 질화막 등의 절연체를 사용할 수 있다. 또한, 반도체 기판(1) 전체를 덮도록 형성된 지지체(7)는 제 2 반도체층(3)의 휨 등을 억제하여 평탄성을 유지한 채 제 2 반도체층(3)을 지지할 필요가 있다. 이 때문에, 그 기계적인 강도를 확보하는 의미에서 소자 분리 최소 치수 이상의 막 두께로 하는 것이 바람직하다. 예를 들어 65㎚ 세대(世代)의 반도체 집적 회로에서는, 100-200㎚ 정도의 막 두께가 바람직하다. 또한, 지지체(7)의 재질로서는, 실리콘 산화막 등의 절연체를 사용할 수 있다. 그리고, CMP 또는 에치백(etch-back) 등의 방법에 의해 지지체(7)를 박막화함으로써, 홈(6) 내에 지지체(7)가 매립된 상태에서 산화 방지막(5)의 표면을 노출시킨다. 여기서, 산화 방지막(5)을 설치함으로써, CMP에 의한 평탄화 프로세스의 스톱퍼층으로서 기능시킬 수 있다.
다음으로, 도 16에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화 방지막(5), 하지 산화막(4), 제 2 반도체층(3) 및 제 1 반도체층(2)을 패터닝함으로써, 제 1 반도체층(2)의 일부를 노출시키는 홈(8a) 및 단차(8b)를 형성한다. 여기서, 홈(8a) 및 단차(8b)의 배치 위치는 제 2 반도체층(3)의 소자 분리 영역의 일부에 대응시킬 수 있다.
또한, 제 1 반도체층(2)의 일부를 노출시킬 경우, 제 1 반도체층(2)의 표면에서 에칭을 정지시키도록 할 수도 있고, 제 1 반도체층(2)을 오버에칭하여 제 1 반도체층(2)에 오목부를 형성하도록 할 수도 있다. 또는, 홈(8a) 내 및 단차(8b)의 제 1 반도체층(2)을 관통시켜 반도체 기판(1)의 표면을 노출시키도록 할 수도 있다. 여기서, 제 1 반도체층(2)의 에칭을 도중에서 정시시킴으로써, 홈(8a) 내 및 단차(8b)의 반도체 기판(1) 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 제 1 반도체층(2)을 에칭 제거할 때에, 홈(8a) 내 및 단차(8b)의 반도체 기판(1)이 에칭액 또는 에칭 가스에 노출되는 시간을 감소시키는 것이 가능해져, 홈(8a) 내 및 단차(8b)의 반도체 기판(1)의 오버에칭을 억제할 수 있다.
다음으로, 도 17에 나타낸 바와 같이, 홈(8a) 및 단차(8b)를 통하여 에칭 가스 또는 에칭액을 제 1 반도체층(2)에 접촉시킴으로써, 제 1 반도체층(2)을 에칭 제거하고, 반도체 기판(1)과 제 2 반도체층(3) 사이에 공동부(9)를 형성한다.
여기서, 홈(6) 내에 지지체(7)를 설치함으로써, 제 1 반도체층(2)이 제거된 경우에도, 제 2 반도체층(3)을 반도체 기판(1) 위에서 지지하는 것이 가능해지는 동시에, 홈(6)과는 별도로 홈(8a)을 설치함으로써, 제 2 반도체층(3) 아래의 제 1 반도체층(2)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능해진다. 이 때문에, 제 2 반도체층(3)의 품질을 손상시키지 않고, 제 2 반도체층(3)과 반도체 기판(1) 사이의 절연을 도모하는 것이 가능해진다.
또한, 반도체 기판(1) 및 제 2 반도체층(3)이 Si, 제 1 반도체층(2)이 SiGe인 경우, 제 1 반도체층(2)의 에칭액으로서 불질산(불산, 질산, 물의 혼합액)을 사용하는 것이 바람직하다. 이것에 의해, 반도체 기판(1) 및 제 2 반도체층(3)의 오버에칭을 억제하면서, 제 1 반도체층(2)을 제거하는 것이 가능해진다. 또한, 제 1 반도체층(2)의 에칭액으로서 불질산과수, 암모니아과수, 또는 플루오로아세트산과수 등을 사용할 수도 있다.
또한, 제 1 반도체층(2)을 에칭 제거하기 전에, 양극 산화 등의 방법에 의해 제 1 반도체층(2)을 다공질화하도록 할 수도 있고, 제 1 반도체층(2)에 이온 주입을 행함으로써, 제 1 반도체층(2)을 비정질화하도록 할 수도 있으며, 반도체 기판(1)으로서 P형 반도체 기판을 사용하도록 할 수도 있다. 이것에 의해, 제 1 반도체층(2)의 에칭 레이트를 증대시키는 것이 가능해지고, 제 1 반도체층(2)의 에칭 면적을 확대할 수 있다.
다음으로, 도 18에 나타낸 바와 같이, 반도체 기판(1) 및 제 2 반도체층(3)의 열산화를 행함으로써, 반도체 기판(1)과 제 2 반도체층(3) 사이의 공동부(9) 내의 상하면에 절연막(10)을 형성한다. 이것에 의해, 제 2 반도체층(3) 아래에 형성되는 절연막(10)의 막 두께 제어를 양호한 정밀도로 행하면서, 절연막(10)을 박막화할 수 있다. 이 때문에, 절연막(10)을 통하여 SOI 트랜지스터의 이면 측으로부터 SOI 트랜지스터의 채널의 포텐셜을 효율적으로 제어할 수 있고, SOI 트랜지스터의 임계값 전압을 저전압으로 제어하는 것을 가능하게 하여, SOI 트랜지스터의 저소비전력화를 도모할 수 있다.
또한, 도 18의 방법에서는, 반도체 기판(1) 및 제 2 반도체층(3)의 열산화를 행함으로써, 반도체 기판(1)과 제 2 반도체층(3) 사이의 공동부(9) 내의 상하면에 절연막(10)을 형성하는 방법에 대해서 설명했지만, ALD법, MOCVD법, 또는 CVD법에 의해 반도체 기판(1)과 제 2 반도체층(3) 사이의 공동부(9) 내의 상하면에 절연막(10)을 성막시키도록 할 수도 있다. 이것에 의해, 제 2 반도체층(3)의 막 감소를 방지하면서, 반도체 기판(1)과 제 2 반도체층(3) 사이의 공동부(9) 내의 상하면에 산화막 이외의 재료를 성막시키는 것이 가능해지고, 절연막(10)의 유전율을 증대시키는 것을 가능하게 하여, SOI 트랜지스터의 채널의 포텐셜 지배력을 향상시킬 수 있다.
또한, 절연막(10)의 재질로서는, 예를 들어 실리콘 산화막 이외에, 실리콘 질화막 등을 사용하도록 할 수도 있다. 또는, 절연막(10)의 재질로서, 예를 들어 HfO2, HfON, HfAlO, HfAlON, HfSiO, HfSiON, ZrO2, ZrON, ZrAlO, ZrAlON, ZrSiO, ZrSiON, Ta2O5, Y2O3, (Sr, Ba)TiO3, LaAlO3, SrBi2Ta2O9, Bi4Ti3O12, Pb(Zi, Ti)O3 등의 유전체를 사용하도록 할 수도 있다.
또한, 제 2 반도체층(3) 위에 산화 방지막(5)을 설치함으로써, 제 2 반도체층(3)의 표면이 열산화되는 것을 방지하면서, 제 2 반도체층(3)의 이면 측에 절연막(10)을 형성하는 것이 가능해지고, 제 2 반도체층(3)의 막 감소를 억제하는 것이 가능해진다.
또한, 홈(6, 8a)의 배치 위치를 제 2 반도체층(3)의 소자 분리 영역에 대응시킴으로써, 제 2 반도체층(3)의 횡방향 및 종방향의 소자 분리를 행하는 것이 가능해지는 동시에, 홈(6) 내에 지지체(7)를 매립함으로써, 제 2 반도체층(3)을 반도체 기판(1) 위에서 지지하는 지지체(7)의 홈을 액티브 영역에 확보할 필요가 없어진다. 이 때문에, 공정의 증가를 억제하면서, SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 칩 사이즈의 증대를 억제할 수 있고, SOI 트랜지스터의 저가격화를 도모하는 것이 가능해진다.
다음으로, 도 19에 나타낸 바와 같이, 절연막(10)이 형성된 공동부(9) 내에 ALD, MOCVD, CVD 등의 방법에 의해 도전막을 매립함으로써, 절연막(10)이 형성된 공동부(9) 내에 매립 도전체층(11)을 형성한다. 그리고, CMP 또는 에치백 등의 방법에 의해 매립 도전체층(11)을 박막화함으로써, 공동부(9) 내에 매립 도전체층(11)이 매립된 상태에서 산화 방지막(5)의 표면을 노출시킨다. 여기서, 산화 방 지막(5)을 설치함으로써, CMP에 의한 평탄화 프로세스의 스톱퍼층으로서 기능시킬 수 있다. 또한, 매립 도전체층(11)으로서는, 예를 들어, B, As, P 등의 불순물이 도핑된 다결정 반도체나 비정질 반도체를 사용하도록 할 수도 있고, W, Mo, Al, Cu, Ti, Ta 등의 금속을 사용하도록 할 수도 있으며, TiN, TaN, 실리사이드, 게르마노실리사이드 등의 합금을 사용하도록 할 수도 있다.
이것에 의해, 범용적인 반도체 제조 프로세스를 이용함으로써, 매립 도전체층(11)을 백게이트 전극으로서 기능시키는 것이 가능해지는 동시에, 매립 도전체층(11)의 매립성을 확보하면서, 제 2 반도체층(3) 아래에 매립 도전체층(11)을 형성하는 것이 가능해져 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치할 수 있다.
여기서, 전계 효과형 트랜지스터가 형성되는 반도체층(3)과 백게이트 전극으로서 기능하는 매립 도전체층(11)에서 일함수 또는 불순물의 극성 또는 농도가 상이하게 설정되도록 할 수도 있다. 이것에 의해, 반도체층(3)의 본체 영역이 진성으로 또는 저농도로 도핑되어 있을 경우에도, 임계값을 수V 정도 변화시킬 수 있고, 전계 효과형 트랜지스터의 이동도를 향상시켜 온 전류를 증대시킬 수 있다. 또한, 반도체층(3)의 불순물 농도를 낮게 하는 것이 가능해지기 때문에, 반도체층(3)을 후막화한 경우에도, 급준한 서브스레시홀드를 얻는 것이 가능해지고, 특성 편차를 저감하는 것이 가능해지는 동시에, 제조 수율을 향상시키는 것을 가능하게 하여 저가격화를 도모할 수 있다.
또한, 홈(6)을 통하여 제 1 반도체층(2)을 횡방향으로 에칭하고 나서 지지 체(7)를 형성함으로써, 제 2 반도체층(3) 아래에 공동부(9)가 형성된 경우에도, 제 2 반도체층(3)의 측벽뿐만 아니라, 제 2 반도체층(3) 아래로부터 제 2 반도체층(3)을 지지하는 것이 가능해지는 동시에, 반도체 기판(1)과 제 2 반도체층(3) 사이에 부분적으로 매립 도전체층(11)을 매립할 수 있고, 도 25의 소스층(25a) 및 드레인층(25b) 아래를 피하도록 하여 채널 아래에 백게이트 전극을 배치할 수 있다. 이 때문에, 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해지고, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, SOI 트랜지스터 아래의 백게이트 전극을 배치한 경우에도, 소스층(25a) 및 드레인층(25b)의 기생 용량 증대를 억제할 수 있다.
다음으로, 도 20에 나타낸 바와 같이, 습식 에칭 또는 플라스마 에칭 등의 등방성 에칭 또는 이방성 에칭 또는 이들을 적절히 조합시켜 이용하면서, 매립 도전체층(11)을 선택적으로 에칭함으로써, 제 2 반도체층(3) 아래에 매립 도전체층(11)을 남긴 채 홈(8a) 내 및 단차(8b)의 매립 도전체층(11)을 제거한다.
또한, 매립 도전체층(11)의 전면을 백에칭함으로써, 제 2 반도체층(3) 아래에 매립 도전체층(11)이 남도록 하여 홈(8a) 내 및 단차(8b)의 매립 도전체층(11)을 제거하도록 할 수도 있다. 이것에 의해, 매립 도전체층(11)을 공동부(9) 내에 매립하기 위해, 반도체 기판(1) 위의 전면에 매립 도전체층(11)이 퇴적된 경우에도, 매립 도전체층(11)의 전면을 단순히 백에칭함으로써, 매립 도전체층(11)을 공동부(9) 내에 남긴 채 불필요한 도전체층을 제거할 수 있어 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터 아래에 백게이트 전극을 배치하는 것이 가능해진다.
또는, 반도체 기판(1) 위의 전면에 퇴적된 매립 도전체층(11)을 산화 처리하여, 홈(8a) 내 및 단차(8b)의 매립 도전체층(11)을 절연 산화막화할 수도 있다. 예를 들어 매립 도전체층(11)에 다결정 실리콘을 사용한 경우에는, 산화 처리에 의해 홈(8a) 내 및 단차(8b)의 다결정 실리콘을 실리콘 산화막으로 변화시킬 수 있다.
다음으로, 도 21에 나타낸 바와 같이, 포토리소그래피 기술을 이용함으로써, 매립 도전체층(11)의 단부 위를 노출시키는 개구부(Ra)가 형성된 레지스트 패턴(R)을 산화 방지막(5) 위에 형성한다. 그리고, 레지스트 패턴(R)을 마스크로 하여 산화 방지막(5), 하지 산화막(4) 및 제 2 반도체층(3)을 에칭함으로써, 매립 도전체층(11)의 단부 위의 절연막(10)을 노출시킨다.
다음으로, 도 22에 나타낸 바와 같이, CVD 등의 방법에 의해 산화 방지막(5) 위의 전면이 덮이도록 하여 홈(8a) 내 및 단차(8b)에 매립된 매립 절연체(13)를 성막한다. 또한, 매립 절연체(13)로서는, 예를 들어 실리콘 산화막이나 실리콘 질화막 등의 절연체를 사용할 수 있다.
다음으로, 도 23에 나타낸 바와 같이, CMP 또는 에치백 등의 방법에 의해 매립 절연체(13)를 박막화하는 동시에, 산화 방지막(5)을 스톱퍼층으로 하여 CMP에 의한 평탄화를 정지시킨다. 이어서, 도 24에 나타낸 바와 같이, 하지 산화막(4) 및 산화 방지막(5)을 제거함으로써, 제 2 반도체층(3)의 표면을 노출시킨다.
다음으로, 도 25에 나타낸 바와 같이, 제 2 반도체층(3) 표면의 열산화를 행 함으로써, 제 2 반도체층(3)의 표면에 게이트 절연막(21)을 형성한다. 또한, 게이트 절연막(21)은 ALD법이나, CVD법에 의한 실리콘 질화막이나, Hf, Zr 산화막 등의 High-K 절연막을 사용하여 형성하고, 절연막(10)과 막 두께 또는 비유전율이 상이하게 설정되도록 할 수도 있다. 이것에 의해, 전계 효과형 트랜지스터 아래에 매립 도전체층(11)을 배치하는 것을 가능하게 하면서, 매립 도전체층(11)과 채널 영역 사이의 결합 용량을 증대시키거나, 매립 도전체층(11)과 소스층(25a) 및 드레인층(25b) 사이의 기생 용량을 저감할 수 있다. 이 때문에, 게이트 전극(22)이나 소스 컨택트 전극(27a), 드레인 컨택트 전극(27b) 등의 배치 제약을 받지 않고, 매립 도전체층(11)을 배치하는 것이 가능해지는 동시에, 매립 도전체층(11)에 의한 임계값 제어성을 향상시켜, 동작 시나 대기 시의 소비전력을 저감시키거나 SOI 트랜지스터의 고속화를 실현할 수 있다. 또한, 막 두께가 1㎚ 내지 20㎚인 얇은 실리콘 산화막이나 실리콘 질화막, 또는 Al, Zr, Hr 등의 산화막으로 이루어지는 High-K 절연막에 의해 절연막(10)을 형성하면, 매립 도전체층(11)에 의한 임계값 제어성이 향상되고, 또한 양호한 서브스레시홀드를 얻을 수 있다.
그리고, CVD 등의 방법에 의해, 게이트 절연막(21)이 형성된 제 2 반도체층(3) 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 제 2 반도체층(3) 위에 게이트 전극(22)을 형성한다. 여기서, 제 2 반도체층(3) 위에 게이트 전극(22)을 형성할 경우, 매립 도전체층(11)의 단부 위를 피하도록 하여 게이트 전극(22)을 배치할 수 있다. 또한, 매립 도전체층(11)과 게이트 전극(22)은 일함수가 상이하게 설정 될 수도 있다. 예를 들어 매립 도전체층(11)으로서 N 극성 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 메탈을 사용하거나, 게이트 전극(21)으로서 N 극성 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 매립 도전체층(11)과 일함수가 상이한 메탈 게이트를 사용할 수 있다. 이것에 의해, 매립 도전체층(11) 및 게이트 전극(22)의 불순물의 극성 또는 농도를 조합시킴으로써, 채널의 불순물 농도를 낮게 유지하면서, 전계 효과형 트랜지스터의 임계값을 조정할 수 있다. 이 때문에, 임계값의 고저에 관계없이 전계 효과형 트랜지스터의 이동도를 향상시켜 온 전류를 증대시키는 것이 가능해지는 동시에, 제 2 반도체층(3)을 후막화한 경우에도, 급준한 서브스레시홀드를 얻는 것이 가능해지고, 특성 편차를 저감하는 것이 가능해진다.
다음으로, 게이트 전극(22)을 마스크로 하여 As, P, B 등의 불순물을 제 2 반도체층(3) 내에 이온 주입함으로써, 게이트 전극(24)의 양측에 각각 배치된 저농도 불순물 도입층으로 이루어지는 LDD층(23a, 23b)을 제 2 반도체층(3)에 형성한다. 그리고, CVD 등의 방법에 의해, LDD층(23a, 23b)이 형성된 제 2 반도체층(3) 위에 절연층을 형성하고, RIE 등의 이방성 에칭을 이용하여 절연층을 에치백함으로써, 게이트 전극(24)의 측벽에 측벽(24a, 24b)을 형성한다. 그리고, 게이트 전극(22) 및 측벽(24a, 24b)을 마스크로 하여 As, P, B 등의 불순물을 제 2 반도체층(3) 내에 이온 주입함으로써, 측벽(24a, 24b)의 측방에 각각 배치된 고농도 불순물 도입층으로 이루어지는 소스층(25a) 및 드레인층(25b)을 제 2 반도체층(3)에 형성한다.
다음으로, 도 26에 나타낸 바와 같이, CVD 등의 방법에 의해, 게이트 전극(22) 위에 층간 절연층(26)을 퇴적한다. 그리고, 층간 절연층(26) 및 매립 절연체(13)에 매립되고, 매립 도전체층(11)에 접속된 백게이트 컨택트 전극(27d)을 층간 절연층(26) 위에 형성한다. 또한, 층간 절연층(26)에 매립되고, 소스층(25a), 드레인층(25b) 및 게이트 전극(22)에 각각 접속된 소스 컨택트 전극(27a), 드레인 컨택트 전극(27b) 및 게이트 컨택트 전극(27c)을 층간 절연층(26) 위에 형성한다.
이것에 의해, 제 2 반도체층(3)의 결함 발생을 저감하면서, SOI 트랜지스터를 제 2 반도체층(3)에 형성하는 것이 가능해지는 동시에, SOI 트랜지스터의 소스층(25a) 및 드레인층(25b) 아래를 피하도록 하여 채널 아래에 백게이트 전극을 배치할 수 있다. 이 때문에, 제조 공정의 번잡화를 억제하면서, SOI 트랜지스터의 액티브 영역의 전위를 백게이트 전극에 의해 제어하는 것이 가능해지고, 서브스레시홀드 영역의 드레인 전류의 상승 특성을 향상시키는 것이 가능해지는 동시에, SOI 트랜지스터 아래의 백게이트 전극을 배치한 경우에도, 소스층(25a) 및 드레인층(25b)의 기생 용량 증대를 억제할 수 있다. 그 결과, 비용 증가를 억제한 상태에서, 트랜지스터의 온 전류를 증대시키는 것이 가능해지고, SOI 트랜지스터의 고속화를 도모하는 것이 가능해지는 동시에, 저전압 동작을 가능하게 하면서, 오프 시의 누설 전류를 감소시킬 수 있어 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해진다.
또한, 매립 도전체층(11)의 단부 위를 피하도록 하여 게이트 전극(22)을 배치함으로써, 전계 효과형 트랜지스터의 채널 영역에 대응시켜 매립 도전체층(11)을 전계 효과형 트랜지스터 아래에 배치한 경우에도, 게이트 전극(22)에 의해 방해되지 않고 매립 도전체층(11)과 컨택트를 취할 수 있어, 매립 도전체층(11)의 전위를 외부로부터 제어하는 것이 가능해진다.
또한, 게이트 컨택트 전극(27c) 및 백게이트 컨택트 전극(27d)을 통하여 게이트 전극(22)과 매립 도전체층(11)을 전기적으로 접속하도록 할 수도 있다. 이것에 의해, 백게이트 전극과 게이트 전극(22)이 동일한 전위로 되도록 제어할 수 있어, 채널 영역의 포텐셜 지배력을 향상시키고, 서브스레시홀드 영역의 드레인 전류 상승을 급준하게 할 수 있다. 이 때문에, 칩 사이즈의 증대를 억제하면서, 오프 시의 누설 전류를 감소시킬 수 있어 동작 시나 대기 시의 소비전력을 저감하는 것이 가능해지는 동시에, 전계 효과형 트랜지스터의 고내압화를 도모할 수 있다.
또는, 소스 컨택트 전극(27a) 및 백게이트 컨택트 전극(27d)을 통하여 소스층(25a)과 매립 도전체층(11)을 전기적으로 접속하도록 할 수도 있고, 게이트 전극(22) 및 게이트 전극(22)은 각각 별개로 매립 도전체층(11)의 전위를 제어하도록 할 수도 있다.
또한, 상술한 실시예에서는, 절연막(10)을 형성할 때, 제 2 반도체층(3) 표면의 열산화를 방지하기 위해, 제 2 반도체층(3) 위에 산화 방지막(5)을 형성하는 방법에 대해서 설명했지만, 제 2 반도체층(3) 위에 산화 방지막(5)을 형성하지 않고, 절연막(10)을 형성하도록 할 수도 있다. 이 경우, 절연막(10)의 형성 시에 제 2 반도체층(3) 표면에 형성된 절연막은 에칭 또는 연마에 의해 제거하도록 할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 백게이트 전극에 의한 임계값 제어성을 향상시키는 동시에, 소스/드레인층과의 기생 용량을 저감하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
Claims (22)
- 반도체층 아래의 일부에 형성된 제 1 절연체와,상기 반도체층 아래에 상기 제 1 절연체가 형성된 영역 이외의 영역에 형성되고, 상기 제 1 절연체와 비유전율이 상이한 제 2 절연체와,상기 제 1 절연체 및 상기 제 2 절연체 아래에 형성된 백게이트(backgate) 전극과,상기 반도체층 위에 형성된 게이트 전극과,상기 반도체층에 형성되고, 상기 게이트 전극의 측방(側方)에 각각 배치된 소스/드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 백게이트 전극과 상기 게이트 전극을 접속하는 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 배치되고, 에피택셜(epitaxial) 성장에 의해 성막(成膜)된 반도체층과,상기 반도체 기판과 상기 반도체층 사이의 일부에 매립된 제 1 매립 절연체와,상기 반도체 기판과 상기 반도체층 사이에, 상기 제 1 매립 절연체가 매립된 영역 이외의 영역에 매립되고, 상기 제 1 매립 절연체와 비유전율이 상이한 제 2 매립 절연체와,상기 반도체층 위에 형성된 게이트 전극과,상기 반도체층에 형성되고, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 매립 절연체는 상기 게이트 전극 아래에 배치되고, 상기 제 2 매립 절연체는 상기 소스/드레인층 아래에 배치되며, 상기 제 1 매립 절연체는 상기 제 2 매립 절연체보다도 비유전율이 큰 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 배치되고, 에피택셜 성장에 의해 성막된 제 1 반도체층과,상기 제 1 반도체층 위에 배치되고, 에피택셜 성장에 의해 성막된 제 2 반도체층과,상기 제 1 및 제 2 반도체층의 측벽을 각각 통하여 상기 제 1 및 제 2 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 1 및 제 2 반도체층을 지지하는 지지체와,상기 반도체 기판과 상기 제 1 반도체층 사이에, 상기 지지체가 매립된 영역 이외의 영역에 매립된 제 1 매립 절연체와,상기 제 1 반도체층과 상기 제 2 반도체층 사이에, 상기 지지체가 매립된 영역 이외의 영역에 매립되고, 상기 지지체보다도 비유전율이 큰 제 2 매립 절연체와,상기 제 2 반도체층 위에 형성된 게이트 전극과,상기 제 2 반도체층에 형성되고, 상기 게이트 전극의 측방에 각각 배치된 소스/드레인층을 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 제 1 반도체층을 성막하는 공정과,상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 성막하는 공정과,상기 제 1 반도체층과 동일한 조성(組成)을 갖는 제 3 반도체층을 상기 제 2 반도체층 위에 성막하는 공정과,상기 제 2 반도체층과 동일한 조성을 갖는 제 4 반도체층을 상기 제 3 반도체층 위에 성막하는 공정과,상기 제 1 내지 제 4 반도체층을 관통하여 상기 반도체 기판을 노출시키는 제 1 홈을 형성하는 공정과,상기 제 1 홈을 통하여 상기 제 1 및 제 3 반도체층을 횡방향으로 에칭함으로써, 상기 제 2 및 제 4 반도체층 아래에 각각 배치된 제 1 및 제 3 반도체층의 일부를 제거하는 공정과,상기 제 1 홈을 통하여 상기 제 2 및 제 4 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 2 및 제 4 반도체층을 지지하는 지지체를 형성하는 공정과,상기 지지체가 형성된 상기 제 1 및 제 3 반도체층 중 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 제 2 홈을 형성하는 공정과,상기 제 2 홈을 통하여 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 제거된 제 1 및 제 2 공동부(空洞部)를 형성하는 공정과,상기 제 2 홈을 통하여 상기 제 1 및 제 2 공동부에 각각 매립되고, 상기 지지체보다도 비유전율이 큰 매립 절연층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 반도체 기판, 상기 제 2 및 제 4 반도체층은 Si, 상기 제 1 및 제 3 반도체층은 SiGe인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 위에 에피택셜 성장에 의해 형성된 반도체층과,절연층에 의해 상하가 끼워지도록 하여 상기 반도체 기판과 상기 반도체층 사이에 부분적으로 매립된 매립 도전체층과,상기 매립 도전체층에 대응하는 영역에 채널이 배치되도록 하여 상기 반도체층에 형성된 전계 효과형 트랜지스터와,상기 반도체층의 측벽을 통하여 상기 매립 도전체층을 양측으로부터 끼워 넣도록 하여 전계 효과형 트랜지스터의 소스/드레인층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 반도체층을 지지하는 지지체를 구비하는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제 8 항에 있어서,상기 절연층은 열산화막, 산질화막 또는 High-K 절연막, 상기 매립 도전체층은 불순물이 도핑된 다결정 반도체, 비정질 반도체, 금속 또는 합금인 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 매립 도전체층은 상기 전계 효과형 트랜지스터의 게이트 전극의 폭보다도 넓은 폭으로 연신된 연신부(延伸部)를 구비하고, 상기 연신부를 통하여 상기 매립 도전체층에 접속된 백게이트 컨택트 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 매립 도전체층과 상기 전계 효과형 트랜지스터의 게이트 전극은 일함수가 서로 다른 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 절연층과 상기 전계 효과형 트랜지스터의 게이트 절연막은 막 두께 또는 비유전율이 서로 다른 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 전계 효과형 트랜지스터의 게이트 전극과 상기 매립 도전체층을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 전계 효과형 트랜지스터의 소스층과 상기 매립 도전체층을 전기적으로 접속하는 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 전계 효과형 트랜지스터의 게이트 전극 및 소스층과 독립하여 상기 매립 도전체층에 전기적으로 접속된 배선층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 매립 도전체층은 N 극성(極性) 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 메탈이고, 상기 전계 효과형 트랜지스터의 게이트 전극은 N 극성 또는 P 극성을 갖는 다결정 반도체, 비정질 반도체, 실리사이드 또는 상기 매립 도전체층과 일함수가 상이한 메탈 게이트인 것을 특징으로 하는 반도체 장치.
- 제 1 반도체층을 반도체 기판 위에 형성하는 공정과,상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,상기 제 1 및 제 2 반도체층으로부터 상기 반도체 기판을 노출시키는 제 1 노출부를 형성하는 공정과,상기 제 1 노출부를 통하여 상기 제 1 반도체층을 횡방향으로 에칭함으로써, 상기 제 2 반도체층 아래의 제 1 반도체층의 일부를 제거하는 공정과,상기 제 1 노출부를 통하여 상기 제 2 반도체층 아래에 돌아서 들어가도록 배치되고, 상기 반도체 기판 위에서 상기 제 2 반도체층을 지지하는 지지체를 형성하는 공정과,상기 제 1 반도체층의 일부를 상기 제 2 반도체층으로부터 노출시키는 제 2 노출부를 형성하는 공정과,상기 제 2 노출부를 통하여 제 1 반도체층을 선택적으로 에칭함으로써, 상기 제 1 반도체층이 제거된 공동부를 상기 반도체 기판과 상기 제 2 반도체층 사이에 형성하는 공정과,상기 공동부의 상하면에 절연막을 형성하는 공정과,상기 절연막에 의해 상하가 끼워지도록 하여 상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서,상기 반도체 기판 및 상기 제 2 반도체층은 Si, 상기 제 1 반도체층은 SiGe인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,화학적 기상(氣相) 성장법에 의해 상기 공동부 내에 매립된 매립 도전체층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서,상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정은,상기 공동부 내가 매립되도록 하여 도전체층을 상기 반도체 기판 위의 전면(全面)에 퇴적하는 공정과,등방성 에칭 또는 이방성 에칭 중 적어도 어느 한쪽을 이용함으로써, 상기 제 2 반도체층 아래에 상기 매립 도전체층이 남도록 하여 상기 반도체 기판 위의 도전체층을 선택적으로 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서,상기 공동부 내에 매립된 매립 도전체층을 형성하는 공정은,상기 공동부 내가 매립되도록 하여 도전체층을 상기 반도체 기판 위의 전면에 퇴적하는 공정과,상기 도전체층의 전면을 백에칭(back-etching)함으로써, 상기 제 2 반도체층 아래에 상기 매립 도전체층이 남도록 하여 상기 반도체 기판 위의 도전체층을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005289671 | 2005-10-03 | ||
| JPJP-P-2005-00289671 | 2005-10-03 | ||
| JPJP-P-2005-00341436 | 2005-11-28 | ||
| JP2005341436 | 2005-11-28 | ||
| JP2006190232A JP4940797B2 (ja) | 2005-10-03 | 2006-07-11 | 半導体装置の製造方法 |
| JPJP-P-2006-00190232 | 2006-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070037678A KR20070037678A (ko) | 2007-04-06 |
| KR100856013B1 true KR100856013B1 (ko) | 2008-09-03 |
Family
ID=37910390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060093663A KR100856013B1 (ko) | 2005-10-03 | 2006-09-26 | 반도체 장치 및 반도체 장치의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7638845B2 (ko) |
| JP (1) | JP4940797B2 (ko) |
| KR (1) | KR100856013B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881273B1 (fr) * | 2005-01-21 | 2007-05-04 | St Microelectronics Sa | Procede de formation d'un substrat semi-conducteur de circuit integre |
| US7821066B2 (en) * | 2006-12-08 | 2010-10-26 | Michael Lebby | Multilayered BOX in FDSOI MOSFETS |
| JP2008198826A (ja) * | 2007-02-14 | 2008-08-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| US20090256207A1 (en) * | 2008-04-14 | 2009-10-15 | International Business Machines Corporation | Finfet devices from bulk semiconductor and methods for manufacturing the same |
| US8426920B2 (en) * | 2011-06-29 | 2013-04-23 | Institute of Microelectronics, Chinese Academy of Sciences | MOSFET and method for manufacturing the same |
| FR2995720B1 (fr) * | 2012-09-18 | 2014-10-24 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a effet de champ a double grille a grilles independantes |
| US10403646B2 (en) * | 2015-02-20 | 2019-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP6936574B2 (ja) * | 2016-12-07 | 2021-09-15 | 日機装株式会社 | 光半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261072A (ja) | 1998-03-11 | 1999-09-24 | Denso Corp | 半導体集積回路装置 |
| JP2000252470A (ja) | 1999-02-25 | 2000-09-14 | Sony Corp | 半導体装置およびその製造方法 |
| US6339002B1 (en) | 1999-02-10 | 2002-01-15 | International Business Machines Corporation | Method utilizing CMP to fabricate double gate MOSFETS with conductive sidewall contacts |
| US6383904B1 (en) | 2000-10-16 | 2002-05-07 | Advanced Micro Devices, Inc. | Fabrication of self-aligned front gate and back gate of a field effect transistor in semiconductor on insulator |
| KR20030051212A (ko) * | 2001-12-14 | 2003-06-25 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472769A (ja) * | 1990-07-13 | 1992-03-06 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH0548108A (ja) * | 1991-08-08 | 1993-02-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH0945909A (ja) | 1995-07-31 | 1997-02-14 | Matsushita Electric Works Ltd | 高耐圧ｄｍｏｓｆｅｔ |
| JPH09162713A (ja) | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3210853B2 (ja) | 1996-01-26 | 2001-09-25 | 松下電工株式会社 | 半導体装置 |
| JPH09326492A (ja) * | 1996-06-06 | 1997-12-16 | Nippon Telegr & Teleph Corp <Ntt> | 横型絶縁ゲート電界効果トランジスタ用半導体基板及びそれを用いた横型絶縁ゲート電界効果トランジスタ |
| US6054734A (en) * | 1996-07-26 | 2000-04-25 | Sony Corporation | Non-volatile memory cell having dual gate electrodes |
| JP2877103B2 (ja) | 1996-10-21 | 1999-03-31 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| JP2002359376A (ja) * | 2001-03-27 | 2002-12-13 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7189997B2 (en) * | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2002299591A (ja) | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
| US6423599B1 (en) * | 2001-05-01 | 2002-07-23 | Advanced Micro Devices, Inc. | Method for fabricating a field effect transistor having dual gates in SOI (semiconductor on insulator) technology |
| US6596570B2 (en) | 2001-06-06 | 2003-07-22 | International Business Machines Corporation | SOI device with reduced junction capacitance |
| JP3793808B2 (ja) * | 2002-05-02 | 2006-07-05 | 国立大学法人東京工業大学 | 電界効果トランジスタの製造方法 |
| JP3790238B2 (ja) * | 2002-12-27 | 2006-06-28 | 株式会社東芝 | 半導体装置 |
| JPWO2005036638A1 (ja) * | 2003-10-10 | 2006-12-28 | 国立大学法人東京工業大学 | 半導体基板、半導体装置及び半導体基板の作製方法 |
| JP4726120B2 (ja) * | 2005-07-22 | 2011-07-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-07-11 JP JP2006190232A patent/JP4940797B2/ja not_active Expired - Fee Related
- 2006-09-26 KR KR1020060093663A patent/KR100856013B1/ko not_active IP Right Cessation
- 2006-09-27 US US11/535,741 patent/US7638845B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261072A (ja) | 1998-03-11 | 1999-09-24 | Denso Corp | 半導体集積回路装置 |
| US6339002B1 (en) | 1999-02-10 | 2002-01-15 | International Business Machines Corporation | Method utilizing CMP to fabricate double gate MOSFETS with conductive sidewall contacts |
| JP2000252470A (ja) | 1999-02-25 | 2000-09-14 | Sony Corp | 半導体装置およびその製造方法 |
| US6383904B1 (en) | 2000-10-16 | 2002-05-07 | Advanced Micro Devices, Inc. | Fabrication of self-aligned front gate and back gate of a field effect transistor in semiconductor on insulator |
| KR20030051212A (ko) * | 2001-12-14 | 2003-06-25 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007173767A (ja) | 2007-07-05 |
| KR20070037678A (ko) | 2007-04-06 |
| US20070080402A1 (en) | 2007-04-12 |
| JP4940797B2 (ja) | 2012-05-30 |
| US7638845B2 (en) | 2009-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4644577B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7479423B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR100856013B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| EP2253013B1 (en) | Method for fabricating a finfet with separate gates | |
| KR102503922B1 (ko) | 다중 게이트 호환 프로세스를 사용한 esd 디바이스의 형성 | |
| US6506638B1 (en) | Vertical double gate transistor structure | |
| US11171053B2 (en) | Transistor device and related methods | |
| US12176406B2 (en) | Trench MOSFET and method for manufacturing the same | |
| JP4197634B2 (ja) | マルチ・メサ型電界効果トランジスタ構造およびその製造方法 | |
| US11282705B2 (en) | Semiconductor device and method of forming the same | |
| KR100737309B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP2005504435A (ja) | ラップゲートｍｏｓｆｅｔのための方法 | |
| KR100718178B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US6693328B1 (en) | Semiconductor device formed in a semiconductor layer provided on an insulating film | |
| CN100477236C (zh) | 半导体装置及半导体装置的制造方法 | |
| CN100511709C (zh) | 半导体装置及半导体装置的制造方法 | |
| KR102544402B1 (ko) | 접촉부 형성 방법 및 관련 구조물 | |
| JP2007134366A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4797495B2 (ja) | 半導体装置の製造方法 | |
| US7491609B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4696821B2 (ja) | 半導体装置の製造方法 | |
| US20210320061A1 (en) | Contact formation method and related structure | |
| JP4867362B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20060926 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20070920 Patent event code: PE09021S01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080327 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20080625 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20080827 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20080828 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20110720 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20120802 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120802 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130801 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130801 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20150709 |