JP3305919B2

JP3305919B2 - 露光用マスクと露光方法

Info

Publication number: JP3305919B2
Application number: JP11861295A
Authority: JP
Inventors: 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-05-17
Filing date: 1995-05-17
Publication date: 2002-07-24
Anticipated expiration: 2017-07-24
Also published as: JPH08314112A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭ
（ＤＲＡＭ）等のパターンを露光するための露光技術に
係わり、特に位相シフト効果を利用した露光用マスク
と、このマスクを用いた露光方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体素子の微細化，高性
能化は、フォトリソグラフィの飛躍的な解像度の向上に
よって実現されてきた。フォトリソグラフィの能力はこ
れまで露光装置の高性能化，レジストの高性能化，レジ
ストプロセスの改良などにより向上してきた。最近、こ
れらの技術に加えて、フォトマスクにより解像度を向上
させる位相シフト法が注目を集めている。

【０００３】位相シフト法は、フォトマスクを透過する
光に位相差を与えることにより、透過光相互の干渉を利
用して解像度の向上を図る方法である。位相シフト法の
概念はＩＢＭの M.D.Levenson らにより1982年に最初に
提唱され、光学系に変更を加えずマスクだけの工夫で光
リソグラフィの解像度を向上させる方法として注目され
ている。

【０００４】位相シフトマスクにおいて解像度が向上す
る原理を、ウェーハ上の光強度分布により説明する。最
初に、位相差を利用しない通常のフォトマスクを用いた
場合の解像限界について述べる。図２０（ａ）に示すよ
うに、通常のマスクを用いた場合、マスク上の各々の開
口部を透過する光は、ウェーハ上では縮小光学系におけ
る解像限界の制約からマスクパターンよりも広がったも
のとなる。各々の開口部からの光は同位相であるため、
互いに強め合うような相互作用が働き、ウェーハ上での
光の強度分布は互いのパターンを分離することができな
くなる。

【０００５】位相シフト法では、マスクを透過する光に
位相差を与えることにより投影像の解像度を向上させて
いる。レベンソン型位相シフトマスクでは、図２０
（ｂ）に示すように、マスク上の開口部の隣り合う一方
に位相を反転させる透明膜（位相シフタ）を設ける。こ
の位相シフタを透過した光は隣接する開口部を透過する
光とは位相が反転する。このため、各々の透過光には互
いに弱め合うような相互作用が働き、パターン境界部の
光強度は零になりパターンは分離する。このように透過
光の位相を反転させることにより、通常のマスクでは解
像できなかったパターンの解像が可能となる。

【０００６】位相を１８０度反転させるためには、位相
シフタ（透明膜）の膜厚ｄを、ｄ＝λ／２（ｎ−１）とすればよい。但し、ここでｎは位相シフタの屈折率で
ある。位相シフタの材料としては、レジストやシリコン
酸化膜，シリコン窒化膜などが使用できる。

【０００７】レジスト光リソグラフィ自身の光源は、ｇ
線，ｉ線と波長が短くなり、近年ではＫｒＦ，ＡｒＦ
等、さらに波長が短いものが開発されている。しかし、
この種の光源、さらにレンズ系，レジスト，ＤＯＦ等の
開発の困難さから、再度位相シフトマスクが注目されて
いる。

【０００８】例えば、ＫｒＦを通常マスクで用いても、
ライン／スペースが０．２５μｍ程度までしか形成でき
ず、位相シフトマスクを用いると、０．１８μｍ程度ま
で解像度が上がる。そして、ＡｒＦまで含めると、０．
１８μｍ〜０．１５μｍルールの１ＧビットＤＲＡＭが
開発できる。

【０００９】なお、レベンソン型以外にも図２１（ａ）
〜（ｃ）に示すような各種の位相シフトマスク（シフタ
エッジ利用型，自己整合型，ハーフトーン型）が提案さ
れているが、最も微細化が実現できるのはレベンソン型
である。

【００１０】ところで、このような効果が大きいレベン
ソン型位相シフトマスクを実際のＤＲＡＭ等の複雑な設
計ルールが厳しいビット配線の加工等に用いる場合、次
のような大きな問題点があった。

【００１１】図２２（ａ）に実際に形成したビット線配
線の形状を示す。これを位相シフトマスクで実現する時
のマスクは、図２２（ｂ）のようになる。第１に、実際
に配線を残したい所のみ光を遮るＣｒを取りはらう。第
２に、互いに隣接する配線部のいずれかに位相を変える
位相シフタを貼り付ける。その隣りも同様にする。よっ
て、図２２（ａ）の配線例では図２２（ｂ）のように、
Ｃｒ開口部の１個おきに位相シフタを貼り付ければよ
い。しかし、実際の回路はこのような単純なライン／ス
ペースだけではない。

【００１２】図２３に、従来のＤＲＡＭのメモリセル配
置及びセンスアンプ回路部の回路例を示す。（ａ）は１
／４ピッチメモリセルで、ワード線（ＷＬ）とビット線
（ＢＬ）の交点の半分にセルがある。セルサイズの最小
ルールをＦとすると、８Ｆ²サイズのフォールデッドＢ
Ｌ方式である。（ｂ）は１／２ピッチメモリセルで同様
に、交点の半分にセルがある８Ｆ² サイズのフォールデ
ッドＢＬ方式である。（ｃ）は６Ｆ² サイズのメモリセ
ルでＷＬとＢＬの交点３つに２個セルが配設してある方
式で、フォールデッドＢＬとオープンＢＬが複合して動
作する。

【００１３】（ｃ）の方式として、読み出し／書き込み
共にフォールデッドＢＬとオープンＢＬを複合する回路
の例を図２４に示し、その動作例を図２５に示す。ま
た、読み出しはフォールデッドＢＬのみで、書き込みは
オープンＢＬとフォールデッドＢＬを複合する回路の例
を図２６に示し、その動作例を図２７に示している。

【００１４】これら図２３の（ａ）（ｂ）（ｃ）の方式
は、センスアンプ部に各種回路、例えばイコライザ（Ｅ
ＱＬ部），選択トランジスタ（φＴ部），ｎＭＯＳセン
スアンプ（ＮＳＡ部），ｐＭＯＳセンスアンプ（ＰＳＡ
部），Ｉ／Ｏ接続回路（ＤＱゲート部）等が含まれてい
るため、単純なライン／スペースでのみでは実現できな
い。

【００１５】例えば、センスアンプ回路内のビット線対
を図２２のように位相が異なるシフタで形成する場合、
図２８のように同じビット線配線層で別のノード（電
極）をそれらの間に形成する場合、ＢＬ対内，ＢＬ対間
のいずれにおいても隣り合う部分が同相になる部分が発
生してしまう。ここで、ハッチングの違いが位相が異な
ることを示している。これは、このノードの位相を逆に
しても同様である。

【００１６】図２８では、Ａの部分での配線が隣り同士
で同相になってしまい、結局この部分は位相シフトの効
果はなく、通常のＣｒマスク（図２１（ａ））の解像度
になってしまい、この部分の配線が解像できない。さら
に悪いことには、Ａ−Ａ′の部分で見た配線ピッチは緩
く、Ｂ−Ｂ′で見た配線ピッチは厳しく、この厳しい所
で同相になるため、益々レジスト加工ができにくい。図
２９は、図２３のＮＳＡ部或いはＰＳＡ部部の実際のレ
イアウトを示している。

【００１７】図２９（ａ）のビット線は、ハッチングの
違いで位相が１８０°異なるようにしている。白抜きの
レイアウト配線は、図２９（ｂ）に示すゲートと拡散層
配線である。図２９（ａ）のＢはＮＳＡ，ＰＳＡ回路の
駆動信号／ＳＡＮのノード用のビット線配線層で、これ
は図３０（ａ）のように、トランジスタのソース側の拡
散層を一度ビット線配線層に接続し、それから上層のメ
タル１に接続するために必要となる。これは、従来レイ
アウトではビット線対間に配設されるため、図２８と同
様図２９中、Ａの部分のルールが厳しい所で、位相が同
相になってしまう。

【００１８】その他、図３０（ｂ）に示すようにゲート
配線も一度ビット線配線層を介してメタル１に接続する
ケース等、図２８のようにビット線とビット線の間に島
のように同じビット線配線層を配設する場合があり、い
ずれにしても同相になる部分が生じるのを避けられず、
加工が困難となる。

【００１９】

【発明が解決しようとする課題】上述したように、レベ
ンソン型位相シフトマスクは通常Ｃｒマスクに比べ、隣
りの位相が異なる場合に解像度が向上する反面、ＤＲＡ
Ｍのビット線配線等、通常のライン／スペースだけでは
なく、間に島のようなものが必要な場合、同相の部分が
発生して解像度が劣る問題があった。特に、ルールが厳
しいところで同相の部分が発生すると、解像度が大幅に
低下する問題があった。

【００２０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ルールの厳しいＤＲＡ
Ｍのビット線配線において、メモリセルアレイ，センス
アンプ部でルールが厳しい所で常に位相を異ならせるこ
とができ、露光精度の向上に寄与し得る露光用マスクと
それを用いた露光方法を提供することにある。

【００２１】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明（請求項１）は、複数本のワード線と複数本のビット
線との交差位置にメモリセルを選択的に配置してなるセ
ルアレイを有し、セルアレイ側のビット線は、２本のビ
ット線を対とするセンスアンプ側のビット線に接続され
る半導体記憶装置のパターン露光に供される露光用マス
クであって、露光光を透過する透過部分と露光光を遮る
遮光部分とからなり、透過部分に透過光の位相をずらす
ための位相シフタを選択的に設けた露光用マスクにおい
て、前記センスアンプ側で、それぞれ隣接する２対のビ
ット線に相当する各透過部分は、一方のビット線対に位
相シフタを設け他方のビット線対には位相シフタを設け
ない位相の異なるパターンであることを特徴とする。

【００２２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) センスアンプ部分において、ビット線と異なるノー
ドでビット線と同一配線層で形成する電極は、互いに隣
接するビット線対間には配設せず対をなすビット線の間
にのみ配設され、該配設される電極に相当する透過部分
と両側のビット線対に相当する透過部分とは、一方に位
相シフタを設け他方には位相シフタを設けない位相の異
なるパターンであること。 (2) センスアンプを構成するｎＭＯＳ或いはｐＭＯＳの
２個のトランジスタ対からなるフリップフロップ回路
は、隣接したものはビット線方向にずらして配置され、
該フリップフロップ回路のトランジスタ対のソース側の
拡散層をビット線配線を介してビット線配線より上層の
配線に接続し、この中途のビット線配線は該フリップフ
ロップ回路のトランジスタ対に接続するビット線対の隣
接したビット線対の間に配設されるものであり、中途の
ビット線配線に相当する透過部分と両側のビット線対に
相当する透過部分とは、一方に位相シフタを設け他方に
は位相シフタを設けない位相の異なるパターンであるこ
と。 (3) ワード線とビット線の交点２個に１個にメモリセル
が配設され、隣りの隣接したビット線を対としてセンス
アンプ回路につながり、ビット線対はセルアレイの両端
に配設されるセンスアンプ回路に交互に接続されるもの
であること。(4)位相シフタの有無により透過光の位相
を１８０°ずらすこと。

【００２３】また、本発明（請求項２）は、複数本のワ
ード線と複数本のビット線との交差位置にメモリセルを
選択的に配置してなるセルアレイを有し、セルアレイ側
のビット線はそれぞれ選択トランジスタを介して、２本
を対とするセンスアンプ側のビット線に接続される半導
体記憶装置のパターン露光に供される露光用マスクであ
って、露光光を透過する透過部分と露光光を遮る遮光部
分とからなり、透過部分に透過光の位相をずらすための
位相シフタを選択的に設けた露光用マスクにおいて、前
記選択トランジスタよりセルアレイ側で、それぞれ隣接
する２本のビット線に相当する各透過部部分は、一方に
位相シフタを設け他方には位相シフタを設けない位相の
異なるパターンであり、対をなす２本のビット線に相当
する各透過部分は、共に位相シフタを設けた又は共に位
相シフタを設けない同相のパターンであることを特徴と
する。ここで、本発明においても、前記した(1)(2)(3)
のような実施態様を採用することができる。

【００２４】また、本発明（請求項１０）は、複数本の
ワード線と複数本のビット線との交差位置にメモリセル
を選択的に配置してなるセルアレイを有し、セルアレイ
側の複数ビット線はそれぞれ選択トランジスタを介し
て、２本を対とするセンスアンプ側のビット線に接続さ
れる半導体記憶装置のパターンを形成するための露光方
法において、露光光を透過する透過部分と露光光を遮る
遮光部分とからなり、透過部分に選択的に、透過光の位
相をずらすための位相シフタを設けた位相シフトマスク
を用い、前記選択トランジスタよりセルアレイ側で、そ
れぞれ隣接する２本のビット線に対し、一方に位相シフ
タを設けた第１の部分で露光し、他方には位相シフタを
設けない第２の部分で露光し、前記選択トランジスタよ
りセンスアンプ側で、１つのセンスアンプの対をなす２
本のビット線に対し、共に位相シフタを設けた又は共に
位相シフタを設けない第３の部分で露光することを特徴
とする。

【００２５】

【作用】第１に、メモリセルアレイ部のビット線とセン
スアンプ部のビット線とは、間に選択トランジスタ（φ
Ｔ部）を介して接続されており、この部分でビット線の
位相を０°，１８０°と変えれば、セルアレイ部のビッ
ト線とセンスアンプ部のビット線の位相を独立に変える
ことができる。

【００２６】第２に、センスアンプ部だけのビット線の
位相を考えると、対をなすビット線対はわざと同相、隣
接するビット線対間を異なる位相にしても、ライン／ス
ペースの所はルールが緩いので問題なく解像できる。そ
して、ビット線とビット線の間に入れる同じビット線配
線層の島は、常にビット線対の間にのみ、しかもビット
線と異なる位相にして配置すれば、島のビット線配線と
隣りのビット線は異なる位相になるため、ルールが厳し
いこの部分でみると完全にビット線配線層を異なる位相
でシフタ配線できる。

【００２７】また、対をなすビット線対は異なる位相に
し、隣接するビット線対間をわざと同相にして、隣接す
るビット線対間の間にのみ島を配設して、両側のビット
線と異なる位相にすれば、ルールが厳しいこの部分で完
全にビット線配線層を異なる位相にしてシフタを配設で
きる。

【００２８】第３に、メモリセルアレイ部だけのビット
線の位相を考えると、ルールの厳しいメモリセルアレイ
内は、常に互いに隣りのビット線が異なる位相、即ち１
本おきに同相にすればよく、セルアレイの両端のセンス
アンプへの接続は、両端に間引きして引き出すため、間
引き後、隣りが同相になってもライン／スペースのルー
ルは緩く問題ない。よって、ＤＲＡＭのメモリセル、セ
ンスアンプ部のルールが厳しい所は全て、隣りのビット
線配線層を異なる位相で配設できる。

【００２９】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１〜３は、本発明の第１〜第３の実施例に係
わる位相シフタ配置を説明するためのもので、ビット
線，メモリセル及びセンスアンプ等の接続関係を示して
いる。

【００３０】図１に示す第１の実施例は、ワード線（Ｗ
Ｌ）とビット線（ＢＬ）の交点の１／２にメモリセルが
配置される、最小８Ｆ² サイズのメモリセル（ここでＦ
は最小ルール）であり、２つ隣りのビット線同士がビッ
ト線対となる、１／４ビットと呼ばれるメモリセル配置
である。センスアンプ構成はフォールデッドＢＬであ
る。

【００３１】図１にはこのセルアレイ方式での、メモリ
セル内、センスアンプ内での位相シフタの配設例を示し
ており、濃い太線と薄い太線は、互いに位相が異なるビ
ット線を示す。図では位相を０°（シフタ無し），１８
０°（シフタ有り）と表示している。

【００３２】図２に示す第２の実施例は、同様に８Ｆ²
サイズのメモリセルであり、フォールデッドＢＬ構成で
セル配置が１／２ピッチと呼ばれる配置法である。セル
アレイ内は隣りのビット線が対をなしている点が異な
り、シフタの配置法も一部異なる。

【００３３】図３に示す第３の実施例は、６Ｆ² サイズ
のメモリセルで、ＷＬとＢＬの交点の２／３にメモリセ
ルが配設される方式で、オープンＢＬとフォールデッド
ＢＬを混在させて動作せる方式である。このような構成
でのシフタ配設法を示す。

【００３４】図１〜３において、第１にメモリセルアレ
イ部のビット線とセンスアンプ部のビット線とは、間に
選択トランジスタ（φＴ部）を介して接続されており、
この部分でビット線の位相を０°，１８０°と変えれ
ば、セルアレイ部のビット線とセンスアンプ部のビット
線の位相を独立に変えることができる。

【００３５】例えば図１において、Ｃ部はＢＬ対が同相
でφＴ部を介して異なる位相で同相となっている。即
ち、本実施例に用いる位相シフトマスクは、露光光を遮
るＣｒ等の遮光部に開口パターンを設け、開口パターン
（透過部）に透過光の位相を１８０°ずらすための位相
シフタを選択的に設けたレベンソン型であり、選択トラ
ンジスタの複数個のうちの一部で、該トランジスタを挟
んでセルアレイ側のビット線に相当する開口パターンと
センスアンプ側のビット線に相当する開口パターンとに
対し、一方には位相シフタを設け他方には位相シフタを
設けていない。

【００３６】図２のＣ部においては、ＢＬ対の１本のＢ
ＬがφＴ部を介して異なる位相としている。図３のＣ部
は選択トランジスタφＴが切替えスイッチを構成してお
り、この部分も、φＴの左右で自由に位相を変えられ
る。実際、φＴ部は、位相シフトマスクでないＣｒマス
クでも、もともと配線を切断しているので可能なわけで
ある。

【００３７】そこで、センスアンプ部はセンスアンプ部
のみ、セルアレイ部はセルアレイ部のみで最良になるよ
うに、即ちスペースが厳しい部分で位相が異なるように
自由にシフタを配設できる。

【００３８】よって、第２にセンスアンプ部だけのビッ
ト線の位相を考えると、対をなすビット線対はわざと同
相、隣接するビット線対間を異なる位相にしても、単に
ライン／スペースの所はルールが緩いので問題なく、解
像できる。

【００３９】これは、図１、図２において、センスアン
プ部のＢＬ配線のピッチは、セルアレイ２倍に緩和で
き、図３においては、１．５倍に緩和できるためであ
る。実際のセンスアンプ部には、ビット線配線層でＢＬ
とは異なるノードの島ができる。この島に関しては、図
４（ａ）の第４の実施例に示すように、島は常にビット
線対の間にのみ、しかもビット線対と異なる位相にして
配置すれば、島のビット線配線と隣りのビット線は異な
る位相になるため、ルールが厳しいこの部分で見ると完
全にビット線配線層を異なる位相でシフタ配設できる。
制約としては、隣接するＢＬ対の間には、島を配置しな
いことである。

【００４０】この方式以外にも、図４（ｂ）の第５の実
施例のように、センスアンプ部において、対をなすビッ
ト線対は異なる位相にし、隣接するビット線対間をわざ
と同相にして、隣接するビット線対間の間にのみ島を配
設して、両側のビット線と異なる位相にすれば、ルール
が厳しいこの部分で完全にビット線配線層を異なる位相
にしてシフタを配設できる。制約としては、対をなすＢ
Ｌ対の間には、島を配置しないことである。

【００４１】図１７は、センスアンプ部の様々なビット
線配線層の配置パターンを示している。図１７（ａ）に
おいて左側は８Ｆ² ，６Ｆ² セルアレイ内の配置を示
し、８Ｆ² セルは１センスアンプピッチ当り４本、６Ｆ
² セルは３本あり、これに対してＡ〜Ｅのセンスアンプ
部のパターンは２〜３本配置となっている。Ｄ〜Ｆは島
をおいた所を示し、島のないＡ〜Ｃに比べＤ〜Ｆはルー
ルが厳しい。

【００４２】図１７（ｂ）はＡ〜Ｄのパターンにおける
センスアンプピッチ１．２μｍでの配線幅Ｌ、スペース
Ｓ、コンタクトサイズＣ、そのコンタクト余裕Ａを示し
ている。

【００４３】Ａ〜Ｃは同位相シフタでも解像できるが、
Ｄ〜Ｆは異なる位相でないとＫｒＦでは解像が困難であ
る。ＣはＤよりルールが厳しいが、Ｃはコンタクト位置
をずらすとＢと同一になるため、Ｃを用いなければよ
い。このように島を配置する時、両側のビット線が異な
る位相になるようにしておく必要がある。

【００４４】図１〜図３に戻り、第１，第２につづき第
３として、メモリセルアレイ部だけのビット線の位相を
考えると、ルールの厳しいメモリセルアレイ内は、常に
互いに隣りのビット線が異なる位相、即ち１本おきに同
相にすればよく、セルアレイの両端のセンスアンプへの
接続は両端に間引きして引き出すため、間引き後に隣り
が同相になってもライン／スペースのルールは緩く問題
ない。

【００４５】よって、ＤＲＡＭのメモリセル、センスア
ンプ部のルールが厳しい所は全て、隣りのビット線は異
なる位相が配設できる。図２では、ルールが厳しいセル
アレイ内は隣りが異なる位相で、ルールの緩いアレイ端
の引き出し部は全て同相となっている。図２では、内
部，引き出し部共に異なる位相となっている。図３は、
内部は異なる位相で、引き出し部は半分同相、半分異な
る位相となっている。

【００４６】特に、図１、図３は、セルアレイ内部，セ
ンスアンプ部共に対をなすＢＬ対は同相にできるため、
ＢＬ対のＢＬ容量のアンバランスは小さい。これは、Ｂ
Ｌ対が異なる位相の場合シフタの精度により、配線の幅
が異なる可能性が高いためである。

【００４７】以下、センスアンプ部内の各種回路、φＴ
部のシフタの配置例を示す。図５は、第６の実施例を示
す。ウェルにメタル１からＢＬ層を介して、拡散層にコ
ンタクトを落とす部分を示す。ＢＬ対をなす隣接する２
本のビット線は同相であり、ＢＬ対間の隣接する２本の
ビット線は逆相（１８０°位相が異なる）である。そし
て、ＢＬ対をなす２本のビット線の間にのみ異なる位相
の島を配置している。

【００４８】ここで、図５中にハッチングして示す領域
が露光用マスクにおける開口パターン（透過部分）であ
り、点ハッチングで示す領域（ＢＬ対）は位相シフタ無
し、斜線ハッチングで示す領域（ＢＬ対と島）は位相シ
フタ有りである。

【００４９】図６は、第７の実施例を示す。これは、Ｎ
ＳＡ，ＰＳＡ部（ｎＭＯＳ、ｐＭＯＳセンスアンプ、フ
リップフロップ回路）のいずれかを示している（どちら
でもよい）。

【００５０】従来法の図２９では島を入れると同相が発
生していたが、図６においては、ＢＬ対は同相で、まず
フリップフロップ対をＢＬ方向に１個おきにずらし、／
ＳＡＮのコンタクトを隣接ビット線対の間に異なる位相
で配置している。

【００５１】ここで、（ａ）でうすい黒線と、斜線はビ
ット線を示し、白ぬきの配線はゲート配線と拡散層を示
し、詳細は（ｂ）に示している。これは、後述する図７
〜１１、図１３〜１６でも同様である。

【００５２】図７は、第８の実施例を示す。これは、前
記図４（ｂ）に等価で、ＢＬ対は異なる位相、ＢＬ対間
を同相にして、（ａ）に示すようにＢＬ対間に島を形成
している。

【００５３】図６は、ゲートが「コ」の字対応で、図７
は基本形はＢＬ方向に配設するタイプとすればよい。な
お、ＢＬ対を単に同相にしただけでは、図１８に示すよ
うに、ＢＬ対の間ではなくＢＬ対間の間にのみ／ＳＡＮ
の島が配置され、同相部が多くなり解像できないため、
図７のようにセンスアンプをずらす必要がある。

【００５４】図８は第９の実施例を示し、ＤＱゲート部
を示す。ＸはＤＱ線のノードの島で、ＹはＣＳＬ線のノ
ードの島を示し、ＢＬ対の間に異なる位相で島を配設す
ればよい。

【００５５】なお、図１９はＢＬ対を単に同相にしただ
けのＤＱゲートを示す。この場合、ＣＳＬ線のノードは
ＢＬ対間に元々配設されており、この場合は島の片側が
同相となってしまう。

【００５６】図９は第１０の実施例を示し、図３のケー
スのＥＱＬ部（ＢＬ対をイコライズする回路）を示す。
ＥＱＬゲートの島をＢＬ対の間においており、何等問題
はない。

【００５７】図１０，図１１は、図１，図２の場合のＥ
ＱＬ部を示す。通常、ＥＱＬ部はフォールデッドＢＬに
おいては、φＴ部よりセルアレイ側に配設されるため、
図４（ａ）（ｂ）のルールが適用できない。

【００５８】図１０は、ＢＬが全部同相でその中に異な
る位相の島を配置する。但しこの場合、島の両側は異相
となる。図１１はＢＬ対，ＢＬ対間が全て異なる位相
で、どこにＥＱＬゲートノード用の島をおいても、片側
は同相となる。

【００５９】そこで、図１２の第１１の実施例のよう
に，ＥＱＬ部をφＴよりセンスアンプ側に配設し、セル
アレイ側に回路を配置しないようにすれば、図９と同等
に島の両側は異なる位相にできる。

【００６０】図１３は第１２の実施例を示し、これは図
１、２のφＴ部を示す。φＴの両側で位相が異なる。図
１４は第１３の実施例を示し、これは図１３のコンタク
トをＢＬ方向にずらしている。この場合でもφＴの両側
で位相が異なる。

【００６１】図１５，図１６は第１４，１５の実施例を
示し、各々、図３の例のフォールデッドＢＬにつなぐφ
Ｔ部とオープンＢＬにつなぐφＴ部を示す。ここでもル
ールが厳しい所は位相が異なるようにシフタを配設でき
ている。

【００６２】以上のように本発明によれば、第１に、メ
モリセルアレイ部のビット線とセンスアンプ部のビット
線とは、間にφＴ部を介して接続されており、この部分
でビット線の位相を０°，１８０°と変えれば、セルア
レイ部のビット線とセンスアンプ部のビット線の位相を
独立に変えることができる。

【００６３】第２に、センスアンプ部だけのビット線の
位相を考えると、対をなすＢＬ対はわざと同相、隣接す
るＢＬ対間を異なる位相にしても、単にライン／スペー
スの所はルールが緩いので問題なく解像できる。そし
て、ビット線とビット線の間に入れる同じビット線配線
層の島は常にＢＬ対の間にのみ、しかもＢＬ対と異なる
位相にして配置すれば、島のビット線配線と隣りのビッ
ト線は異なる位相になるため、ルールが厳しいこの部分
で見ると、完全にビット線配線層を異なる位相でシフタ
配設できる。

【００６４】また、対をなすＢＬ対は異なる位相にし、
隣接するＢＬ対間をわざと同相にして、隣接するＢＬ対
間の間にのみ島を配設して、両側のビット線と異なる位
相にすれば、ルールが厳しいこの部分で完全にビット線
配線層を異なる位相にしてシフタを配設できる。

【００６５】第３に、メモリセルアレイ部だけのビット
線の位相を考えると、ルールの厳しいメモリセルアレイ
内は、常に互いに隣りのビット線が異なる位相、即ち１
本おきに同相にすればよく、セルアレイの両端のセンス
アンプへの接続は、両端に間引きして引き出すため、間
引き後に隣りが同相になってもライン／スペースのルー
ルは緩く問題ない。

【００６６】よって、ＤＲＡＭのメモリセル，センスア
ンプ部のルールが厳しい所は全て、隣りのビット線対
は、異なる位相が配設できる。なお、本発明は上述した
各実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で、種々変形して実施することができる。例え
ば、位相シフタによる位相差は必ずしも１８０°に正確
に規定されるものではなく、若干ずれていてもよい。さ
らに、０°，１２０°，２４０°の３種の位相差を利用
することも可能である。

【００６７】

【発明の効果】以上詳述したように本発明によれば、選
択トランジスタのビット線側とセンスアンプ側で位相シ
フタの配置の仕方を変えることにより、ルールの厳しい
ＤＲＡＭのビット線配線において、メモリセルアレイ，
センスアンプ部でルールが厳しい所で常に位相を異なら
せることができ、露光精度の向上に寄与し得る露光用マ
スクとそれを用いた露光方法を実現することが可能とな
る。

【図面の簡単な説明】

【図１】第１の実施例に係わる位相シフタ配置を説明す
るためのもので、ビット線，メモリセル及びセンスアン
プ等の接続関係を示す図。

【図２】第２の実施例に係わる位相シフタ配置を説明す
るためのもので、ビット線，メモリセル及びセンスアン
プ等の配置を示す図。

【図３】第３の実施例に係わる位相シフタ配置を説明す
るためのもので、ビット線，メモリセル及びセンスアン
プ等の配置を示す図。

【図４】第４及び第５の実施例におけるビット線と島の
配置及び位相シフタ配置を示す図。

【図５】第６の実施例におけるビット線と島の配置及び
位相シフタ配置を示す図。

【図６】第７の実施例におけるビット線と島の配置及び
位相シフタ配置を示す図。

【図７】第８の実施例におけるビット線と島の配置及び
位相シフタ配置を示す図。

【図８】第９の実施例におけるビット線と島の配置及び
位相シフタ配置を示す図。

【図９】第１０の実施例におけるビット線と島の配置及
び位相シフタ配置を示す図。

【図１０】ＥＱＬ回路で図１のシフタ配置法を取り入れ
た例を示す図。

【図１１】ＥＱＬ回路で図２のシフタ配置法を取り入れ
た例を示す図。

【図１２】第１１の実施例におけるセルアレイ部とセン
スアンプ部の構成を示す図。

【図１３】第１２の実施例におけるφＴ部のレイアウト
を示す図。

【図１４】第１３の実施例におけるφＴ部のレイアウト
を示す図。

【図１５】第１４の実施例におけるビット線と島の配置
及び位相シフタ配置を示す図。

【図１６】第１５の実施例におけるビット線と島の配置
及び位相シフタ配置を示す図。

【図１７】ＢＬ対が同相のＢＬ配置パターンを示す図。

【図１８】ＢＬ対が同相のシフタ配置法を示す図。

【図１９】ＢＬ対が同相のシフタ配置法を示す図。

【図２０】通常のＣｒマスクとレベンソン型位相シフト
マスクを示す図。

【図２１】位相シフトマスクの他の例を示す図。

【図２２】従来の位相シフタ配置例を示す図。

【図２３】従来のＤＲＡＭ回路例を示す図。

【図２４】読み出し／書き込み共にフォールデッドＢＬ
とオープンＢＬを複合する回路の例を示す図。

【図２５】図２４のＤＲＡＭ回路の動作例を示す図。

【図２６】読み出しはフォールデッドＢＬのみで書き込
みは、オープンＢＬとフォールデッドＢＬを複合する回
路の例を示す図。

【図２７】図２６のＤＲＡＭ回路の動作例を示す図。

【図２８】従来の位相シフタ配置例を示す図。

【図２９】従来の位相シフタ配置例を示す図。

【図３０】ＢＬ線配線層での島が必要な理由を説明する
ための図。

【符号の説明】

φＴ…切替えトランジスタＢＬ，／ＢＬ…ビット線ＷＬ…ワード線ＳＡ…センスアンプＮＳＡ…フリップフロップ型ｎＭＯＳセンスアンプＰＳＡ…フリップフロップ型ｐＭＯＳセンスアンプＥＱＬ…ＢＬ対イコライズ回路ＤＱゲート…Ｉ／Ｏ線への接続回路

Claims

(57)【特許請求の範囲】

【請求項１】複数本のワード線と複数本のビット線との
交差位置にメモリセルを選択的に配置してなるセルアレ
イを有し、セルアレイ側のビット線は、２本のビット線
を対とするセンスアンプ側のビット線に接続される半導
体記憶装置のパターン露光に供される露光用マスクであ
って、露光光を透過する透過部分と露光光を遮る遮光部分とか
らなり、透過部分に透過光の位相をずらすための位相シ
フタを選択的に設けた露光用マスクにおいて、前記センスアンプ側で、それぞれ隣接する２対のビット
線対に相当する各透過部分は、一方のビット線対に位相
シフタを設け他方のビット線対には位相シフタを設けな
い位相の異なるパターンであることを特徴とする露光用
マスク。
【請求項２】複数本のワード線と複数本のビット線との
交差位置にメモリセルを選択的に配置してなるセルアレ
イを有し、セルアレイ側のビット線はそれぞれ選択トラ
ンジスタを介して、２本を対とするセンスアンプ側のビ
ット線対に接続される半導体記憶装置のパターン露光に
供される露光用マスクであって、露光光を透過する透過部分と露光光を遮る遮光部分とか
らなり、透過部分に透過光の位相をずらすための位相シ
フタを選択的に設けた露光用マスクにおいて、前記選択
トランジスタよりセルアレイ側で、それぞれ隣接する２本のビット線に相当する各透過部部
分は、一方に位相シフタを設け他方には位相シフタを設
けない位相の異なるパターンであると共に、前記センス
アンプ側のビット線対に接続される対をなす２本のビッ
ト線に相当する各透過部分は、共に位相シフタを設けた
又は共に位相シフタを設けない同相のパターンであるこ
とを特徴とする露光用マスク。
【請求項３】前記選択トランジスタよりセンスアンプ側
で、隣接するビット線対に相当する各透過部分は、一方
のビット線対を構成する２本のビット線に位相シフタを
設け、他方のビット線対を構成する２本のビット線には
位相シフタを設けない位相の異なるパターンであること
を特徴とする請求項２記載の露光用マスク。
【請求項４】前記選択トランジスタの複数個のうちの一
部で、該トランジスタを挟んでセルアレイ側のビット線
に相当する透過部分とセンスアンプ側のビット線に相当
する透過部分とに対し、一方には位相シフタを設け他方
には位相シフタを設けていないことを特徴とする請求項
２記載の露光用マスク。
【請求項５】前記センスアンプ部分において、ビット線
と異なるノードでビット線と同一配線層で形成する電極
は、互いに隣接するビット線対間には配設せず対をなす
ビット線の間にのみ配設され、該配設される電極に相当
する透過部分と両側のビット線対に相当する透過部分と
は、一方に位相シフタを設け他方には位相シフタを設け
ない位相の異なるパターンであることを特徴とする請求
項１又は２記載の露光用マスク。
【請求項６】前記センスアンプを構成するｎＭＯＳ或い
はｐＭＯＳの２個のトランジスタ対からなるフリップフ
ロップ回路は、隣接したものはビット線方向にずらして
配置され、該フリップフロップ回路のトランジスタ対の
ソース側の拡散層をビット線配線を介してビット線配線
より上層の配線に接続し、この中途のビット線配線は該
フリップフロップ回路のトランジスタ対に接続するビッ
ト線対の隣接したビット線対の間に配設されるものであ
り、前記中途のビット線配線に相当する透過部分と両側
のビット線対に相当する透過部分とは、一方に位相シフ
タを設け他方には位相シフタを設けない位相の異なるパ
ターンであることを特徴とする請求項１又は２記載の露
光用マスク。
【請求項７】前記ワード線とビット線の交点２個に１個
にメモリセルが配設され、２つ隣りのビット線を対とし
てセンスアンプ回路につながり、前記ビット線対はセル
アレイの両端に配設されるセンスアンプ回路に交互に接
続され、一方端に引き出される各ビット線に相当する透
過部分は全部同相のパターンで、他方端に引き出される
ビット線対に相当する透過部分は全部同相のパターン
で、かつ一方端に引き出されるビット線対とは位相の異
なるパターンであることを特徴とする請求項２記載の露
光用マスク。
【請求項８】前記ワード線とビット線の交点２個に１個
の割合でメモリセルが配設され、隣りの隣接したビット
線を対としてセンスアンプ回路につながり、前記ビット
線対はセルアレイの両端に配設されるセンスアンプ回路
に交互に接続されるものであることを特徴とする請求項
１又は２記載の露光用マスク。
【請求項９】選択トランジスタを介して、セルアレイ側
のビット線とアレイ側のビット線が分離され、アレイ側
とセンスアンプ側のビット線に相当する透過部分とに対
し、一方には位相シフタを設け他方には位相シフタを設
けていないことを特徴とする請求項１記載の露光用マス
ク。
【請求項１０】複数本のワード線と複数本のビット線と
の交差位置にメモリセルを選択的に配置してなるセルア
レイを有し、セルアレイ側のビット線はそれぞれ選択ト
ランジスタを介して、２本を対とするセンスアンプ側の
ビット線に接続される半導体記憶装置のパターンを形成
するための露光方法において、露光光を透過する透過部分と露光光を遮る遮光部分とか
らなり、透過部分に選択的に、透過光の位相をずらすた
めの位相シフタを設けた位相シフトマスクを用い、センスアンプ側で、１つのセンスアンプの対をなす２本
のビット線に対し、共に位相シフタを設けた又は共に位
相シフタを設けない第３の部分で露光することを特徴と
する露光方法。