KR20020084062A - 반도체 장치 - Google Patents

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KR20020084062A
KR20020084062A KR1020027005277A KR20027005277A KR20020084062A KR 20020084062 A KR20020084062 A KR 20020084062A KR 1020027005277 A KR1020027005277 A KR 1020027005277A KR 20027005277 A KR20027005277 A KR 20027005277A KR 20020084062 A KR20020084062 A KR 20020084062A
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카즈히코 카지가야
츠기오 타카하시
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

센스 앰프 교호배치(alternate layout)를 행한 경우에, 서브 메모리 어레이(SMA)로부터 센스 앰프(SA)에 데이터선을 인출하는 방식으로서, 서브 메모리 어레이 내에서 인접하는 2개의 데이터선 또는 인접하는 2개의 데이터선을 사이에 끼운 인접하는 센스 앰프에 접속한다. 즉, 2개의 서로 이웃하는 센스 앰프에 접속되는 각각의 데이터선의 사이에 끼워진 데이터선의 수를 짝수(0, 2, 4...)로 함으로써, 센스 앰프 블록과 서브 메모리 어레이의 접속부분에서의 단선, 단락을 피하고, 레이아웃을 용이하게 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에서 참조되는 문헌의 리스트는 이하와 같으며, 문헌의 참조는 문헌번호를 가지고 하는 것으로 한다. [문헌 1]:일본국 특허공개 평5-41081호 공보, [문헌 2]:초미세 가공기술 PP.27-41, 응용물리학회편/德山 巍 저, 오옴사, 1997년 2월 25일 제1판 발행, [문헌 3]: 일본국 특허공개 9-135004호 공보.
[문헌 1]은 분할된 복수의 메모리 매트(mat)에서, 개방형 데이터선 배치를 취한 경우의 센스 앰프(sense amplifiers)와 데이터선(data lines)의 배치를 기재하고 있다. 특히, 그 도 3은, 서로 이웃하는 2개의 데이터선에 붙은 1개의 센스 앰프를 배치하며, 1개는 우측의 센스 앰프 블록의 센스 앰프와 접속하고, 나머지 1개는 좌측 센스 앰프 블록의 센스 앰프 블록에 접속하는, 소위 교환배치형 센스앰프를 기재한다.
[문헌 2]는 미세 패턴을 반도체 웨이퍼 상에서 형성하기 위한 리소그래피 기술의 하나인 위상 시프트법을 기재하고 있다. [문헌 3]은 소위 1교점 메모리 셀 방식의 메모리 어레이에서의 마스크 패턴의 예를 기재하고 있다.
다이너믹 랜덤 액세스 메모리(DRAM)에서는 (1) 1교점 메모리 셀 방식(또는 개방형 데이터선 배치)과 (2) 2교점 메모리 셀 방식(또는 꺾어접음형 데이터선 배치)의 2종류의 대표적인 메모리 어레이 구성법이 알려져 있다. 역사적으로는 1교점 메모리 셀 방식의 DRAM으로부터 제품화가 개시되어 왔지만, 64K 비트 DRAM을 경계로 하여 2교점 메모리 셀 방식으로 전환이 행해졌다. 현재 제품화되어 있는 256M 비트 DRAM에서도 그 2 교점 메모리 셀 방식이 채용되고 있다. 그러나, DRAM에서 이론적 최소 메모리 셀 면적은 2교점 메모리 셀 방식에서는 최소가공치수 F의 2승의 8배(8F2)인데 대하여, 1교점 메모리 셀 방식에서는 그것보다도 25% 작은 6F2이라는 점이 알려져 있다.
여기에서, 최소가공치수 F이란, 광학적 리소그래피 등의 반도체 집적회로의 가공기술로부터 결정되는, 패턴 사이의 분리를 하기 위하여 필요하게 되는 최소의 간격으로, 설계상 단위이다. 즉, 반도체 집적회로에서는, F를 단위로 하여 모든 마스크 패턴을 설계하며, 현실적인 가공기술에 부합하는 F의 구체적 치수가 알맞게 적용된다. 금후에도 2교점 메모리 셀 방식을 계속 채용한 것에서는, 단순히 최소가공치수 F의 감소에 의존하도록 하는 것 밖에 없고, 메모리 셀 면적의 극적인 저감은 예상할 수 없다. 이 때문에 본원 발명자 등은, 설계 수법에 있어서 메모리 셀 면적의 저감이 예상될 수 있는 1교점 메모리 셀 방식을, 대용량 메모리 어레이 구성에 적용하는 것을 검토하였다.
도 23에 [문헌 1]의 도 3에 기재된, 1교점 메모리 셀 방식에서의 비트선 다분할(bit-line multi-division)과 센스 앰프 교호배치(sense-amplifer alternate layout)를 채용한 메모리 어레이를 나타낸다. 이 메모리 어레이에서는, 센스 앰프와 데이터선의 접속이 단순한 하나의 규칙으로 행해지고 있다. 서로 이웃하는 2개의 센스 앰프(예컨대 SA1과 SA2)에는 하나의 메모리 어레이(예컨대 SMA(i))의 데이터선이 한개 간격으로 접속된다(예컨대 DR(i)1과 DR(i)2). 이 도면에 나타낸 바와 같이 워드선과 데이터선의 모든 교점에 메모리 셀이 있는 1교점 어레이에서는, 센스 앰프의 교호배치(alternate layout)를 행하여도 데이터선 2개에 1개의 센스 앰프를 레이아웃하는 것이 필요하게 된다. 이 도 23의 레이아웃을 실현하기 위한 배선의 피치는, 리소그래피 기술에 의해 제한된다.
최근에는 미세 패턴을 형성하기 위한 리소그래피 기술로서, 위상 시프트법이 이용되어 왔다. 전통적인 포토마스크는 단순한 광의 투과만을 제어하는 개구부를 가지고 있었다. 그것에 대해, 위상 시프트법에 이용하는 포토 마스크에서는 빛을 투과하는 제1 개구부와 제1 개구부에 대해 투과광의 위상이 180도 차를 가지고 투과(180도 위상을 시프트하여 투과)하는 제2 개구부를 가진다. 제1 개구부와 제2 개구부가 인접하는 영역에서 빛이 서로 소멸시킴으로써, 같은 빛의 파장을 이용하는 것보다 미세한 리소그래피가 가능하게 된다. 위상 시프트법 자체에 대하여는, [문헌 2]에 그 상세한 내용이 기재되어 있다. 위상 시프트법을 채용한 경우에는, 패턴에 대한 위상의 할당(위상 배치)이 중요하게 된다. 즉, 위상 할당 방법에 의하면 배선간의 피치를 넓게 하지 않으면 안되며, 최적의 위상 할당을 행하지 않으면 레이아웃 면적을 저감할 수 없다.
본원 발명자 등은 1교점 메모리 셀 방식을 비트선 다분할과 센스 앰프 교호배선(alternate layout)을 채용한 메모리 어레이를 위상 시프트법을 이용하여 작성하는 경우에, 센스 앰프와 메모리 셀 어레이의 데이터선의 접속방법에 특별한 배려가 필요하다는 것에 주목하였다. 즉, 메모리 어레이와 센스 앰프라는 패턴이 다른 영역의 경계에서는, 위상 할당이나 배선 피치, 패턴을 고려하지 않으면 배선의 단선, 단락이라는 불량이 발생하기 쉽다.
그러므로, 본 발명의 목적은, 칩 면적을 저감할 수 있는 메모리 어레이 구성인 1교점 방식을 실현하기 위하여 필요한 센스 앰프의 레이아웃 방식을 제공하는 것이다.
보다 구체적으로는, 위상 시프트 방식을 이용한 리소그래피에 적절한 메모리 어레이와 센스 앰프간의 데이터선 배선 패턴방식을 실현하는 것이다.
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에 포함되는 메모리 어레이 부분과 센스 앰프 부분의 구성에 관한 것이다.
도 1은 본 발명의 실시예 1의 데이터선의 접속 레이아웃도(「4:5 배치(그중의 1)」),
도 2는 도 1의 회로도,
도 3A 및 도 3B는 도 1의 마스크 패턴도,
도 4는 도 3의 센스 앰프 부분의 단면도,
도 5A 및 도 5B는 1교점 메모리 어레이의 마스크 패턴도,
도 6은 본 발명의 실시예 1의 데이터선의 접속 레이아웃도(「4:5 배치(그중의 2)」),
도 7은 도 6의 회로도,
도 8은 싱크로너스 DRAM의 전체를 나타내는 블록도,
도 9는 메모리 뱅크를 상세히 나타내는 블록도,
도 10은 본 발명의 실시예 2의 데이터선의 접속 레이아웃도(「4:4 배치(그 중의 1)」),
도 11은 본 발명의 실시예 2의 데이터선의 접속 레이아웃도(「4:4 배치(그 중의 2)」),
도 12A 및 도 12B는 도 10의 마스크 패턴도,
도 13은 도 12의 센스 앰프 부분의 단면도,
도 14는 본 발명의 실시예 3의 데이터선의 접속 레이아웃도(「4:6 배치(그중의 1)」),
도 15는 본 발명의 실시예 3의 데이터선의 접속 레이아웃도(「4:6 배치(그 중의 2)」),
도 16A 및 도 16B는 도 14의 마스크 패턴도,
도 17은 도 16의 센스 앰프 부분의 단면도,
도 18은 본 발명의 실시예 3의 데이터선의 접속 레이아웃도(「4:6 배치(그중의 3)」),
도 19는 본 발명의 실시예 3의 데이터선의 접속 레이아웃도(「4:6 배치(그중의 4)」),
도 20은 본 발명의 실시예 4의 데이터선의 접속 레이아웃도(「4:5 배치」),
도 21은 본 발명의 실시예 4의 데이터선의 접속 레이아웃도(「4:4 배치」),
도 22는 본 발명의 실시예 4의 데이터선의 접속 레이아웃도(「4:6 배치」),
도 23은 1교점 메모리 어레이의 구성도이다.
본 발명의 대표적인 예를 나타내면 이하와 같다. 즉, 제1 내지 제4 데이터를 포함하는 제1 데이터선(data line) 그룹과 복수의 제1 워드선(word line)의 교점에 설치된 복수의 제1 메모리 셀을 포함하는 제1 메모리 어레이와, 제5 내지 제8 데이터를 포함하는 제2 데이터선 그룹과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리 셀을 포함하는 제2 메모리 어레이와, 상기 제1 및 제2 메모리 어레이간의 영역에 설치되고, 서로 인접하는 제1 및 제2 센스 앰프를 포함하는 제1 센스 앰프 블록을 구비하는 반도체 장치에 있어서, 상기 제1 센스 앰프는 상기 제1 데이터선과 상기 제2 데이터선 그룹에 포함되는 데이터선의 하나에 결합됨으로써개방형 데이터선 배선으로 하고, 상기 제2 센스 앰프는 상기 제4 데이터선과 상기 제2 데이터선 그룹에 포함되는 데이터선의 다른 하나에 결합됨으로써 개방형 데이터선 배치로 하고, 상기 제1 데이터선 및 상기 제4 데이터선의 사이에는 상기 제2 및 제3 데이터선을 배치하도록 한다.
이하, 본 발명의 실시예에 대해 도면을 이용하여 상세히 설명한다.
실시예의 각 블록을 구성하는 회로소자는, 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적회로기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로 기호는 화살표를 붙이지 않은 것은 N형 MOSFET(NMOS)을 표시하며, 화살표를 붙인 P형 MOSFET(PMOS)과 구별된다. 이하, MOSFET를 부르기 위해 간략화하여 MOS로 부르기로 한다. 다만, 본원 발명은 금속 게이트와 반도체층의 사이에 설치된 산화막 절연막을 포함하는 전계효과 트랜지스터에만 한정되는 의미는 아니며 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용될 수 있다.
<실시예 1>
도 1은 본원의 제1 실시예에 대한 데이터선과 센스 앰프의 접속영역의 특징부분을 모식적으로 나타낸 도면이다. 이 도 1의 상세한 내부의 특징을 설명하기 전에, 도 8, 도 9를 사용하여 본원이 적용되는 반도체 장치의 전체 형상으로부터 설명을 시작하기로 한다.
[1-1. SDRAM의 전체 구성] 도 8에, 본원 발명이 적용되는 전형예인 싱크로너스 DRAM(SDRAM)의 전체 블록을 나타낸다. 각 회로블록은 제어신호가 입력되는 타이밍신호 생성회로(TG)에서 형성되는 내부 제어신호의 타이밍에서 동작한다. TG에 입력되는 제어신호에는, 클럭신호(CLK)의 타이밍으로 입력되는 칩 선택 신호(/CS), 로우 어드레스 스토로브 신호(/RAS), 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호(/WE)가 있다. 이들의 제어신호와 어드레스 신호와의 조합은 코맨드라고 불리운다. 클럭 인에이블 신호(CKE)는, 클럭신호의 유효·무효를 결정한다. 또, 입출력 마스크 신호(DQM)은 입출력 단자(DQ0,... DQn)에서 입출력되는데이터를 마스크하기 위하여 데이터 입출력 버퍼(I/OB)를 제어하기 위한 신호이다. VG는 SDRAM의 전압발생회로이며, 워드선용 승압전압(VPP), 기판전압(VBB), 어레이 전압(VDL), 주변회로전압(VCL) 등을 공급한다.
SDRAM에서는, 어드레스 입력단자(A0, A1, ... An)로부터 로우 어드레스(행 주소)나 컬럼 어드레스(열 주소)가 시분할로 입력되는 어드레스 멀티 방식이 채용된다. 로우 어드레스 버퍼(XAB)에 입력된 로우 어드레스는, 로우 디코더(X-DEC)에서 해독되고, 하나의 메모리 어레이(MA) 중의 특정 워드선이 선택되며, 그것에 따라 1 워드분의 메모리셀이 선택상태로 된다. 계속하여, 컬럼 어드레스가 컬럼 어드레스 버퍼(YAB)에 입력되면 컬럼 어드레스 디코더(Y-DEC)에 의하여 독출 또는 기록을 행하는 메모리셀이 또 선택된다. 또, SDRAM은 보통 뱅크 어드레스에서 지정되는 복수의 메모리 어레이(또는 메모리 뱅크)를 가지지만, 이 도면에서는 하나의 메모리 어레이(MA(BANK(0))만을 대표적으로 나타냈다.
도 9에 메모리 어레이(MA) 근방의 확대도를 나타낸다. 메모리 어레이(MA)는, 매트릭스 형상으로 배치된 복수의 서브 메모리 어레이(SMA)를 포함한다. 특히 제한되지는 않지만, 이 메모리 어레이는 계층 워드선 방식을 채용하여 MA의 일체에는 메인 워드 드라이버열(MWD)이 배치된다. MWD에 접속되는 메인 워드선(MWL)은 복수의 SMA 상을 통해 걸치도록 상층의 금속배선층(M2 배선층)에 설치된다. 서브 메모리 어레이(SMA) 내의 구성은 복수의 워드선(WL1, WL2, WL3, WL4, ...)과 복수의 데이터선(D1, D2, D3, D4, ...)의 전체의 교점에 메모리 셀이 배치되어 있는 1교점 메모리 어레이 구성이다.
SMA의 상하에는, 워드선의 각각에 대하여 설치된 서브 워드 드라이버(SWD)가 설치되어 있다. 서브 워드 드라이버는 메인 워드선(MWL)과 FX 드라이버(FXD)로부터의 제어신호에 의해 활성화되어, 대응하는 1개의 워드선을 선택한다. FXD는 SWD와 SAB로 둘러싸인 영역인 크로스 영역 내 XA에 설치되어 있지만 도 9에서는 공백의 상자만이 묘사되어 있다. 계층 워드선 방식이 아니라 워드 센터 방식을 채용하는 경우에는, SWD 내에는 서브 워드 드라이버에 대해 상층에 설치된 AL 등의 금속으로 형성된 뒷받침용 워드선과 하층 폴리실리콘층의 게이트와 공통의 워드선을 접속하는 스루홀과 콘택트가 설치된다. 이 경우 SWD는 워드 센터 영역이라고 불릴 수 있다. 또, 컬럼 방향의 선택은, 컬럼 디코더(Y-DEC)의 컬럼 선택선 드라이버(YSD)로부터 출력되는 컬럼 선택선(YSL)이 복수의 서브 메모리 어레이(SMA)에 통해 걸치도록 설치되는 공통 Y 디코더 방식이 채용된다. 컬럼 선택선(YSL)은 전형적으로는 M2 보다 상층의 M3 배선층에 형성된다. 이상의 메모리 어레이의 전체에 대해 본원 발명은, 반복하여 배치되는 서브 메모리 어레이(SMA)와 센스 앰프 블록(SAB)의 내부 구성에 관련한다. 이들의 상세구조가 제1 도에 나타나 있다.
[1-2. 4:5 배치(그중의 1)] 도 1은 하나의 센스 앰프 블록 SAB(j)와 그 양측에 서브 메모리 어레이(SMA(i), SMA(i+1))가 배치된 부분의 레이아웃을 나타내고 있다. 이하 설명 중에서, 예컨대 SAB(i)의 첨자(i)는 대응이 명확한 경우에는 적시 생략하여 설명을 해 나가기로 한다. 이 도면의 특징은, SMA 안은 소정의 폭(W) 내에 4개의 데이터 선이 배치되고, SAB 안은 같은 소정의 폭(W) 내에 실질적으로 5개(4개의 데이터선과 하나의 콘택트 패드 열)의 데이터 선이 배치되는 것이다. 이를 위한 도 1의 실시예를 「4:5 배치」로 부르기로 한다.
이 레이아웃은, SAA에 대하여 X방향(이하, 워드선의 연재방향을 X방향이라고 정의한다)에 4개의 센스 앰프(SA1 내지 SA4)를 하나의 그룹으로 하는 반복하는 배턴을 가진다. 다만, SA3과 SA4의 접속 패턴은, SA1과 SA2의 패턴을 경영반전(鏡映反轉;mirror reflected inverting)에 의해 만들어 낸 것으로 보일 수 있다. SA1에 대하여는, 센스 앰프 내부의 데이터선(*9와 *10)으로 서브 메모리 어레이의 데이터선(*1과 *6)이 단순히 접속되어 있다. 이에 대하여, SA2에 있어서는, 센스 앰프 내부의 데이터선(*11과 *12)과 서브 메모리 어레이의 데이터선(*4와 *7)이 꼬여서 접속되어 있는 것이 특징이다. 또, 도 1의 레이아웃은 Y 방향(이하 데이터선의 연재방향을 Y 방향이라고 정의한다)에 대하여는 단순한 반복 패턴을 가지며, 같은 패턴을 Y 방향으로 반복하여 배치함으로써 메모리 어레이를 확장할 수 있다. 즉, SMA(i+1)의 우측에는 도 1과 모두 같은 것을 접속함으로써 SMA와 SAB와의 반복 배치를 실현할 수 있다. 이 때문에 메모리 어레이의 확장이 용이하다.
서브 메모리 어레이 SMA 내에서, DL(i)0, DL(i)1, ..., DR(i)0, DR(i)1, ..., DL(i+1)0, DL(i+1)1, ..., DR(i+1)0, DR(i+1)1, ...는 데이터선을 나타낸다. SMA(i)와 SMA(i+1)에서 좌우에 대응하는 데이터선(예컨대 DR(i)1과 DR(i+1)1)은 모두 같은 가상선 상에 배치되어 있고 X 방향의 간격은 없는 것으로 한다. 이에 대해, 센스 앰프 블록 내의 데이터선은 SMA의 데이터선이 배치되는 가상선으로부터 X 방향으로 약간의 간격을 가지고 배치된다. 또, 하나의 서브 메모리 어레이 내에서, 각 데이터 선은 일정한 간격을 가지고 평행적으로 배치된다. 이 도면에서는 메모리 셀은 생략되어 있다. 본원 발명은, 도 5A에서 후술하는 바와 같이 데이터 선 사이의 간격이 최소가공치수 F의 2배와 같은 고밀도의 배치를 가지는 메모리 어레이에도 접속 가능하게 되는 점이 특징으로 된다. 특히 제한되지는 않지만, 본원 발명은, 엑시머 레이저(excimer laser)를 KrF(파장 248nm) 가스로 발진시킨 경우에서 전 세대의 광원을 전제로 하여 F가 0.16 미크론(㎛) 이하인 경우에서 특히 현저한 효과를 기대할 수 있다.
본 발명에서는, 데이터선의 패턴 형성에 고밀도의 패턴을 형성하기 위하여 빛의 간섭을 이용한 리소그래피인 위상 시프트법을 이용한다. 도 1에서, 데이터선은 실선과 파선을 가지는 2종류가 묘사되어 있지만, 이는 위상 시프트법에서 위상배치를 나타내는 것이다. 즉, 일례로서 실선에는 위상 0도를 할당하고, 파선에는 위상 180도를 할당하고 있다. 또, 실선과 파선의 각각의 사이에서 위상차가 180도로 되는 것이 중요하고, 위상의 값은 중요하지는 않다. 이 도면에 나타낸 바와 같이, 서로 이웃하는 데이터선의 위상배치가 180도와 같이 역상으로 됨으로써, 배선 피치를 이론적으로는, 노광 빛의 파장까지 축소할 수 있도록 된다.
센스 앰프 블록(SAB) 내의 배치는 데이터선 뿐만 아니라 전원선 등의 접속이 필요하게 되기 때문에 특별한 배려가 필요하게 된다. 센스 앰프 블록(SAB(j))은 복수의 센스 앰프 영역(SAA)과 SAA와 데이터선과의 접속영역(J0)으로 이루어진다. 먼저, 센스 앰프 영역(SAA)의 레이아웃에 있어서, 데이터선과 같은 층(M1)에 데이터선 밖에 제어·구동선이나 IO선, 전원선 등의 콘택트를 위한 패턴(콘택트 패드)을 2개의 SAA에 대해 1열로 설치되어 있다. 도 1에서 콘택트 패트는 검은 원과 사선으로 채워 있는 원으로 표시되어 있다. 위상 시프트 마스크 상에서 검은 원은 실선의 데이터선과 같은 위상으로 된다. 이 콘택트 패드열을 배치하기 위하여, SAB 내에서는 소정의 폭으로 실질적으로 5개의 데이터선에 상당하는 패턴을 형성할 필요가 생긴다. 이 때문에, SMA와 SAA의 사이에서, 데이터선에 위상배치가 단순하게는 정합할 수 없게 된다. 그러므로, 본원 발명에서는 SMA와 SAA와의 사이의 데이터선의 접속에 관하여 위상배치의 정합을 취하기 위한 접속방법(접속영역(J0)의 패턴)을 명확하게 했다.
데이터선은, SMA 내에서 연속하여 인접하는 4개의 데이터선(예컨대 *1~*4) 중, 2개의 데이터선(예컨대 *1과 *4)가 J0에서 서로 이웃하는 SAA(SA1과 SA2)에 접속된다. 나머지 2개(예컨대 *2와 *3)는 반대측의 센스 앰프 블록(SAB(j-1) 혹은 SAB(j+1))의 서로 이웃하는 SAA에 접속된다. 예컨대, 도 1에서 연속하는 데이터선 DR(i)1, DL(i)1, DL(i)2, DR(i)2, DR(i)3, DL(i)3, DL(i)4, DR(i)4 중, SAB(j)의 서로 이웃하는 SAA에 접속되는 데이터선은 DR(i)1로부터 데이터선을 2개 끼운 DR(i)2와 그에 인접하는 DR(i)3, 또 데이터선을 2개 끼운 DR(i)4으로 이루어지고, 각각 서로 이웃하는 데이터선은 SAA에서도 접속영역(J0)에서도 영역 역상(area phase-reveral)의 패턴이 되기 때문에, 레이아웃을 용이하게 할 수 있다. 이에 의해, 데이터선의 위상 시프트 패턴은 역상으로 되기 때문에, 배선폭·스페이스를 최소가공치수 F로 할 수 있도록 된다.
도 1의 실시예로부터 유도되는 본원 발명의 일반화된 구성은 이하와 같다.
즉, 2개의 서로 이웃하는 센스 앰프에 접속되는 각각의 데이터선의 사이에 끼워지는 데이터선의 수를 짝수로 한다. 여기에서, 짝수란 0, 2, 4 ...로 0도 포함하는 수열로 하지만, 현실적으로는 0개 또는 2개가 가장 양호한 결과를 가져온다. 이상의 것을 재차 구체예로 나타낸다. SA1과 SA2의 좌측에 접속되는 데이터선(*1과 *4)의 사이에는, 2개(짝수개)의 데이터선(*2과 *3)이 끼워져 있다. 한편, SA1과 SA2의 우측에 접속되는 데이터선(*6과 *7)의 사이에는 데이터선은 없다. 이 것은 0개(짝수개)의 데이터 선이 끼워져 있다고도 할 수 있다. 또, SA2와 SA3의 좌측에 접속되는 데이터선(DR(i)2와 DR(i)3)의 사이에는, 0개(짝수개)의 데이터선이 끼워져 있다. 즉, 도 1의 임의의 서로 이웃하는 2개의 센스 앰프에서, 상기 일반화된 구성은 성립한다.
이상의 일반적 구성을 채용하면, 위상 시프트 마스크를 사용하여 데이터 선을 작성할 때, 서브 메모리 어레이(SAM), 접속부(J0), 센스 앰프 영역(SAA)의 각 영역에서 모순 없이 배선 패턴에 (180) 도의 위상차를 가진 할당을 할 수 있게 된다. 결과적으로는, 데이터선의 가공 정도를 향상시켜 미세화를 추진한다. 이상의 일반적 구성의 개념은, 이 실시예 1 뿐 아니라 후술하는 실시예 2 및 실시예 3에도 적용된다.
도 2는 도 1에 대응하는 회로도를 나타내고 있다. 2개의 SAA의 사이에 하나의 콘택트열이 레이아웃되어 있다. SAA은 센스 앰프(SA)와 데이터선을 VDL/2에 프리챠지(precharge) 하기 위한 프리챠지 회로(PC)와 데이터선의 데이터를 IO선(IO 0t, IO 0b, IO 1t, IO 1b)에 출력하는 IO 게이트 회로(IOG)로 이루어진다. SA는특히 한정되지는 않지만, 드레인과 게이트가 교차접속되고 소스가 공통접속된 P형 MISFET 쌍과, 드레인과 게이트가 교차접속되고 소스가 공통접속된 N형 MISFET 쌍을 포함하는 래치형(latch type) 센스 앰프로 이루어진다. CSP, CSN은 각각 SA의 P형 MISFET, N형 MISFET의 소스에 결합되는 공통 소스선(센스 앰프 구동선)을 나타낸다. 또, FPC는 PC에 의해 데이터선을 프리챠지하기 위한 제어신호, VPLT는 메모리셀 캐패시터의 플레이트 전위, VDL/2는 데이터선 프리챠지 레벨에서 어레이 전압의 1/2이다. 메모리 셀은 하나의 MISFET(도면에서는 NMOS)과 캐패시터를 포함하는 DRAM 메모리셀이다.
도 3A 및 도 3B는, 도 1의 모식적인 레이아웃도를 보다 구체화 한 SA1과 SA2에 대한 마스크 패턴이다. 도 3A는 확산층(L 및 NWEL), 게이트층(FG) 및 제1 금속배선층(M1)을 동시에 나타낸 레이아웃도이다. SAP는 크로스 케이블형 증폭회로(SA)의 PMOS 트랜지스터 부분을 나타내고, SAN은 SA의 NMOS 부분을 나타낸다. 데이터선은 게이트층(FG)보다도 상층의 제1 금속배선층(M1)에 형성되어 있다. 또, 게이트층(FG)은 MISFET의 게이트가 형성되는 폴리실리콘 등으로 작성되는 층이다. 서브 메모리 어레이 중에서는 MISFET의 게이트는, 동시에 워드선으로서의 역할을 달성한다.
한편, 도 3B는 도 3A 중 데이터선이 형성되는 제1 금속배선층만을 나타내는 레이아웃도이다. CP1~CP5는 각각 콘택트 패드이고, 반도체 기판에 형성된 확산층과, M1보다도 상층의 배선층에 접속을 행하기 위한 중계를 행하는 역할을 달성한다. 폭(W) 내에 SMA에서는 데이터선 4개를 배치하고, SAA에서는 콘택트 패드 열을포함하여 데이터선 5개분의 패턴이 배치되어 있는 모양을 잘 알 수 있다. 도 3B에 의하면, SMA, J0, SAA 의 어떤 영역을 취하여도, 서로 이웃하는 패턴의 위상배치가 서로 역상으로 되어 있는 것을 잘 알 수 있다. 또, 메모리 어레이로부터 서로 인접하는 데이터선을 역상으로 인출하고, 또 각각 쌍으로 이루어지는 데이터선을 역위상으로 함으로써, SAA의 레이아웃이 용이하게 된다. 또, 센스 앰프 회로의 제어선·전원선인 CSP, CSN, VDL/2, YS의 콘택트가 2개의 SAA의 사이에 1열로 배치되고, 그것을 2개의 SAA로 공유하고 있다. 이것에 의해, 센스 앰프 영역 내에서 데이터선의 위상 할당을 바꾸지 않고 데이터 선과, 제어·전원선을 배치할 수 있는 이점이 있다. 또, CSP, CSN, VDL/2는, 워드선과 같은 방향으로 연재하여, M1보다도 상층의 제2 금속배선층(M2)에 형성된다. 또, YS는 데이터선과 같은 방향으로 연재하여, M2 보다 더 상층의 제3 금속배선층(M3)에 형성된다.
도 4에는 도 3A에서 센스 앰프의 N형 MISFET의 영역 A-A'에서의 단면도를 나타낸다. 도면에서 L은 트랜지스터의 드레인, 소스로 이루어지는 확산층, FG는 트랜지스터 게이트 배선층, M1은 제1 금속배선층, M2는 제2 금속배선층을 나타낸다. CNT는 M1과 L 혹은 FG를 접속하기 위한 콘택트 홀, TH1은 M2로부터 M1으로의 콘텍트 홀을 나타낸다. 도면과 같이, 본 실시예에서는, 데이터선과 같은 층의 M1에 2 센스 앰프 영역마다 하나의 제어선 혹은 전원선용이 배선되어 있고, 그 위상 배치는 0도, 180도, 0도 ... 로 이루어져 있다. 그에 의해 SAA 내에서의 M1 배선, 패턴끼리의 단락을 방지할 수 있다.
도 5A 및 도 5B에 서브 메모리 어레이(SMA)의 마스크 패턴도를 나타낸다.이 도면은 1 트랜지스터 1 캐패시터 구성으로 한 다이너믹 메모리셀 1 교점형의 서브 메모리 어레이를 나타내고 있다. 1 교점형 서브 메모리 어레이에서는 이론적으로는 1 개의 메모리 셀이 F의 2승의 6배, 즉 6F2에서 형성할 수 있기 때문에, 메모리 어레이의 고밀도화가 도모되는 것이 큰 특징으로 된다. 이 도면에서, D는 데이터선, WL은 워드선, L은 메모리셀의 스위치 MISFET의 확산층, DLCT는 데이터선과 L을 접속하는 콘택트, SNCT는 L과 메모리셀의 캐패시터의 전극과의 콘택트를 나타낸다. 스위치 MISFET의 소스·드레인 경로는 DLCT와 SNCT와의 사이에 형성된다.
또, DLCT는 데이터선의 연재방향으로 서로 이웃하는 2개의 메모리셀에서 공용되고 있다. 도 5A에서, 데이터선 피치가 2F로 된다. 여기에서 데이터선의 폭은 인접하는 데이터선의 간격을 F 이상으로 하기 위하여, F 이하로 하지 않으면 안된다. 또, 데이터선은 완전한 직선은 아니고, 꾸불꾸불하게 되어 있다.
또, 도 5A의 1 교점의 메모리셀 어레이의 패턴도 자체는, [문헌 3]의 도 1에 기재되어 있다. 한편, 도 5B는 데이터선 피치가 완화되어 약 3F이다. 이 경우에서도 인접하는 데이터선의 간격은 F 이상으로 하지 않으면 안된다.
또, 도 5B의 1 교점의 메모리셀 어레이의 패턴도 자체는, [문헌 3]의 도 10에 기재되어 있다. 도 1의 실시예에서는, 리소그래피에서 데이터선 사이의 분리가 양호하게 되는 패턴이 채용되어 있기 때문에, 특히 제한되지 않지만, 도 5A의 데이터선의 피치가 2.5F 이상으로 되는 메모리 어레이나 도 5B와 같은 메모리 어레이에 대응할 수 있도록 된다.
이상의 4:5 배치에서 본원 발명의 작용효과는 이하와 같다.
(1) 개방형 데이터선 배치를 취한 메모리셀 어레이와 센스 앰프에서, 미세가공을 고려한 메모리 어레이와 센스 앰프의 접속 형상을 명확하게 하였다. 이 접속형태는, 하나의 메모리 어레이에서 2개의 서로 이웃하는 데이터선(예컨대 도 1의 *2와 *3)을 끼워 넣은 2개의 데이터선(예컨대 *1과 *4)을 서로 이웃하는 2개의 센스 앰프(예컨대 SA1과 SA2)의 각각에 결합하는 패턴에 의해 특징지워진다. 이 접속 패턴을 채용함으로써 메모리 어레이, 센스 앰프 및 메모리 어레이와 센스 앰프의 접속부에서, 각각 인접하는 패턴에 모순없이 정상 및 역상을 할당할 수 있도록 되기 때문에, 위상 시프트법을 사용한 고해상 데이터선 형상이 가능하게 된다. 이에 의해 반도체 집적회로의 미세화가 추진되고, 메모리의 대규모화 및 비용 저감에 기여하는 것으로 된다.
(2) 개방형 데이터선 배치를 채용함으로써, 1 개의 메모리셀의 면적을 최소 6F2까지 저감할 수 있고, 메모리 어레이 면적 저감이 도모된다.
(3) 2개의 센스 앰프의 사이에, 1개의 콘택트 패트열을 설치하는 구성에 의해, 표준적인 작성 프로세스에 따라 센스 앰프 등의 전원배치를 형성할 수 있게 된다.
(4) 완전한 자기복제형의 반복 구조를 가지기 때문에, 복수의 서브 메모리 어레이와 센스 앰프 블록을 나열한 메모리 어레이의 확장이 용이화된다.
[1-3. 4:5 배치(그중의 2)] 도 6은, 도 1에 대한 변형예를 나타내고 있다.또, 도 6에 대응하는 회로도를 도 7에 나타낸다. 마스크 패턴은 생략하지였지만, 도 3A 및 도 3B를 변형함으로써, 용이하게 형성할 수 있다. 도 6의 레이아웃은 「4:5 배치」를 취하는 점에서는 도 1과 같지만, 인접하는 서브 메모리 어레이(SMA(i), SMA(i+1))에서 데이터선의 위상 할당이 반전하고 있다. 즉, 도 1과 비교하면 DR(i)1과 DL(i+1)1이 역상의 관계로 되는 경우를 나타내고 있다. 이 때문에 SAB(j)를 사이에 두고 우측만 도 1의 레이아웃과 다르다.
도 6의 레이아웃에서는 반복되는 구조는 단순하지 않게 된다. 제1의 반복하는 배치는, SMA(i+1)의 우측에 도 6과 모두 동일한 것을 데이터선 1개분 아래에 살짝 옮긴 것을 접속하는 것이다. 또, 제2의 반복 배치는 도 6과 도 1의 조합 패턴으로 이루어진다. 먼저, 도 6의 좌측은 단순히 도 1의 우측에 접속할 수 있다. 도 6의 우측에 접속하는 패턴은 도 1에서 실선과 파선을 바꾸어 넣은 것이 접속된다. 이 도 6의 레이아웃은 서브 어레이의 반복 구조가 도 1 보다 약간 복잡하게 되는 점을 제하면, 상술한 도 1의 레이아웃과 같은 작용효과를 가진다. 또, 도 6의 데이터선의 접속형상은, SAB(j)의 우측에 주목하면, 도 1과 모두 같은 것이고, 도 1과 같이 하여 패턴의 특징이 기술된다.
<실시예 2>
[2-1. 4:4 배치(그중의 1)] 도 10은, 본 발명의 제2 실시예의 서브 메모리 어레이(SMA)와 센스 앰프 블록(SAB)의 레이아웃에서의 위상 할당을 나타내고 있다. 이 실시예의 특징은, SMA 내와 SAB 내의 양방에서 소정의 폭(W)의 내에 4개의 데이터선이 배치되어 있는 것이다. 이 때문에, 도 10의 레이아웃을 「4:4 배치」로 부르기로 한다. 즉, 도 1과 비교하면, 데이터선을 형성하는 층에 콘택트 패드열을 설치하지 않은 구성으로 되어 있다. 이것 이외의 부분에 대해서는 실시예 1과 공통의 구성을 가진다.
이 레이아웃은, X방향으로 2개의 센스 앰프(SA1 및 SA2)를 하나의 그룹으로 하는 반복하는 패턴을 가진다. 이 점에서 도 1 보다는 패턴이 단순화되어 있는 이점을 가진다. SA1에 대하여는, 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 단순히 접속되어 있다. SA2에서는, 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 단순히 접속되지만, 이 방향이 SA1과는 반대로 되어 있는 것이 특징이다. 또, 도 10의 레이아웃은, Y 방향에 대해서는 도 1과 마찬가지로 완전 자기복제구조를 가지고 있다.
본 실시예에서는 SAA 내에서, 데이터 선과 같은 층(M1)의 패턴을 데이터선 이외에 이용하고 있지 않다. 이와 같은 레이아웃은 데이터선(M1)보다 상부의 층(M2,M3)으로부터 직접 또는 M1의 패턴 없이, 게이트 배선층(FG)이나 확산층(L)에 콘택트를 취하는 구조를 형성할 수 있는 경우나, M1의 패턴이 데이터선 이외에 필요하지 않은 경우에 가능하게 된다. 도 12A 및 도 12B에 도 10에 대응하는 현실적인 레이아웃 패턴을 나타낸다. 도 12B에서 알 수 있는 바와 같이, 제1 금속배선층(M1)에는, 위상 배치를 흐트러지게 하는 콘택트 패드는 설치되어 있지 않다.
도 13에 도 12A 및 도 12B에서의 센스 앰프의 N형 MISFET의 부분의 단면 A-A'를 나타낸다. 도 4에서는, M2로부터는 일단 M1의 콘택트 패드(CP)를 통해 확산층(L)에 콘택트를 취하는 구조를 채용하고 있었다. 이에 대해, 본 실시예에서는, M1보다 상층의 M2로부터, 스루홀(TH1')에 의해 직접 확산층(L)에 콘택트를 취하고 있다.
도 10의 레이아웃에서는 M2로부터 M1의 패턴 없이 L에 콘택트를 취하고 있기 때문에, M1의 위상배치는 SAA 내에서도 데이터선에서 0도, 180도의 단순한 반복으로 되어 있다. 실시예 1과 같이, 데이터 선은 SMA 내에서 연속하는 4개의 데이터선 중에서 2개의 데이터선이 SAB에 인출되어 서로 이웃하는 SAA에 접속된다. 나머지 2개는 SMA(i) 혹은 SMA(i+1)를 사이에 두고 반대측의 센스 앰프 블록(SAB(j-1) 혹은 SAB(j+1))의 서로 이웃하는 SAA에 접속된다. 본 실시예에서는 데이터선과 동일한 층(M1)의 SAA당의 개수가 데이터선의 2개뿐이기 때문에, SAA의 레이아웃이 용이하게 되는 이점이 있는데 더하여, 데이터선을 역상을 함으로써 데이터선 사앙의 스페이스를 줄일 수 있다.
이 도 10의 레이아웃은 도 13에 나타낸 바와 같이 2층을 한번에 접속하는 스루홀(TH1')을 작성하는 기술의 유무에 대한 것이다. 즉, 일반적으로는 다른 회로부분을 위하여, M2과 M1을 접속하는 스루홀(TH1)도 필요하게 된다. 이 때문에 M2로부터 L까지의 스루홀과, M2로부터 M1까지의 스루홀의 깊이가 다른 2 종류의 스루홀이 필요하게 된다. 또, 깊이가 다른 스루홀의 중간을 매립함으로써, 접속을 행하기 위한 플러그를 형성할 필요가 있다. 따라서, 도 10의 레이아웃은 이와 같은 스루홀 형성 기술을 사용할 수 있는 경우에는 유효하다.
반대로 2층을 한번에 접속하는 스루홀 작성기술을 채용할 수 없는 사정이 있으면, 예컨대 가장 통상의 수단인 도 1의 레이아웃을 채용할 수 있다.
이상 도 10의 레이아웃은 2층을 한번에 접속하는 스루홀을 이용하는 점에서 도 1의 레이아웃과 다르지만, 기본적인 작용효과는 도 1의 그것과 같다. 또, 도 10의 데이터선의 접속형상은 SAB(j)의 우측에 주목하면, 도 1과 같이 하여 특징적인 접속 패턴을 정의할 수 있다. 도 1과 도 10의 차이는 SA2 내의 데이터선의 접속이 반대로 되어 있는 점이다.
또, 도 10의 실시예에서는, SMA 내와 SAB 내의 양방향에서 소정의 폭(W) 중에서 4개의 데이터선이 배치되어 있기 때문에, 특히 제한되지는 않지만, 도 5A의 데이터선의 피치가 2F 이상으로 되는 메모리 어레이나 도 5B와 같은 메모리 어레이에 대응할 수 있도록 된다.
[2-2. 4:4 배치(그중의 2)] 도 11에 도 10의 레이아웃의 변형예를 나타낸다. 도 11은 도 1을 도 6으로 변형하는 방법과 같게 하여, 도 10으로부터 도출된다. 즉, 서로 이웃하는 서브 메모리 어레이(SMA(i)와 SMA(i+1))에서 데이터선의 위상 할당이 반전해 있는 경우(DR(i)1 및 DL(i+1)1이 역상)를 나타낸다. 도 10과 도 11의 차이는 SAA를 사이에 둔 우측뿐이다.
도 11의 레이아웃도 도 6의 레이아웃과 같이 서브 메모리 어레이(SMA)와 센스 앰프 블록(SAB)의 연속적인 반복구조에는 2종류가 고려된다. 즉, 도 11의 패턴 자체를 1 데이터선 만큼 내려서 SMA(i+1)의 우측에 접속하는 제1 반복배치와, 도 10과 도 11의 레이아웃과 조합하는 제2 반복배치를 가진다. 따라서, 이 도 11의 레이아웃은 서브 어레이의 반복구조가 도 10보다 약간 복잡하게 되는 점을 제하면,도 10의 레이아웃과 같은 작용효과를 가진다.
<실시예 3>
[3-1. 4:6 배치(그중의 1)] 도 14는 본 발명의 제3 실시예의 서브 메모리 어레이(SMA)와 센스 앰프 블록(SAB)의 레이아웃과 그 위상할당배치를 나타내고 있다. 이 도면의 특징은 SMA 내에는 소정의 폭(W) 내에 4개의 데이터선이 배치되고, SAB 내에는 같은 소정의 폭(W) 내에 실질적으로 6개(4개의 데이터선과 2열의 콘택트 패드)의 데이터선이 배치되는 것이다. 이 때문에, 도 14의 레이아웃을 「4:6 배치」라고 부르기로 한다. 다른 부분에 대하여는 실시예 1과 공통의 구성을 가진다. 이 레이아웃은 X방향으로 2개의 센스 앰프(SA1 및 SA2)를 하나의 그룹으로 하는 반복 패턴을 가진다. SA1과 SA2의 각각이 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선은 좌측이 단순히 접속되고, 우측이 비틀림을 가지고 접속되어 있다. 또, 도 10의 레이아웃은 Y 방향에 대해서는 도 1과 같이 완전 자기복제구조를 가지고 있다.
도 16A 및 도 16B에 도 14의 마스크 패턴을 나타낸다. 제1 배선층(M1)에는 데이터선 쌍과 데이터선 쌍 사이에 설치된 전원선 및 제어선 등의 콘택트가 형성되어 있다.
도 17에 도 16A의 A-A' 사이에서의 단면구성도를 나타낸다. 실시예 1과 같이 데이터선은 SMA 내에서 연속하는 4개의 데이터선 중에서 2개의 데이터선이 SAB에 인출되어 서로 이웃하는 SAA에 접속된다. 나머지 2개는 SMA(i) 혹은 SMA(i+1)를 사이에 두고 반대측 센스 앰프 블록(SAB(j-1) 혹은 SAB(j+1))의 서로 이웃하는SAA에 접속된다. 본 실시예에서는 SAA 마다 전원선, 제어선의 콘택트가 데이터선 사이에 있으므로, 데이터선의 위상 할당이 동상으로 되고, 리소그래피에서의 위상 0도와 180도의 차이에 의한 노광 후의 배선폭 편차가 작게 나타나는 이점이 있다. 또, 실시예 1,2와 같이 서브 메모리 어레이(SMA)와 센스 앰프 블록(SAB)의 사이의 접속영역(J0)에서는, 서로 이웃하는 데이터선이 역상으로 되므로 레이아웃이 용이하게 되는 이점이 있다. SAA 내의 회로 구성은 도 2와 같다. 서로 이웃하는 M1 층의 위상배치가 항상 역상으로 되게 하는 배선으로 되어 있다. SMA의 구성은 도 6과 같다.
[3-2. 4:6 배치(그중의 2)] 도 15는, 도 14의 레이아웃에서, 서로 이웃하는 서브 메모리 어레이에서 데이터선의 위상 할당을 반전시킨 경우의 변형예를 나타낸다. SAA 내의 레이아웃이 도 14와 같다고 하면, SMA(i)와 SMA(i+1)에서 SAB(j)에 접속되는 데이터선의 위상 관계를 같게 하기 위하여, SMA(i+1)로부터 인출되는 데이터선의 배치 패턴은 도 14의 레이아웃과는 역으로 된다.
이 도 15의 레이아웃은, 서브 어레이의 반복 구조는 도 1과 같고, 도 14의 레이아웃과 같은 작용효과를 가진다.
[3-3. 4:6 배치(그중의 3)] 도 18에, 「4:6 배치」의 기본 패턴인 도 14의 레이아웃의 변형예를 나타낸다. 도 14에서는, 콘택트 패드열은 하나의 센스 앰프 중의 서로 이웃하는 데이터선의 사이에 설치되어 있다. 이에 대해, 도 18에서는 콘택트 패드열을 두개의 서로 이웃하는 센스 앰프의 사이(SA1과 SA2의 사이, SA2와 SA3의 사이 등)에 설치되도록 한 점이 다르다. 도 18에서는 이 콘택트 패턴이 SAA 사이에 배치되기 때문에, 센스 앰프 사이의 커플링이 저감되는 이점이 있다. 또, 도 18은 서로 이웃하는 2 곳의 센스 앰프 사이에 콘택트 패드열이 배치되어 있는 점을 제하면, SMA와 SAB에서의 데이터선의 접속 패턴 및 위상배치는, 도 1과 같다. 따라서, 그 작용효과도 콘택트 패드가 2열 설치되어 있는 이외의 점에서는 도 1과 같다.
[3-4. 4:6 배치(그중의 4)] 도 19는 도 18의 레이아웃에서 서로 이웃하는 서브 메모리 어레이에서의 데이터선의 위상 할당을 반전시킨 경우의 변형예를 나타낸다. 본 실시예에서는 하나의 센스 앰프 영역(SAA)에서 데이터선과 같은 층에 콘택트 등의 패턴이 하나인 경우로, 서로 이웃하는 서브 메모리 어레이에서 데이터 선의 위상 할당이 반전하고 있는 경우를 나타낸다. 도 18과 마찬가지로 SAB 내에서는 SAA의 사이에 콘택트열이 배치되기 때문에, 센스 앰프 사이의 커플링이 저감되는 이점이 있다. SAA내의 레이아웃을 도 18과 같다고 가정하면 SMA(i)와 SMA(i+1)로 SAB(j)에 접속되는 데이터선의 위상관계를 같게 하기 위하여, SMA(i+1)로부터 인출되는 데이터선의 배치 패턴은 실시예 4와 반대로 된다.
<실시예 4>
실시예 1 내지 3에서는 하나의 메모리 어레이에서 두개의 서로 이웃하는 데이터선(예컨대 도 1의 *2와 *3)을 끼워넣은 두개의 데이터선(예컨대 *1와 *4)을 서로 이웃하는 두개의 센스 앰프(예컨대 SA1과 SA2)에 접속하는 것을 특징부로 하여 가지는 레이아웃에 대하여 서술해 왔다. 이 실시예 4에서는, 서로 이웃하는 2개의 센스 앰프(SA)에 대하여, 데이터선이 1개 건너뛰어 선택되어(예컨대 *1과 *3) 접속되는 레이아웃에 대하여 서술한다.
[4-1. 데이터선을 1개 건너뛰어 접속하는 4:5 배치] 도 20에 본 발명 제4 실시예에 대한 레이아웃을 나타낸다. 이 레이아웃은 실시예 1의 도 1과 비교하면 「4:5 배치」를 취하는 점에서 일치하지만, 접속부(J1)에서 메모리 어레이로부터의 데이터선이 한개 간격으로 센스 앰프에 접속되어 있는 점에서 다르다. 이 레이아웃은 X방향으로 4개의 센스 앰프(SA1 내지 SA4)를 하나의 그룹으로 하는 반복하는 패턴을 가진다. SA1과 SA4에 대하여는, 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 단순히 접속되고 있다. 이에 대해, SA2와 SA3에서는, 센스 냄프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 비틀림을 가지고 접속되어 있는 것이 특징이다. 또, 도 20의 레이아웃은 Y방향에 대해서는 도 1과 같이 완전 자기복제구조를 가지므로 어레이의 확장이 용이하다.
도 20에는, 위상 시프트 리소그래피를 사용한 경우의 위상 배치가 실선과 파선에 의해 묘사되어 있지만, 접속부(J1)에서 서로 이웃하는 데이터선(예컨대 DR(i)1과 DR(i)2)은 서로 같은 위상으로 되어 있다. 따라서, 접속부(J1)에서 서로 이웃하는 데이터선간의 간격에 여유를 가지게 하는 것이 바람직하다. 여기서, 도 20의 레이아웃에 관한 발명은, 도 5B에 나타낸 데이터 선간의 피치가 최소가공치수 F의 3배(3F)로 되는 메모리 어레이와 조합시킨 경우에, 더 양호한 데이터선의 형성이 가능하게 된다.
도 20의 레이아웃에 의하면, 레퍼런스측으로 되는 데이터선의 메모리 어레이에서는 번갈아 데이터선이 충방전되도록 구성되고, 증폭시의 데이터선 커플링 노이즈를 저감할 수 있는 이점이 있다. 이것을 SMA(i)가 활성화된 때의 SMA(i+1)에서 설명한다. SMA(i)가 활성화되면, SMA(i-1)과 SMA(i+1) 중 SAB(j)와 SAB(j+1)에 접속되어 있는 반수의 데이터선이 충방전된다. 결국 데이터선 DL(i+1)1, DL(i+1)2, DL(i+1)3, DL(i+1)4 ... 가 충방전되지만, 이들의 데이터선 사이에는 데이터선 DR(i+1)1, DR(i+1)2, DR(i+1)3, DR(i+1)4 ... 의 하나씩이 끼워져 있기 때문에 차폐효과가 얻어지고, 증폭되고 있는 데이터선 DL(i+1)1, DL(i+1)2, DL(i+1)3, DL(i+1)4 ... 사이의 커플링 용량이 작게 되어, 노이즈가 저감된다.
[4-2. 데이터선을 1개마다 접속하는 4:4 배치] 도 21은 도 20과 같은 교려방법을 도 10의 「4:4 배치」레이아웃에 적용한 예이다. 이 레이아웃은 X방향에 2개의 센스 앰프(SA1 및 SA2)를 하나의 그룹으로 하여 반복하는 패턴을 가진다. SA1과 SA2에 대하여는, 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 단순히 접속되어 있다. 또, Y 방향에 대하여는 도 1과 같이 완전 자기복제구조를 가진다.
이 레이아웃도, 접속부(J1)에서 서로 이웃하는 데이터선이 같은 위상으로 되기 때문에, 도 5B의 데이터선 사이가 3F로 되는 메모리 셀 어레이와의 조합과의 정합성이 좋다.
또, 도 21에서도, 레퍼런스측으로 되는 데이터선의 메모리 어레이에서는 번갈아 데이터선이 충방전 되도록 구성되고, 증폭시의 데이터선 커플링 노이즈를 저감할 수 있는 이점이 있다. 본 실시예는, SAA에서 데이터선과 동일한 층에 데이터선 이외의 패턴이 필요하지 않은 경우이다. 이것은 실시예 2와 같은 프로세스에의해 실현된다. 이 프로세스에 의해, SAA 에서의 데이터선과 동일한 층(M1)의 레이아웃이 용이하게된다.
[4-3. 데이터선을 1개마다 접속하는 4:6 배치] 도 22는 도 20과 같은 고려방법을 도 18의 「4:6 배치」레이아웃에 적용한 예이다. 이 레이아웃은 X방향에 2개의 센스 앰프(SA1과 SA2)를 하나의 그룹으로 하는 반복 패턴을 가진다. SA1에 대하여는, 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터 선이 단순히 접속되어 있다. 이에 대해, SA2에서는 센스 앰프 내부의 데이터선과 서브 메모리 어레이의 데이터선이 비틀림을 가지고 접속되어 있는 것이 특징이다. 또, Y 방향에 대하여는 도 1과 같이 완전 자기복제구조를 가진다.
이 레이아웃도, 접속부(J1)에서 서로 이웃하는 데이터선이 같은 위상으로 되기 때문에, 도 5B의 데이터선 사이가 3F로 되는 메모리셀 어레이와의 조합의 정합성이 좋다. 또, 도 22에서도, 레퍼런스측으로 되는 데이터선의 메모리 어레이에서는 번갈아서 데이터선이 충방전되도록 구성되고, 증폭시의 데이터선 커플링 노이즈를 저감할 수 있는 이점이 있다. 본 실시에에서는, SAA에서 데이터선과 동일한 층에 데이터선 쌍에 1쌍에 대해 센스 앰프 제어선·전원선의 콘택트 패드열이 1열인 경우를 나타내고 있다. 데이터선의 층의 레이아웃은 어렵게 되지만, 데이터선 쌍이 제어선·전원선의 패턴에 의해 인접 센스 앰프 영역의 데이터선과의 커플링 노이즈를 저감할 수 있다.
이상, 도 1, 6, 10, 11, 14, 15, 18, 19, 20, 21, 22의 11종류의 대표적 레이아웃 패턴에 대하여 설명했다. 그러나, 각 레이아웃도는 가장 대표적인 것을나타낸 것이고, 전형적인 기하학적 대칭조작(거울 반사(mirror reflection)나 회전(rotation))에 의해 각각 그 변형예를 구성할 수 있는 변형예는 본원의 범주에 있다.
예컨대, 도 1의 레이아웃은 SAB를 중심으로 하여 X방향으로 연재하는 경영축(鏡映軸)(X 경영축)을 가지므로 이 X 경영축에 대하여 접어 꺾은 레이아웃도 도 1에 포함되어 있다. 또, SA1과 SA2의 사이에는 Y방향으로 연재하는 제1 Y 경형축이 있다. 또, SA3와 SA4의 사이에도 제2 Y 경영축이 있다. 먼저, 제1 Y 경영축에 대해 SA3과 SA4를 경영반전하는 패턴을 만들고, 또 제1 Y 경영축에 대해 SA3와 SA4를 경영반전하는 패턴을 만들어, 그들을 나열한 것(경영반전한 SA2, SA1, SA4, SA3의 줄)도 도 1에 포함된다.
이상 설명한 바와 같이 본 발명의 제1 레이아웃에 의해 1교점 메모리셀 어레이에서 센스 앰프 교호배치(alternate layout)를 행한 때의 센스앰프와 서브 메모리 어레이와의 사이와 같이 패턴이 크게 변화하는 부분에서 배선의 단선, 단락을 방지하는 것이 가능하게 된다. 또, 본 발명의 제2의 레이아웃에 의해, 1교점 메모리 어레이에서 데이터선 커플링 노이즈를 저감할 수 있다.
이하에, 본원의 도면중에 사용한 부호를 정리한다.
MA는 메모리 어레이 블록,
MWD는 메인 워드 드라이버,
X-DEC은 X 어드레스 디코더,
Y-DEC은 Y 어드레스 디코더,
A0, A1, ... An은 외부 입력 어드레스,
VG는 전압발생회로,
VCC는 외부전압,
VSS는 접지전위,
DQ0, DQ1, DQ2,...는 데이터 입출력핀,
SAB, SAB(j),(j=1,2,3,...)는 센스 앰프 블록,
SWD는 서브 워드 드라이버,
SMA, SMA(i),(i=1,2,...)는 서브 메모리 어레이,
J0, J1은 서브 메모리 어레이와 센스 앰프와의 접속부분,
SAA는 센스 앰프 영역,
DR(i)j, DL(i), j(i,j=1,2,3,4...)는 데이터선,
DR0, DR1, DR2, DR3,...은 데이터선,
DL0, DL1, DL2, DL3,...은 데이터선,
D, D1, D2, D3, D4...은 데이터선,
PC는 프리챠지회로.
SA는 센스 앰프 회로,
SAN은 SA의 NMOS 구성성분,
SAP는 SA의 PMOS 구성성분,
YS는 Y(컬럼) 선택선,
YS1, YS2, ... 는 Y(컬럼) 선택선,
CP, CP1, ... CP5는 콘택트 패드,
FG는 트랜지스터 게이트,
L은 트랜지스터 확산층,
M1은 금속 제1층,
M2는 금속 제2층,
M3는 금속 제3층,
TH1은 M2 및 M3로부터 M1으로의 콘택트 홀,
TH1'는 M2 및 M3로부터 M1을 통하지 않는 L, FG로의 콘택트 홀,
P-sub는 p형 반도체 기판,
CNT는 콘택트 홀,
NWEL은 p-sub 중의 N형 반도체 영역,
SNCT는 메모리 셀 내 스토리지 노드 확산층 콘택트,
DLCT는 메모리셀 내 데이터선 확산층 콘택트,
IOG는 데이터 입출력 회로,
WL(i), WL1, WL2, WL3, WL4는 워드선,
VDL/2는 데이터선 프리챠지 전위,
FPC(j)는 프리챠지 제어신호,
CSP(j), CSN(j)는 SA 공통 소스선,
IO0t, IO0b, IO1t, IO1b는 IO선.

Claims (30)

  1. 제1 데이터선, 제2 데이터선, 제3 데이터선 및 제4 데이터선을 포함하는 제1 데이터선 그룹과 복수의 제1 워드선의 교점에 설치된 복수의 제1 메모리셀을 가지는 제1 메모리 어레이와,
    제5 데이터선, 제6 데이터선, 제7 데이터선 및 제8 데이터선을 포함하는 제2 데이터선 그룹과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리셀을 가지는 제2 메모리 어레이와,
    상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 제1 센스 앰프 블록을 구비하고,
    상기 제1 센스 앰프는 상기 제1 데이터선 및 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,
    상기 제2 센스 앰프는 상기 제4 데이터선 및 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,
    상기 제1 데이터선과 상기 제4 데이터선의 사이에는 상기 제2 및 제3 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 하나의데이터선은 상기 제6 데이터선이고,
    상기 제2 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선은 상기 제7 데이터선이고,
    상기 제5 데이터선과 상기 제8 데이터선의 사이에는 상기 제6 및 제7 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,
    상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,
    상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합되고,
    상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제4 데이터선에 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제7 데이터선에 결합되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 내지 제12 데이터선은 상기 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은 상기 제10 데이터선과 상기 제11 데이터선의 사이에 배치되고, 상기 제1 배선층에 형성된 콘택트 패드를 더 가지는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 내지 제12 데이터선은 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은 상기 제10 데이터선과 상기 제11 데이터선의 사이에 배치되고 상기 제1 배선층에 형성된 제1 콘택트 패드와, 상기 제12 데이터선에 대해 상기 제11 데이터선에 반대측에 배치되는 상기 제1 배선층에 형성된 제2 콘택트 패드를 더 가지는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,
    상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,
    상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합되고,
    상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제7 데이터선에 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제4 데이터선에 결합되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 내지 제12 데이터선은 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은 상기 제9 데이터선과 상기 제10 데이터선의 사이에 배치되어 상기 제1 배선층에 형성된 제1 콘택트 패드와, 상기 제11 데이터선과 상기 제12 데이터선의 사이에 배치되어 상기 제1 배선층에 형성된 제21 콘택트 패드를 더 가지는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 반도체 장치는 또한, 상기 제1 센스 앰프 블록에 대하여 상기 제1 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제3 센스 앰프 및 제4 센스 앰프를 가지는 제2 센스 앰프 블록과,
    상기 제1 센스 앰프 블록에 대하여 상기 제2 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제5 센스 앰프 및 제6 센스 어레이를 가지는 제3 센스 앰프 블록을 더 가지고,
    상기 제3 센스 앰프는 상기 제2 데이터선에 결합되고, 상기 제4 센스 앰프는 상기 제3 데이터선에 결합되며, 상기 제5 센스 앰프는 상기 제5 데이터선과 결합되고, 상기 제6 센스 앰프는 상기 제8 데이터선과 결합되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선은 상기 제5 데이터선이고,
    상기 제2 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선은 상기 제8 데이터선이고,
    상기 제5 데이터선과 상기 제8 데이터선의 사이에는 상기 제6 및 제7 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제1 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,
    상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,
    상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제5 데이터선에 결합되고,
    상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제8 데이터선에 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제4 데이터선에 결합되는 것을특징으로 하는 반도체 장치.
  11. 제10항에 잇어서,
    상기 제1 내지 제12 데이터선은 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은 상기 제9 데이터선과 상기 제10 데이터선의 사이에 배치되고 상기 제1 배선층에 형성된 제1 콘택트 패드와, 상기 제11 데이터선과 상기 제12 데이터선의 사이에 배치되고 상기 제1 배선층에 형성된 제21 콘택트 패드를 가지는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 및 제5 데이터선은 제1 가상직선 상에 배치되고,
    상기 제2 및 제6 데이터선은 제2 가상직선 상에 배치되고,
    상기 제3 및 제7 데이터선은 제3 가상직선 상에 배치되고,
    상기 제4 및 제8 데이터선은 제4 가상직선 상에 배치되고,
    상기 제1 내지 제4 가상직선은 소정의 간격으로 평행하게 배치되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 내지 제4 데이터선은 각각 최소가공치수 F의 2배 이상의 간격으로 나열되고, 또 상기 제5 내지 제8 데이터선은 각각 최소가공치수 F의 2배 이상의 간격으로 나열되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 및 제2 메모리 어레이는 각각 1교점형의 메모리 매트릭스 구조를 가지고,
    상기 복수의 제1 및 제2 메모리셀의 각각은 스위치용 MISFET와 캐패시터를 포함하고,
    상기 제1 내지 제4 센스 앰프의 각각은 드레인·게이트가 교차접속되고 소스가 공통접속된 P형 MISFET 쌍과, 드레인·게이트가 교차접속되고 소스가 공통접속된 N형 MISFET 쌍을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 복수의 제1 및 제2 메모리셀의 각각은 스위치용 MISFET와 캐패시터를 포함하고, 최소가공치수 F에 대하여 F의 2승의 약 6배의 면적을 가지는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 제1 내지 제8 데이터선은 위상 시프트 마스크를 이용한 리소그래피를 이용하여 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제1 데이터선, 제2 데이터선, 제3 데이터선 및 제4 데이터선과 복수의 제1 워드선과의 교점에 설치된 복수의 제1 메모리셀을 포함하는 제1 메모리 어레이와, 제5 데이터선, 제6 데이터선, 제7 데이터선 및 제8 데이터선과 복수의 제2 워드선과의 교점에 설치된 복수의 제2 메모리셀을 포함하는 제2 메모리 어레이와, 상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프와, 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 포함하는 제1 센스 앰프 블록을 구비하고,
    상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선과 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합됨으로써 개방형 데이터선 배치로 되고,
    상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제8 데이터선과 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제3 데이터선에 결합됨으로써 개방형 데이터선 배치로 되며,
    상기 제1 및 제3 데이터선의 사이에는 상기 제2 데이터선이 배치되고, 상기 제2 및 제4 데이터선의 사이에는 제3 데이터선이 배치되며, 상기 제5 및 제7 데이터선의 사이에는 상기 제6 데이터선이 배치되고, 상기 제6 및 제8 데이터선의 사이에는 제7 데이터선이 배치되며, 상기 제9 및 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제12 데이터선은 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은,상기 제10 데이터선과 상기 제11 데이터선과의 사이에 배치되어 상기 제1 배선층에 형성된 콘택트 패드를 가지는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 내지 제12 데이터선은 제1 배선층에 형성되고,
    상기 제1 센스 앰프 블록은, 상기 제10 데이터선과 상기 제11 데이터선과의 사이에 배치되어 상기 제1 배선층에 형성된 제1 콘택트 패드와, 상기 제12 데이터선에 대하여 상기 제11 데이터선의 반대측에 배치되어 상기 제1 배선층에 형성된 제2 콘텍트 패드를 가지는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 반도체 장치는 또한, 상기 제1 센스 앰프 블록에 대하여 상기 제1 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제3 센스 앰프 및 제4 센스 앰프를 가지는 제2 센스 앰프 블록과,
    상기 제1 센스 앰프블록에 대하여 상기 제2 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제5 센스 앰프 및 제6 센스 앰프를 가지는 제3 센스 앰프 블록을 더 가지고,
    상기 제3 센스 앰프는 상기 제2 데이터선에 결합되고, 상기 제4 센스 앰프는 상기 제4 데이터선에 결합되며, 상기 제5 센스 앰프는 상기 제5 데이터선과 결합되고, 상기 제6 센스 앰프는 상기 제7 데이터선과 결합되는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 복수의 제1 및 제2 메모리셀의 각각은 스위치용 MISFET와 캐패시터를 포함하고, 상기 복수의 제1 및 제2 메모리셀의 각각의 면적은 최소가공치수 F에 대하여 F의 2승의 약 6배인 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 반도체 장치는 상기 제1 센스 앰프와 상기 제2 센스 앰프의 사이의 경영축(鏡映軸)에 의해 경영반전(鏡映反轉)된 형상을 가지는 것을 특징으로 하는 반도체 장치.
  23. 제1 데이터선, 제2 데이터선, 제3 데이터선 및 제4 데이터선과 복수의 제1 워드선의 교점에 설치된 복수의 제1 메모리셀을 포함하는 제1 메모리 어레이와,
    제5 데이터선, 제6 데이터선, 제7 데이터선 및 제8 데이터선과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리셀을 포함하는 제2 메모리 어레이와,
    상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이의 영역에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 제1 센스 앰프 블록을 구비하고,
    상기 제1 센스 앰프는 상기 제1 데이터선 및 상기 제6 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,
    상기 제2 센스 앰프는 상기 제3 데이터선 및 상기 제8 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,
    상기 제1 및 제3 데이터선의 사이에는 상기 제2 데이터선이 배치되고, 상기 제2 및 제4 데이터선의 사이에는 제3 데이터선이 배치되며, 상기 제5 및 제7 데이터선의 사이에는 상기 제6 데이터선이 배치되고, 상기 제6 및 제8 데이터선의 사이에는 제7 데이터선이 배치되며,
    상기 제1 내지 제4 데이터선은 각각 최소가공치수 F의 약 3배 이상의 간격으로 배치되고, 상기 제5 내지 제8 데이터선은 각각 최소가공치수 F의 약 3배 이상의 간격으로 배치되는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합된 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합된 제11 데이터선 및 제12 데이터선과, 제1 구동선과, 제2 구동선을 더 가지고,
    상기 제1 및 제2 센스 앰프의 각각은 N형 반도체 영역에 형성되어 드레인과 게이트가 교차접속되고 소스가 공통접속된 P형 MISFET 쌍과, P형 반도체 영역에 형성되어 드레인과 게이트가 교차접속되고 소스가 공통접속된 N형 MISFET 쌍을 포함하며,
    상기 제1 내지 제12 데이터선은 상기 N형 및 P형 반도체 영역보다도 상층에 형성된 제1 배선층에 형성되고,
    상기 제1 및 제2 구동선은 상기 제1 배선층보다도 상층에 형성된 제2 배선층에 형성되며,
    상기 제9 데이터선과 상기 제12 데이터선의 사이에 상기 제10 및 제11 데이터선이 배치되고,
    제1 및 제2 센스 앰프의 상기 P형 MISFET 쌍의 소스는 상기 제10 및 제11 데이터선의 사이에 설치된 제1 스루홀을 통하여 상기 제1 구동선에 접속되며,
    제1 및 제2 센스 앰프의 상기 N형 MISFET 쌍의 소스는 상기 제10 및 제11 데이터선의 사이에 설치된 제2 스루홀을 통하여 상기 제2 구동선에 접속되는 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서,
    상기 제1 내지 제8 데이터선을 형성할 때, 상기 제1 ,제3, 제5 및 제7 데이터선의 패턴에 할당된 위상과, 상기 제2, 제4, 제6 및 제8 데이터선의 패턴에 할당된 위상이 180도 다른 위상 시프트 마스크를 이용하는 것을 특징으로 하는 반도체 장치.
  26. 제23항에 있어서,
    상기 최소가공치수 F는 0.15 미크론 이하로 이루어지는 것을 특징으로 하는 반도체 장치.
  27. 복수의 제1 데이터선과 복수의 제1 워드선의 교점에 설치된 복수의 제1 메모리셀을 포함하는 제1 메모리 어레이와,
    복수의 제2 데이터선과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리셀을 포함하는 제2 메모리 어레이와,
    상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이의 영역에 설치되고, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 센스 앰프 블록을 구비하고,
    상기 제1 센스 앰프는 상기 복수의 제1 데이터선의 하나 및 상기 복수의 제2 데이터선의 하나에 결합됨으로써 개방형 데이터선 배치로 이루어지고,
    상기 제2 센스 앰프는 상기 복수의 제1 데이터선의 다른 하나 및 상기 복수의 제2 데이터선의 다른 하나에 결합됨으로써 개방형 데이터선 배치로 이루어지며,
    상기 복수의 제1 및 제2 메모리셀의 각각은 최소가공치수 F의 2승의 약 6배의 면적(6F2)을 가지는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서,
    상기 복수의 제1 데이터선의 각각은 서로 이웃하는 제1 데이터선의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트법에 의해 형성되고,
    상기 복수의 제2 데이터선의 각각은 서로 이웃하는 제2 데이터선의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트법에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  29. 제27항에 있어서,
    상기 복수의 제1 데이터선의 각각은 서로 이웃하는 제1 데이터선의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트법에 의해 형성되고,
    상기 복수의 제2 데이터선의 각각은 서로 이웃하는 제2 데이터선의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트 마스크를 이용하여 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제27항에 있어서,
    상기 제1 센스 앰프에 접속되는 상기 복수의 제1 데이터선의 하나와 상기 제2 센스 앰프에 접속되는 상기 복수의 제1 데이터선의 다른 하나는 각각의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트 마스크를 이용하여 형성되고,
    상기 제1 센스 앰프에 접속되는 상기 복수의 제2 데이터선의 하나와 상기 제2 센스 앰프에 접속되는 상기 복수의 제2 데이터선의 다른 하나는 각각의 사이에서 180도의 위상차를 가지는 개구부를 가지는 위상 시프트 마스크를 이용하여 성되는 것을 특징으로 하는 반도체 장치.
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