WO2014168130A1 - 半導体装置 - Google Patents

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俊介 朝直
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-081409 (filed on Apr. 09, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a layout pattern of wirings electrically connected to a contact portion.
  • the contact hole pattern tends to be more difficult to optically reduce the pitch than the wiring pattern, and the contact portion 121 is arranged on the periodic pattern such as the wirings 101 and 102 in FIG.
  • the wirings 101 and 102 are generally arranged and connected at a double pitch.
  • the contact part may be opened by stepping off the wiring pattern only by arranging every other contact part with respect to the wiring, and the contact resistance increases.
  • the terminal portion of the wiring 102 not connected to the contact portion 121 is removed from adjacent wirings, and the wiring 101 connected to the contact portion 121 is removed.
  • the contact part can be prevented from being stepped off, and the pitch of the wirings 101 and 102 can be afforded, so that the wiring interval is also large.
  • it was enlarged to avoid a short circuit for example, Patent Document 1).
  • a bridge portion 114 in which the terminal portions of the wirings 101 and 102 having the same potential are connected is provided, and the contact portion 121 is disposed in the bridge portion 104. This avoids stepping off the contact portion from the wiring and short-circuiting between the wirings 101 and 102 (see, for example, Patent Document 2).
  • the numerical aperture / projection of the illumination optical system viewed from the pupil of the projection optical system The numerical aperture of the projection optical system as viewed from the pupil of the optical system) or illumination such as a cross pole must be used.
  • the wiring is drawn at a pitch near the resolution limit.
  • the nominal condition is as shown in FIG.
  • All of the portions (resolution portion 131) corresponding to the wiring (101, 102 in FIG. 6) and the lead-out wiring portion (111 in FIG. 6) are resolved, but under the defocus condition, as shown in FIG.
  • the resist loss becomes large, and the focal depth worsening portion 132 in which the partial focal depth corresponding to the lead-out wiring portion (111 in FIG. 6) is remarkably deteriorated (decreased) is formed. Since there is little resist remaining under the defocus condition, the probability of pattern disappearance in the etching process increases. This is because three-beam interference (three-wave interference) using the periphery of the lens. Details are as follows.
  • the 55 nm L / S diffraction pattern passes only the 0th-order light and the 1st-order light through the pupil, and forms an image on the resist surface by two-beam interference as shown in FIG. Since the two-beam interference has the same phase in the resist depth direction, a high DOF (Depth of Focus) can be obtained.
  • the minimum pitch is about 110 nm
  • the difference between the inner ⁇ and 0.58 can be increased with respect to the outer ⁇ 0.94 (coherence factor), so that effective light also enters the 220 nm pitch. Therefore, although the DOF was weak, a large drop could be avoided.
  • the angle of incidence on the resist increases as shown in FIG. 17 (the difference can be seen when compared with 55 nm L / S in FIG. 15).
  • the phase difference on the resist becomes very large as shown in FIG. 18, so that almost no DOF can be obtained.
  • the inner ⁇ cannot be reduced and the difference from the outer ⁇ cannot be expanded in order to resolve the 80 nm pitch, a large drop in the depth of focus occurs in a region near 1.5 times to 2.3 times the minimum pitch. It cannot be avoided.
  • the graph of FIG. 19 is obtained by optimizing the illumination required for resolution at the minimum pitch of 80 nm and 110 nm individually, and investigating the DOF of the pattern with the pitch varied with each illumination.
  • the mask dimension is adjusted so that the simulation CD (Critical Dimension) is 1: 1.
  • the simulation was performed with an optical image, and the threshold value used was a value with which the simulation CD was 1: 1 when the minimum pitch mask was 1: 1 L / S.
  • the DOF satisfies the specifications even at a double pitch of 220 nm.
  • the minimum 80 nm pitch it becomes the worst when the double pitch is 160 nm (meaning that the conventional technology cannot cope). For this reason, the pattern is drawn with a strict pitch.
  • the illumination shape B there is a region where the depth of focus is very small centering around the double pitch (160 nm) of the minimum pitch.
  • the semiconductor device is disposed between predetermined intervals in the first direction, extends in a second direction intersecting the first direction, and The four first to fourth wirings arranged at the first pitch in the first direction, and the predetermined direction in the first direction in a region adjacent to a terminal portion of the first to fourth wirings
  • Three first to third lead wires arranged in the interval, extending in the second direction and arranged at a second pitch in the first direction, and the first lead wire A bridge portion disposed between the first lead-out wiring and the second lead-out wiring and connected to the first lead-out wiring and the second lead-out wiring; a first contact portion that contacts at least a part of the bridge portion; Second contact in contact with the third lead-out wiring When, with the one of the first lead wire and the second lead wire is connected to the second wiring, the third lead wire is connected to the fourth wiring.
  • the semiconductor device is disposed between predetermined intervals in the first direction, extends in a second direction intersecting the first direction, and The eight first to eighth wirings arranged at the first pitch in the first direction, and the predetermined direction in the first direction in a region adjacent to a terminal portion of the first to eighth wirings Seven first to seventh lead wires arranged at intervals and extending in the second direction and arranged at a second pitch in the first direction, and the first lead wires Between the first lead wire and the second lead wire and between the third lead wire and the fourth lead wire, and between the first lead wire and the second lead wire.
  • the third lead-out wiring and the third wiring A second bridge portion connected to the lead-out wiring, and a third bridge portion disposed between the fifth lead-out wiring and the sixth lead-out wiring and connected to the fifth lead-out wiring and the sixth lead-out wiring
  • a first contact portion that contacts at least a portion of the first bridge portion, a second contact portion that contacts at least a portion of the second bridge portion, and a contact of at least a portion of the third bridge portion.
  • One of the wiring and the fourth lead wiring is connected to the fourth wiring, and one of the fifth lead wiring and the sixth lead wiring is connected to the sixth wiring.
  • the seventh lead wiring is connected to the eighth wiring.
  • the depth of focus can be further increased in a combination of an illumination shape such as a dipole and a cross pole using a peripheral portion of a light source and NA exceeding 1 by liquid immersion.
  • 10 is a plan view schematically showing a wiring layout pattern when contact portions are arranged at a double pitch with respect to a wiring in a semiconductor device according to Conventional Example 2; 10 is a plan view schematically showing a wiring layout pattern when contact portions are arranged at a double pitch with respect to a wiring in a semiconductor device according to Conventional Example 3.
  • 10 is a plan view schematically showing a resolution pattern when a wiring layout pattern of a semiconductor device according to Conventional Example 2 is resolved under a defocus condition.
  • FIG. It is the figure which showed the conditions regarding the illumination shape.
  • FIG. It is the figure which showed typically the diffraction pattern of 55 nmL / S in the case of the illumination shape A.
  • FIG. It is the figure which showed typically the image formation image of 55 nmL / S in the case of the illumination shape A.
  • FIG. It is the figure which showed typically the diffraction pattern of 110 nmL / S in the case of the illumination shape A.
  • FIG. It is the figure which showed typically the image formation image of 110 nmL / S in the case of the illumination shape A.
  • FIG. It is the figure which showed the conditions regarding the illumination shape B.
  • FIG. It is the figure which showed typically the image formation image of 55 nmL / S in the case of the illumination shape B.
  • FIG. It is the figure which showed typically the image formation image of 40 nmL / S in the case of the illumination shape B.
  • FIG. It is the figure which showed typically the image formation image of 80 nmL / S in the case of the illumination shape B.
  • FIG. It is the graph which optimized the illumination required for resolution by the minimum pitch of 80 nm and 110 nm individually, and investigated the DOF of the pattern which changed the pitch with each illumination by simulation.
  • FIG. 1 is a plan view schematically showing a wiring layout pattern of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a plan view schematically showing a resolution pattern when the wiring layout pattern of the semiconductor device according to the first embodiment of the present invention is resolved under a defocus condition.
  • the semiconductor device includes four wiring layers in order from the top of FIG. 1 in a predetermined interval (4n times pitch) in the first direction in a wiring layer having a multilayer wiring structure in which wirings and insulating layers are stacked.
  • the wirings 1 to 4 of the book are arranged, and the arrangements of the wirings 1 to 4 are repeatedly arranged.
  • the wirings 1 to 4 extend in a direction perpendicular to the first direction, have the same wiring width, and are separated from adjacent wirings 1 to 4 at the same interval as the wiring width.
  • the wirings 1 to 4 are arranged with adjacent wirings at an n-fold pitch.
  • three lead-out wiring portions 11 to 13 arranged at a pitch of 4n / 3 times are arranged at predetermined intervals in the first direction. Yes.
  • the lead-out wiring portions 11 to 13 extend in a direction perpendicular to the first direction and have the same wiring width (4/3 times the wiring width of the wirings 1 to 4).
  • the adjacent lead-out wiring portions 11 to 13 are separated from each other at the same interval.
  • a bridge part 14 connected to the lead wiring parts 11 and 12 is arranged.
  • a contact portion 21 that contacts at least a part of the bridge portion 14 is disposed at a predetermined position in the region of the bridge portion 14.
  • a contact portion 22 that contacts the lead-out wiring portion 13 is disposed at a predetermined position in the region of the lead-out wiring portion 13.
  • the distance between the contact part 21 and the contact part 22 is half (2n times pitch) of the predetermined distance (4n times pitch) in the first direction.
  • the lead-out wiring section 11 is not connected to any wiring.
  • the lead wiring portion 12 is connected to the wiring 2 at an angle. Note that the lead-out wiring portion 11 may be connected to the wiring 2 and the lead-out wiring portion 12 may not be connected to any wiring.
  • the lead wiring part 13 is connected to the wiring 4.
  • the phase shift due to the three-beam interference is reduced, and the depth of focus is increased. That is, the depth of focus can be further increased in a combination of an illumination shape such as a dipole and a cross pole using a peripheral portion of a light source and NA exceeding 1 by liquid immersion. For this reason, although the pattern deformation due to the focus shift increases even under the defocus condition, all of the portions corresponding to the wirings 1 to 4 and the lead wiring portions 11 to 13 (resolution portion 131) are resolved (see FIG. 2). There are sufficient regions where the remaining film is thick, and the etching resistance is improved.
  • FIG. 3 is a plan view schematically showing a wiring layout pattern of the semiconductor device according to the second embodiment of the present invention.
  • Embodiment 2 is a modification of Embodiment 1, in which lead-out wiring portions 11a, 12a, 11b, 12b, 12c, 11c, and 13 are arranged at an 8n / 7 times pitch.
  • the semiconductor device has 8 in order from the top of FIG. 3 within a predetermined interval (8n times pitch) in the first direction.
  • the wirings 1 to 8 of the book are arranged, and the arrangement of the wirings 1 to 8 is repeatedly arranged.
  • the wirings 1 to 8 extend in a direction perpendicular to the first direction, have the same wiring width, and are separated from the adjacent wirings 1 to 8 at the same interval as the wiring width.
  • the wirings 1 to 8 are arranged with an adjacent wiring at an n-fold pitch.
  • lead-out wiring portions 11a, 12a, 11b, 12b arranged at a pitch of 8n / 7 times at a predetermined interval in the first direction.
  • 12c, 11c, 13 are arranged.
  • the lead-out wiring portions 11a, 12a, 11b, 12b, 12c, 11c, and 13 extend in a direction perpendicular to the first direction, and each has the same wiring width (8/8 of the wiring width of the wirings 1 to 8). 7), and are separated from the adjacent lead-out wiring portions 11a, 12a, 11b, 12b, 12c, 11c, and 13 at the same interval as the wiring width.
  • Bridge portions 14a, 14b, and 14c connected to the corresponding lead wires are disposed at predetermined positions between the lead wire portions 11a and 12a, between the lead wire portions 11b and 12b, and between the lead wire portions 12c and 11c.
  • a contact portion 21a that contacts at least a part of the corresponding bridge portion 14a and the lead-out wiring portion 12a is disposed at a predetermined position in a region near the boundary between the bridge portion 14a and the lead-out wiring portion 12a.
  • a contact portion 21b that contacts at least a part of the bridge portion 14b is disposed at a predetermined position in the region of the bridge portion 14b.
  • a contact portion 21c that contacts at least a part of the corresponding lead-out wiring portion 12c and the bridge portion 14c is disposed at a predetermined position in a region near the boundary between the lead-out wiring portion 12c and the bridge portion 14c.
  • a contact portion 22 that contacts the lead-out wiring portion 13 is disposed at a predetermined position in the region of the lead-out wiring portion 13.
  • the pitch between the adjacent contact portions 21a, 21b, 21c, and 22 is 1/4 (2n times pitch) of a predetermined interval (8n times pitch) in the first direction.
  • the lead-out wiring portions 11a, 11b, and 11c are not connected to any wiring.
  • the lead wiring portions 12a, 12b, and 12c are obliquely connected to the corresponding wirings 2, 4, and 6, respectively. Note that the lead-out wiring portions 11a, 11b, and 11c may be connected to the corresponding wirings 2, 4, and 6, and the lead-out wiring portions 12a, 12b, and 12c may not be connected to any wiring.
  • the lead wiring part 13 is connected to the wiring 8.
  • FIG. 4 is a plan view schematically showing a wiring layout pattern of the semiconductor device according to the third embodiment of the present invention.
  • Embodiment 3 is a modified example of Embodiment 1, in which the bridge portion 14 and the contact portion 21 between the lead-out wiring portions 11 and 12 are arranged closer to the wiring 1 to 4 side than the contact portion 22.
  • Other configurations are the same as those of the first embodiment.
  • the semiconductor device is disposed between predetermined intervals in the first direction, extends in a second direction intersecting the first direction, and The four first to fourth wirings arranged at the first pitch in the first direction, and the predetermined direction in the first direction in a region adjacent to a terminal portion of the first to fourth wirings
  • Three first to third lead wires arranged in the interval, extending in the second direction and arranged at a second pitch in the first direction, and the first lead wire A bridge portion disposed between the first lead-out wiring and the second lead-out wiring and connected to the first lead-out wiring and the second lead-out wiring; a first contact portion that contacts at least a part of the bridge portion; Second contact portion in contact with the third lead wiring It comprises one of the first lead wire and the second lead wire is connected to said second wiring, the third lead wire is connected to the fourth wiring.
  • the other of the first lead wiring and the second lead wiring is not connected to any of the first to fourth wirings.
  • the first contact portion and the second contact portion are arranged at a third pitch in the first direction, and the third pitch is equal to the first pitch. 2 times.
  • the second pitch is 4/3 times the first pitch.
  • the predetermined interval is four times the first pitch.
  • the second contact portion is disposed on a line in the first direction passing through the center of the first contact portion.
  • the first contact portion and the bridge portion are arranged at positions shifted in the second direction from the second contact portion.
  • the semiconductor device is disposed between predetermined intervals in the first direction, extends in a second direction intersecting the first direction, and The eight first to eighth wirings arranged at the first pitch in the first direction, and the predetermined direction in the first direction in a region adjacent to a terminal portion of the first to eighth wirings Seven first to seventh lead wires arranged at intervals and extending in the second direction and arranged at a second pitch in the first direction, and the first lead wires Between the first lead wire and the second lead wire and between the third lead wire and the fourth lead wire, and between the first lead wire and the second lead wire.
  • the third lead-out wiring and the third wiring A second bridge portion connected to the lead-out wiring, and a third bridge portion disposed between the fifth lead-out wiring and the sixth lead-out wiring and connected to the fifth lead-out wiring and the sixth lead-out wiring
  • a first contact portion that contacts at least a portion of the first bridge portion, a second contact portion that contacts at least a portion of the second bridge portion, and a contact of at least a portion of the third bridge portion.
  • One of the wiring and the fourth lead wiring is connected to the fourth wiring, and one of the fifth lead wiring and the sixth lead wiring is connected to the sixth wiring.
  • the seventh lead wiring is connected to the eighth wiring.
  • the other of the first lead wiring and the second lead wiring, the other of the third lead wiring and the fourth lead wiring, and the fifth lead wiring and the sixth lead is not connected to any of the first to eighth wirings.
  • the first to fourth contact portions are arranged at a third pitch in the first direction, and the third pitch is twice the first pitch.
  • the second pitch is 8/7 times the first pitch.
  • the predetermined interval is eight times the first pitch.
  • the second to fourth contact portions are arranged on a line in the first direction passing through the center of the first contact portion.

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Abstract

　配線パターンの微細化に伴い、焦点深度の確保が困難になってきた。　第１の方向の所定の間隔の間に配置されるとともに、第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した４本の第１乃至第４配線と、前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した３本の第１乃至第３引き出し配線と、前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２引き出し配線と接続されるブリッジ部と、前記ブリッジ部の少なくとも一部と接触する第１コンタクト部と、前記第３引き出し配線と接触する第２コンタクト部と、を備え、前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、前記第３引き出し配線は、前記第４配線と接続される。

Description

半導体装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－０８１４０９号（２０１３年０４月０９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に関し、特に、コンタクト部と電気的に接続される配線のレイアウトパターンを有する半導体装置に関する。
　半導体装置を製造するリソグラフィ技術において、配線パターンに比べコンタクトホールパターンの方が光学的にピッチ縮小が困難な傾向があり、図５の配線１０１、１０２の様な周期パターン上にコンタクト部１２１を配置する場合には、当該配線１０１、１０２に対して２倍ピッチで配置し接続するのが一般的である。しかしながら、配線パターンの微細化の進行に伴って、配線に対して１本おきにコンタクト部を配置するだけでは、コンタクト部が配線パターンを踏み外して開口される場合があり、コンタクト抵抗が増大する、あるいはコンタクト部と隣り合う配線とがショートするといった問題があった。
　そこで、このような問題を解決するために、従来技術では、図６のように隣り合う配線のうちコンタクト部１２１に接続されない配線１０２の終端部分を取り除き、コンタクト部１２１に接続される配線１０１の終端部分を太くした引き出し配線部１１１を設け、当該引き出し配線部１１１にコンタクト部１２１を配置することで、コンタクト部の踏み外しを回避すると共に、配線１０１、１０２のピッチに余裕が出来るため配線間隔も併せて拡大しショートを回避していた（例えば、特許文献１）。
　また、隣り合う配線１０１、１０２の片側と同じ電位である場合には、同じ電位の配線１０１、１０２同士の終端部分を接続したブリッジ部分１１４を設け、当該ブリッジ部分１０４にコンタクト部１２１を配置することで、コンタクト部の配線からの踏み外し及び配線１０１、１０２間のショートを回避していた（例えば、特許文献２参照）。
特開２００２－３２８４６０号公報 特開平１１－１５０２４３号公報
　以下の分析は、本願発明者により与えられる。
　しかしながら、配線パターンの微細化がさらに進行することで、リソグラフィ技術において高ＮＡ（numerical aperture；開口数）化・高σ（コヒーレンスファクター；投影光学系の瞳から見た照明光学系の開口数／投影光学系の瞳から見た投影光学系の開口数）化したり、クロスポール等の照明を使用しなければならなくなってきている。
　最近では、配線が解像限界付近のピッチで描かれるようになっており、図６のように２倍ピッチでコンタクト部１２１の配置を試みた場合、ノミナル（Nominal）条件では図８のように配線（図６の１０１、１０２）及び引き出し配線部（図６の１１１）に相当する部分（解像部分１３１）の全てが解像しているが、デフォーカス（defocus）条件では図９のようにレジストロスが大きくなり、引き出し配線部（図６の１１１）に相当する部分焦点深度が著しく悪化した（小さくなった）焦点深度悪化部分１３２ができてしまう。デフォーカス条件ではレジストの残りが少ないため、エッチングプロセスでのパターン消失の確率が高くなる。これは、レンズの周縁部を使用した三光束干渉（三光波干渉）となるためである。詳しくは、以下のとおりである。
　従来においては、最小ピッチ１１０ｎｍ（解像度５５ｎｍＬ／Ｓ；Ｌ／Ｓ＝Line and Space）の解像に要する照明は、図１０に示した照明形状Ａ（ＮＡ＝１．０５、σ＝０．９４／０．５８、クロスポール＝４０ｄｅｇ　ｏｐｅｎ）のように、液浸露光機としては中程度の開口（ＮＡ）を持つもので十分であった。このとき、５５ｎｍＬ／Ｓの回折パターンは、図１１に示すように、０次光と１次光のみ瞳を通過し、図１２のようにレジスト面で２光束干渉で結像する。２光束干渉は、レジスト深さ方向で位相が揃っているので、高いＤＯＦ（Depth of Focus；焦点深度）を得ることができる。一方、２２０ｎｍピッチ（解像度１１０ｎｍＬ／Ｓ）は、図１３に示すように、０次光、１次光、２次光が瞳面を通過し、図１４のようにレジスト面で３光束干渉で結像する。３光束干渉は、瞳の中心から来る光との位相差が深さ方向で大きく異なるため、お互いに打ち消しあってしまい、ＤＯＦは小さくなる。倍ピッチのパターンを避けるのは、この位相差が最も大きくなるためである（照明は最小ピッチで最適化していることが前提）。
　しかしながら、最小ピッチが１１０ｎｍピッチ程度だと、外側σ０．９４（コヒーレンスファクター）に対して内側σが０．５８とその差分を大きくすることが可能なので、２２０ｎｍピッチにも有効な光が入ってくるため、ＤＯＦは弱いながら大きな落ち込みは回避できていた。
　微細化が進み最小ピッチが８０ｎｍピッチ（解像度４０ｎｍＬ／Ｓ）になると、解像に必要な照明は、図１５に示した照明形状Ｂ（ＮＡ＝１．３５、σ＝０．９４／０．８４、クロスポール＝４０ｄｅｇ・ｏｐｅｎ）のように、高ＮＡ、内側σも０．８４と高σのものになる。このような照明になると、図１７に示すようにレジストへの入射角が大きくなる（図１５の５５ｎｍＬ／Ｓと比較すると、その差が分かる）。このような状況で、１６０ｎｍピッチ（解像度８０ｎｍＬ／Ｓ）を露光した場合、図１８に示すようにレジスト上での位相差のズレが甚だ大きくなるため、ほとんどＤＯＦを得ることができない。また、８０ｎｍピッチを解像させるため内側σを小さくして外側σとの差分を広げることができないため、最小ピッチの１．５倍～２．３倍付近の領域での焦点深度の大きな落ち込みを回避できない。
　ここで、図１９のグラフは最小ピッチ８０ｎｍと１１０ｎｍで解像に必要な照明を個別に最適化し、それぞれの照明で、ピッチを振ったパターンのＤＯＦをシミュレーションで調査したものである。なお、シミュレーションＣＤ（Critical Dimension）は１：１となるようマスク寸法は調整してある。シミュレーションは光学像で行い、閾値は最小ピッチのマスクが１：１のＬ／Ｓのとき、シミュレーションＣＤが１：１となる値を採用した。最小１１０ｎｍピッチの場合は、倍ピッチの２２０ｎｍでもＤＯＦはスペックを満たしている。一方、最小８０ｎｍピッチの場合は倍ピッチの１６０ｎｍになると最も悪くなる（従来技術では対応できないことを意味する）。そのため、ピッチを厳しくしたパターンで引き出している。照明形状Ｂでは最小ピッチの２倍ピッチ（１６０ｎｍ）近傍を中心に焦点深度が非常に小さい領域がある。
　以上のとおり、従来においては、配線パターンの微細化に伴い、光源のより周縁部を使用する照明形状と高ＮＡレンズとの組み合わせで高解像化を進めてきたため、特許文献１、２に開示された手法では焦点深度の確保が困難になってきた。
　本発明の第１の視点においては、半導体装置において、第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した４本の第１乃至第４配線と、前記第１乃至第４配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した３本の第１乃至第３引き出し配線と、前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２引き出し配線と接続されるブリッジ部と、前記ブリッジ部の少なくとも一部と接触する第１コンタクト部と、前記第３引き出し配線と接触する第２コンタクト部と、を備え、前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、前記第３引き出し配線は、前記第４配線と接続される。
　本発明の第２の視点においては、半導体装置において、第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した８本の第１乃至第８配線と、前記第１乃至第８配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した７本の第１乃至第７引き出し配線と、前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２の引き出し配線と接続される第１ブリッジ部と、前記第３引き出し配線と前記第４引き出し配線との間に配置されるとともに前記第３引き出し配線及び前記第４引き出し配線と接続される第２ブリッジ部と、前記第５引き出し配線と前記第６引き出し配線との間に配置されるとともに前記第５引き出し配線及び前記第６引き出し配線と接続される第３ブリッジ部と、前記第１ブリッジ部の少なくとも一部と接触する第１コンタクト部と、前記第２ブリッジ部の少なくとも一部と接触する第２コンタクト部と、前記第３ブリッジ部の少なくとも一部と接触する第３コンタクト部と、前記第８引き出し配線と接触する第４コンタクト部と、を備え、前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、前記第３引き出し配線及び前記第４引き出し配線の一方は、前記第４配線に接続され、前記第５引き出し配線及び前記第６引き出し配線の一方は、前記第６配線に接続され、前記第７引き出し配線は、前記第８配線と接続される。
　本発明によれば、光源の周縁部を使用した、例えば、ダイポールおよびクロスポール等の照明形状と液浸による１を越えるＮＡの組み合わせにおいて、より焦点深度を大きくできる。
本発明の実施形態１に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。 本発明の実施形態１に係る半導体装置の配線のレイアウトパターンをデフォーカス条件で解像したときの解像パターンを模式的に示した平面図である。 本発明の実施形態２に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。 本発明の実施形態３に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。 従来例１に係る半導体装置における配線に対して２倍ピッチでコンタクト部を配置したときの配線のレイアウトパターンを模式的に示した平面図である。 従来例２に係る半導体装置における配線に対して２倍ピッチでコンタクト部を配置したときの配線のレイアウトパターンを模式的に示した平面図である。 従来例３に係る半導体装置における配線に対して２倍ピッチでコンタクト部を配置したときの配線のレイアウトパターンを模式的に示した平面図である。 従来例２に係る半導体装置の配線のレイアウトパターンをノミナル条件で解像したときの解像パターンを模式的に示した平面図である。 従来例２に係る半導体装置の配線のレイアウトパターンをデフォーカス条件で解像したときの解像パターンを模式的に示した平面図である。 照明形状Ａに関する条件を示した図である。 照明形状Ａの場合の５５ｎｍＬ／Ｓの回折パターンを模式的に示した図である。 照明形状Ａの場合の５５ｎｍＬ／Ｓの結像イメージを模式的に示した図である。 照明形状Ａの場合の１１０ｎｍＬ／Ｓの回折パターンを模式的に示した図である。 照明形状Ａの場合の１１０ｎｍＬ／Ｓの結像イメージを模式的に示した図である。 照明形状Ｂに関する条件を示した図である。 照明形状Ｂの場合の５５ｎｍＬ／Ｓの結像イメージを模式的に示した図である。 照明形状Ｂの場合の４０ｎｍＬ／Ｓの結像イメージを模式的に示した図である。 照明形状Ｂの場合の８０ｎｍＬ／Ｓの結像イメージを模式的に示した図である。 最小ピッチ８０ｎｍと１１０ｎｍで解像に必要な照明を個別に最適化し、それぞれの照明で、ピッチを振ったパターンのＤＯＦをシミュレーションで調査したグラフである。
［実施形態１］
　本発明の実施形態１に係る半導体装置について、図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。図２は、本発明の実施形態１に係る半導体装置の配線のレイアウトパターンをデフォーカス条件で解像したときの解像パターンを模式的に示した平面図である。
　図１を参照すると、半導体装置は、配線と絶縁層とが積層した多層配線構造の配線層において、第１の方向の所定の間隔（４ｎ倍ピッチ）の間に、図１の上から順に４本の配線１～４が配置され、配線１～４の配置が繰り返し配置されている。配線１～４は、第１の方向に対して直角の方向に延在しており、それぞれ同じ配線幅であり、当該配線幅と同じ間隔で隣り合う配線１～４と互いに離間している。配線１～４は、隣り合う配線とｎ倍ピッチで配置されている。
　図１における配線１～４の終端部分の右側の領域には、第１の方向の所定の間隔の間に４ｎ／３倍ピッチで配列された３本の引き出し配線部１１～１３が配置されている。引き出し配線部１１～１３は、第１の方向に対して直角の方向に延在しており、それぞれ同じ配線幅（配線１～４の配線幅の４／３倍）であり、当該配線幅と同じ間隔で隣り合う引き出し配線部１１～１３と互いに離間している。
　引き出し配線部１１、１２間の所定の位置には、引き出し配線部１１、１２と接続するブリッジ部１４が配置されている。ブリッジ部１４の領域の所定の位置には、ブリッジ部１４の少なくとも一部と接触するコンタクト部２１が配置されている。また、引き出し配線部１３の領域の所定の位置には、引き出し配線部１３と接触するコンタクト部２２が配置されている。コンタクト部２１とコンタクト部２２との間隔は、第１の方向の所定の間隔（４ｎ倍ピッチ）の半分（２ｎ倍ピッチ）である。
　引き出し配線部１１は、どの配線とも接続されていない。引き出し配線部１２は、配線２と斜めに接続されている。なお、引き出し配線部１１を配線２と接続し、引き出し配線部１２をどの配線とも接続しないようにしてもよい。引き出し配線部１３は、配線４と接続されている。
　実施形態１によれば、三光束干渉での位相のズレが小さくなり、焦点深度が増大する。つまり、光源の周縁部を使用した、例えば、ダイポールおよびクロスポール等の照明形状と液浸による１を越えるＮＡの組み合わせにおいて、より焦点深度を大きくできる。そのため、デフォーカス条件でもフォーカスずれ起因のパターン変形は大きくなるものの配線１～４及び引き出し配線部１１～１３に相当する部分（解像部分１３１）の全てが解像し（図２参照）、レジスト残膜が厚い領域も十分にあり、エッチング耐性が向上する。
［実施形態２］
　本発明の実施形態２に係る半導体装置について、図面を用いて説明する。図３は、本発明の実施形態２に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。
　実施形態２は、実施形態１の変形例であり、引き出し配線部１１ａ、１２ａ、１１ｂ、１２ｂ、１２ｃ、１１ｃ、１３を８ｎ／７倍ピッチで配列したものである。
　図３を参照すると、半導体装置は、配線と絶縁層とが積層した多層配線構造の配線層において、第１の方向の所定の間隔（８ｎ倍ピッチ）の間に、図３の上から順に８本の配線１～８が配置され、配線１～８の配置が繰り返し配置されている。配線１～８は、第１の方向に対して直角の方向に延在しており、それぞれ同じ配線幅であり、当該配線幅と同じ間隔で隣り合う配線１～８と互いに離間している。配線１～８は、隣り合う配線とｎ倍ピッチで配置されている。
　図３における配線１～８の終端部分の右側の領域には、第１の方向の所定の間隔の間に８ｎ／７倍ピッチで配列された７本の引き出し配線部１１ａ、１２ａ、１１ｂ、１２ｂ、１２ｃ、１１ｃ、１３が配置されている。引き出し配線部１１ａ、１２ａ、１１ｂ、１２ｂ、１２ｃ、１１ｃ、１３は、第１の方向に対して直角の方向に延在しており、それぞれ同じ配線幅（配線１～８の配線幅の８／７倍）であり、当該配線幅と同じ間隔で隣り合う引き出し配線部１１ａ、１２ａ、１１ｂ、１２ｂ、１２ｃ、１１ｃ、１３と互いに離間している。
　引き出し配線部１１ａ、１２ａ間、引き出し配線部１１ｂ、１２ｂ間、及び、引き出し配線部１２ｃ、１１ｃ間のそれぞれの所定の位置には、対応する引き出し配線と接続するブリッジ部１４ａ、１４ｂ、１４ｃが配置されている。ブリッジ部１４ａと引き出し配線部１２ａとの境界付近の領域の所定の位置には、対応するブリッジ部１４ａ及び引き出し配線部１２ａの少なくとも一部と接触するコンタクト部２１ａが配置されている。また、ブリッジ部１４ｂの領域の所定の位置には、ブリッジ部１４ｂの少なくとも一部と接触するコンタクト部２１ｂが配置されている。また、引き出し配線部１２ｃとブリッジ部１４ｃとの境界付近の領域の所定の位置には、対応する引き出し配線部１２ｃ及びブリッジ部１４ｃの少なくとも一部と接触するコンタクト部２１ｃが配置されている。また、引き出し配線部１３の領域の所定の位置には、引き出し配線部１３と接触するコンタクト部２２が配置されている。隣り合うコンタクト部２１ａ、２１ｂ、２１ｃ、２２間のピッチは、第１の方向の所定の間隔（８ｎ倍ピッチ）の１／４（２ｎ倍ピッチ）である。
　引き出し配線部１１ａ、１１ｂ、１１ｃは、どの配線とも接続されていない。引き出し配線部１２ａ、１２ｂ、１２ｃは、対応する配線２、４、６と斜めに接続されている。なお、引き出し配線部１１ａ、１１ｂ、１１ｃを対応する配線２、４、６と接続し、引き出し配線部１２ａ、１２ｂ、１２ｃをどの配線とも接続しないようにしてもよい。引き出し配線部１３は、配線８と接続されている。
　実施形態２によれば、実施形態１と同様な効果を奏する。
［実施形態３］
　本発明の実施形態３に係る半導体装置について、図面を用いて説明する。図４は、本発明の実施形態３に係る半導体装置の配線のレイアウトパターンを模式的に示した平面図である。
　実施形態３は、実施形態１の変形例であり、引き出し配線部１１、１２間のブリッジ部１４及びコンタクト部２１を、コンタクト部２２よりも配線１～４側に寄せて配置したものである。その他の構成は、実施形態１と同様である。
　実施形態３によれば、実施形態１と同様な効果を奏する。
　なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
　また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
（付記）
　本発明の第１の視点においては、半導体装置において、第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した４本の第１乃至第４配線と、前記第１乃至第４配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した３本の第１乃至第３引き出し配線と、前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２引き出し配線と接続されるブリッジ部と、前記ブリッジ部の少なくとも一部と接触する第１コンタクト部と、前記第３引き出し配線と接触する第２コンタクト部と、を備え、前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、前記第３引き出し配線は、前記第４配線と接続される。
　本発明の前記半導体装置において、前記第１引き出し配線及び前記第２引き出し配線の他方は、前記第１乃至第４配線のいずれとも接続されないようにする。
　本発明の前記半導体装置において、前記第１コンタクト部と前記第２のコンタクト部とは、前記第１の方向に第３のピッチで配列し、前記第３のピッチは、前記第１のピッチの２倍である。
　本発明の前記半導体装置において、前記第２のピッチは、前記第１のピッチの４／３倍である。
　本発明の前記半導体装置において、前記所定の間隔は、前記第１のピッチの４倍である。
　本発明の前記半導体装置において、前記第２コンタクト部は、前記第１コンタクト部の中心を通る前記第１の方向のライン上に配置される。
　本発明の前記半導体装置において、前記第１コンタクト部及び前記ブリッジ部は、前記第２コンタクト部とは前記第２の方向にずれた位置に配置される。
　本発明の第２の視点においては、半導体装置において、第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した８本の第１乃至第８配線と、前記第１乃至第８配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した７本の第１乃至第７引き出し配線と、前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２の引き出し配線と接続される第１ブリッジ部と、前記第３引き出し配線と前記第４引き出し配線との間に配置されるとともに前記第３引き出し配線及び前記第４引き出し配線と接続される第２ブリッジ部と、前記第５引き出し配線と前記第６引き出し配線との間に配置されるとともに前記第５引き出し配線及び前記第６引き出し配線と接続される第３ブリッジ部と、前記第１ブリッジ部の少なくとも一部と接触する第１コンタクト部と、前記第２ブリッジ部の少なくとも一部と接触する第２コンタクト部と、前記第３ブリッジ部の少なくとも一部と接触する第３コンタクト部と、前記第８引き出し配線と接触する第４コンタクト部と、を備え、前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、前記第３引き出し配線及び前記第４引き出し配線の一方は、前記第４配線に接続され、前記第５引き出し配線及び前記第６引き出し配線の一方は、前記第６配線に接続され、前記第７引き出し配線は、前記第８配線と接続される。
　本発明の前記半導体装置において、前記第１引き出し配線及び前記第２引き出し配線の他方、及び、前記第３引き出し配線及び前記第４引き出し配線の他方、並びに、前記第５引き出し配線及び前記第６引き出し配線の他方は、前記第１乃至第８配線のいずれとも接続されないようにする。
　本発明の前記半導体装置において、前記第１乃至第４コンタクト部は、前記第１の方向に第３のピッチで配列し、前記第３のピッチは、前記第１のピッチの２倍である。
　本発明の前記半導体装置において、前記第２のピッチは、前記第１のピッチの８／７倍である。
　本発明の前記半導体装置において、前記所定の間隔は、前記第１のピッチの８倍である。
　本発明の前記半導体装置において、前記第２乃至第４コンタクト部は、前記第１コンタクト部の中心を通る前記第１の方向のライン上に配置される。
　１～８、１０１、１０２　配線
　１１、１１ａ、１１ｂ、１１ｃ、１１１　引き出し配線部
　１２、１２ａ、１２ｂ、１２ｃ　引き出し配線部
　１３　引き出し配線部
　１４、１４ａ、１４ｂ、１４ｃ　ブリッジ部
　２１、２１ａ、２１ｂ、２１ｃ、２２、１２１　コンタクト部
　３１　解像部分（フォトレジスト残膜が十分に厚い部分）
　３２　焦点深度悪化部分（フォトレジスト残膜が薄い部分）
　１３１　解像部分（フォトレジスト残膜が十分厚い部分）
　１３２　焦点深度悪化部分（フォトレジスト残膜が薄い部分）

Claims (13)

  1. 　第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した４本の第１乃至第４配線と、
    　前記第１乃至第４配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した３本の第１乃至第３引き出し配線と、
    　前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２引き出し配線と接続されるブリッジ部と、
    　前記ブリッジ部の少なくとも一部と接触する第１コンタクト部と、
    　前記第３引き出し配線と接触する第２コンタクト部と、
    を備え、
    　前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、
    　前記第３引き出し配線は、前記第４配線と接続される半導体装置。
  2. 　前記第１引き出し配線及び前記第２引き出し配線の他方は、前記第１乃至第４配線のいずれとも接続されない、請求項１記載の半導体装置。
  3. 　前記第１コンタクト部と前記第２のコンタクト部とは、前記第１の方向に第３のピッチで配列し、
    　前記第３のピッチは、前記第１のピッチの２倍である、請求項１又は２記載の半導体装置。
  4. 　前記第２のピッチは、前記第１のピッチの４／３倍である、請求項１乃至３のいずれか一に記載の半導体装置。
  5. 　前記所定の間隔は、前記第１のピッチの４倍である、請求項１乃至４のいずれか一に記載の半導体装置。
  6. 　前記第２コンタクト部は、前記第１コンタクト部の中心を通る前記第１の方向のライン上に配置される、請求項１乃至５のいずれか一に記載の半導体装置。
  7. 　前記第１コンタクト部及び前記ブリッジ部は、前記第２コンタクト部とは前記第２の方向にずれた位置に配置される、請求項１乃至５のいずれか一に記載の半導体装置。
  8. 　第１の方向の所定の間隔の間に配置されるとともに、前記第１の方向に対して交差する第２の方向に延在し、かつ、前記第１の方向に第１のピッチで配列した８本の第１乃至第８配線と、
    　前記第１乃至第８配線の終端部分に隣接する領域にて前記第１の方向の前記所定の間隔の間に配置されるとともに、前記第２方向に延在し、かつ、前記第１の方向に第２のピッチで配列した７本の第１乃至第７引き出し配線と、
    　前記第１引き出し配線と前記第２引き出し配線との間に配置されるとともに前記第１引き出し配線及び前記第２の引き出し配線と接続される第１ブリッジ部と、
    　前記第３引き出し配線と前記第４引き出し配線との間に配置されるとともに前記第３引き出し配線及び前記第４引き出し配線と接続される第２ブリッジ部と、
    　前記第５引き出し配線と前記第６引き出し配線との間に配置されるとともに前記第５引き出し配線及び前記第６引き出し配線と接続される第３ブリッジ部と、
    　前記第１ブリッジ部の少なくとも一部と接触する第１コンタクト部と、
    　前記第２ブリッジ部の少なくとも一部と接触する第２コンタクト部と、
    　前記第３ブリッジ部の少なくとも一部と接触する第３コンタクト部と、
    　前記第８引き出し配線と接触する第４コンタクト部と、
    を備え、
    　前記第１引き出し配線及び前記第２引き出し配線の一方は、前記第２配線に接続され、
    　前記第３引き出し配線及び前記第４引き出し配線の一方は、前記第４配線に接続され、
    　前記第５引き出し配線及び前記第６引き出し配線の一方は、前記第６配線に接続され、
    　前記第７引き出し配線は、前記第８配線と接続される半導体装置。
  9. 　前記第１引き出し配線及び前記第２引き出し配線の他方、及び、前記第３引き出し配線及び前記第４引き出し配線の他方、並びに、前記第５引き出し配線及び前記第６引き出し配線の他方は、前記第１乃至第８配線のいずれとも接続されない、請求項８記載の半導体装置。
  10. 　前記第１乃至第４コンタクト部は、前記第１の方向に第３のピッチで配列し、
    　前記第３のピッチは、前記第１のピッチの２倍である、請求項８又は９記載の半導体装置。
  11. 　前記第２のピッチは、前記第１のピッチの８／７倍である、請求項８乃至１０のいずれか一に記載の半導体装置。
  12. 　前記所定の間隔は、前記第１のピッチの８倍である、請求項８乃至１１のいずれか一に記載の半導体装置。
  13. 　前記第２乃至第４コンタクト部は、前記第１コンタクト部の中心を通る前記第１の方向のライン上に配置される、請求項８乃至１２のいずれか一に記載の半導体装置。
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