KR20060000358A - 반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치방법 - Google Patents

반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호라인 및 파워라인 배치 방법을 공개한다. 그 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다. 따라서 반도체 메모리 장치가 고집적화 되어 칩 사이즈가 증가되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 한다.

Description

반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치 방법{Semiconductor memory device and signal line and power line arrangement method thereof}
도 1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타낸 도면.
도 2는 도 1에 나타낸 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 도면.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 도면.
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 도면.
도 6은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대용량화 및 고 집적화되는 반도체 메모리 장치가 고속으로 동작될 수 있도록 하는 반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치 방법에 관한 것이다.
반도체 메모리 장치가 대용량화, 고속화됨에 따라, 반도체 메모리 장치는 보다 고 집적화되고 있다.
이에 반도체 메모리 장치는 보다 축소된 디자인 룰에 의해 제조되는데 보다 고속 동작을 가지는 반도체 메모리 장치에서 라인의 넓이와 라인간의 간격을 그에 따라 무제한적으로 감소시키는 데에는 어려움이 따른다.
왜냐하면, 고속의 신호를 전송하여야 하는 라인의 라인 넓이와 라인간의 간격을 줄일 경우에는 그만큼 저항값 및 캐패시턴스 값과 라인간의 커플링(coupling) 영향이 증가하기 때문이다.
이때의 커플링이란 한쪽 라인에 흐르는 신호에 의하여 다른 쪽 라인에 흐르는 신호의 논리 레벨이 흔들리는 것을 말한다.
반대로 저항값 및 캐패시턴스 값을 줄이기 위해 라인의 넓이와 라인간의 간격을 크게 할 경우에는 칩 사이즈가 그에 따라 커지고 라인의 길이도 증가되는 결과가 초래된다.
도 1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 것이다.
도 1에서, 10은 메모리 셀 어레이를, 20은 컬럼 디코더를, 30은 로우 디코더를 각각 나타내고, CJ는 접합 영역을, SWD는 서브 워드라인 드라이버 영역을, SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다.
그리고 NWE은 복수개의 워드라인 인에이블 신호라인을, CSL은 복수개의 컬럼선택 신호라인을 LIO는 복수개의 로컬데이터 입출력라인을, GIO는 복수개의 글로벌데이터 입출력라인을, PL은 복수개의 파워라인을 각각 나타낸다.
도 1에 나타낸 메모리 셀 어레이(10)는 접합 영역(CJ), 서브 워드라인 드라이버 영역(SWD), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다.
그리고 접합 영역(CJ)에는 서브 워드라인 드라이버를 제어하기 위한 제어신호 발생 회로 및 센스 증폭기를 제어하기 위한 제어 신호 발생회로가 배치되고, 서브 워드라인 드라이버 영역(SWD)에는 서브 워드라인 드라이버들이 배치되고, 센스 증폭기(SA)에는 센스 증폭기들이 배치된다.
도 1에 나타낸 블록들 각각의 기능과 신호라인 및 파워라인 배치를 설명하면 다음과 같다.
메모리 셀 어레이(10)는 파워라인(PL)을 통해 동작전압을 제공받아, n개의 컬럼선택 신호라인(CSL) 및 m개의 워드라인 인에이블 신호라인(NWE)을 통해 전송되는 워드라인 선택 신호 및 컬럼선택 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다.
컬럼 디코더(20)는 파워라인(PL)을 통해 동작전압을 제공받아, 컬럼 어드레스(CA)를 디코딩하여 특정 컬럼선택 신호라인(CSL)을 선택하기 위한 컬럼선택 신호들을 발생한다.
로우 디코더(30)는 파워라인(PL)을 통해 동작전압을 제공받아, 로우 어드레스(RA)를 디코딩하여 워드라인 인에이블 신호라인(NWE)을 선택하기 위한 워드라인 선택 신호들을 발생한다.
워드라인 인에이블 신호라인(NWE)은 서브 워드라인 드라이버 영역(SWD)과 서브 메모리 셀 어레이 영역(SMCA)위에 세로 방향으로 배치되고, 로컬데이터 입출력라인(LIO)은 접합 영역(CJ)과 센스 증폭기 영역(SA)위에 워드라인 인에이블 신호라인(NWE)과 동일한 방향으로 배치된다.
컬럼선택 신호라인(CSL) 및 글로벌데이터 입출력라인(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)위에 워드라인 인에이블 신호라인(NWE)과 직교하는 방향으로 배치된다.
그리고 파워라인(PL)은 워드라인 인에이블 신호라인(NWE)과 로컬 입출력 라인(LIO) 사이의 남은 영역 및 컬럼선택 신호라인(CSL)과 글로벌 입출력 라인(GIO) 사이의 남은 영역에 그물망 형태로 배치된다.
도 2는 도 1에 나타낸 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 것으로, 도 1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일부호로 나타내었고, 사선이 없는 라인은 1층에 배치되는 라인들을, 사선으로 채워진 라인은 2층에 배치되는 라인들을 각각 나타낸다.
도 2에 나타낸 신호라인 및 파워라인 배치 방법을 설명하면 다음과 같다.
워드라인 인에이블 신호라인들(NWE), 로컬데이터 입출력라인들(LIO), 및 파워라인들(PL)은 1층에 배치된다. 이때의 파워라인들(PL)은 워드라인 인에이블 신호 라인들(NWE) 및 로컬데이터 입출력라인들(LIO)사이의 남은 영역에 워드라인 인에이블 신호라인(NWE)과 동일한 방향으로 배치된다.
컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인들(PL)은 2층에 배치된다. 이때의 파워라인들(PL)은 컬럼선택 신호라인(CSL) 및 글로벌데이터 입출력라인(GIO)사이의 남은 영역에 컬럼선택 신호라인(CSL)과 동일한 방향으로 배치된다.
결과적으로 워드라인 인에이블 신호라인들(NWE), 로컬데이터 입출력라인(LIO), 파워라인들(PL)은 1층에 동일한 방향으로 배치되고, 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인들(PL)은 2층에 동일한 방향으로 배치된다.
그러나 반도체 메모리 장치가 대용량화, 고집적화되면 상기의 도면에 도시된 바와 같이 2층에 배치되는 컬럼선택 신호라인(CSL), 및 글로벌데이터 입출력라인(GIO)과 같이 제한된 면적의 메모리 셀 어레이내의 배치되어야 될 신호라인들의 수가 많아지게 된다.
이에 증가된 신호라인들의 수에 비례하여 신호라인의 넓이 및 신호라인 간의 간격은 감소되어 신호라인을 통해 전송되는 신호는 증가된 로딩과, 증가된 커플링 영향으로 인해 증가된 딜레이값을 가지게 된다.
즉, 신호라인을 통해 신호의 전송시간은 증가된 신호라인 로딩과 커플링 영향으로 인해 늦어지게 된다.
따라서 종래의 신호라인 및 파워라인 배치 방법을 채택하는 반도체 메모리 장치는 경우, 반도체 메모리 장치가 대용량 및 고집적화되면 될 수록 고속의 동작을 지원하기가 어려워지는 문제를 가지게 된다.
본 발명의 목적은 반도체 메모리 장치의 칩 사이즈가 증가하더라도 고속의 동작 속도를 지원할 수 있도록 하는 신호라인의 배치 구조를 가지는 반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 제 1 형태의 반도체 메모리 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 2 형태의 반도체 메모리 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 3 형태의 반도체 메모리 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 워드라인 인에이블 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 제 1 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 4 형태의 반도체 메모리 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 1 형태의 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법은 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고,
상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하 고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 2 형태의 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법은 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고, 상기 컬럼 선택 신호라인들과 상기 2 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 3 형태의 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법은 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고, 상기 워드라인 인에이블 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 제 1 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 제 4 형태의 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법은 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치 방법을 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 것으로, 도 1 에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고 이에 대한 상세한 설명은 생략하기로 한다.
사선이 없는 라인들은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을, 점으로 채워진 라인들은 3층에 배치되는 라인들을 각각 나타낸다.
도 3에 나타낸 신호라인 및 파워라인 배치 방법을 설명하면 다음과 같다.
워드라인 인에이블 신호라인(NWE), 로컬데이터 입출력라인(LIO), 및 파워라인(PL)은 도 2와 동일한 방법으로 1층에 배치한다.
글로벌데이터 입출력라인(GIO), 및 파워라인(PL)은 도 2와 동일한 방법으로 2층에 배치한다.
그리고 컬럼선택 신호라인(CSL)은 2층과 3층에 지그재그 형태로 분산 배치한다.
즉, 메모리 셀 어레이(10)의 상위축 또는 하위축을 기준으로 하여 홀수번째 또는 짝수번째 위치하는 컬럼선택 신호라인(CSL)은 2층에 배치하고, 메모리 셀 어레이(10)의 상위축 또는 하위축을 기준으로 하여 짝수번째 또는 홀수번째 위치하는 컬럼선택 신호라인(CSL)은 3층에 배치하여 준다.
이때, 2층에 배치되는 컬럼선택 신호라인(CSL)과 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)이 충분한 라인 넓이 및 간격을 가지도록 컬럼선택 신호라인(CSL)과 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)이 배치되는 위치를 조정하여 줄 수 있다.
또, 2층에 배치되는 컬럼선택 신호라인(CSL)의 라인 넓이 및 라인간의 간격은 3층에 배치되는 컬럼선택 신호라인(CSL)의 라인 넓이 및 라인간의 간격과 상이할 수 있다.
왜냐하면, 신호라인의 라인 넓이는 메탈레이어의 특성, 인접하여 적층되는 메탈레이어들의 영향에 의한 메탈레이어의 캐패시턴스 값, 및 전송할 신호의 특성을 고려하여 획득되기 때문이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 것으로, 도 3 에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고 이에 대한 상세한 설명은 생략하기로 한 다.
워드라인 인에이블 신호라인(NWE), 로컬데이터 입출력라인(LIO), 및 파워라인(PL)은 도 2와 동일한 방법으로 1층에 배치한다.
그리고 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)은 2층과 3층에 지그재그 형태로 분산 배치한다.
즉, 메모리 셀 어레이(10)의 상위축 또는 하위축을 기준으로 하여 홀수번째 또는 짝수번째 위치하는 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)은 2층에 배치하고, 메모리 셀 어레이(10)의 상위축 또는 하위축을 기준으로 하여 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)은 3층에 배치한다.
이때의 2층에 배치되는 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)의 라인 넓이 및 라인간의 간격은 3층에 배치되는 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인(PL)의 라인 넓이 및 간격과 상이할 수 있다.
왜냐하면, 신호라인의 라인 넓이는 메탈레이어의 특성, 인접하여 적층되는 메탈레이어들의 영향에 의한 메탈레이어의 캐패시턴스 값, 및 전송할 신호의 특성을 고려하여 획득되기 때문이다.
도 3 및 도 4의 신호라인 및 파워라인 배치 방법은 종래의 제한된 영역에 배치되어야 할 컬럼 선택 신호라인들(CSL), 글로벌 입출력 라인(GIO), 및 파워라인(PL)의 라인 넓이 또는 라인 간의 간격이 제한된 영역에 배치되어야 할 워 드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)의 라인 넓이 또는 라인 간의 간격 보다 좁은 경우의 반도체 메모리 장치에 적합한 방법이다.
또한 경우에 따라서는 제한된 영역에 배치되어야 할 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)의 라인 넓이 또는 라인 간의 간격이 제한된 영역에 배치되어야 할 컬럼 선택 신호라인들(CSL), 글로벌 입출력 라인(GIO), 및 파워라인(PL)의 라인 넓이 또는 라인 간의 간격 보다 좁을 수도 있는데, 이하의 도 5와 도 6에서는 상기와 같은 경우에 적합한 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기로 한다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 것으로, 도 5 에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고 이에 대한 상세한 설명은 생략하기로 한다.
사선이 없는 라인들은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을, 점으로 채워진 라인들은 3층에 배치되는 라인들을 각각 나타낸다.
도 5에 나타낸 신호라인 및 파워라인 배치 방법을 설명하면 다음과 같다.
컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인들(PL)은 도 2와 동일한 방법으로 2층에 배치한다.
로컬 입출력 라인(LIO), 및 파워라인(PL)은 도 2와 동일한 방법으로 1층에 배치한다.
그리고 워드라인 인에이블 신호라인(NWE)은 1층과 3층에 지그재그 형태로 분산 배치한다.
즉, 메모리 셀 어레이(10)의 좌측 또는 우축을 기준으로 하여 홀수번째 또는 짝수번째 위치하는 워드라인 인에이블 신호라인(NWE)은 1층에 배치하고, 메모리 셀 어레이(10)의 좌측 또는 우축을 기준으로 하여 짝수번째 또는 홀수번째 위치하는 워드라인 인에이블 신호라인(NWE)은 3층에 배치하여 준다.
이때, 1층에 배치되는 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)이 충분한 라인 넓이 및 간격을 가지도록 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)이 배치되는 위치를 조정하여 줄 수 있다.
또, 1층에 배치되는 워드라인 인에이블 신호라인(NWE)의 라인 넓이 및 라인간의 간격은 3층에 배치되는 워드라인 인에이블 신호라인(NWE)의 라인 넓이 및 라인간의 간격과 상이할 수 있다.
왜냐하면, 라인의 라인 넓이는 메탈레이어의 특성, 인접하여 적층되는 메탈레이어들의 영향에 의한 메탈레이어의 캐패시턴스 값, 및 전송할 신호의 특성을 고려하여 획득되기 때문이다.
도 6은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법을 설명하기 위한 것으로, 도 3에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고 이에 대한 상세한 설명은 생략하기로 한 다.
컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO), 및 파워라인들(PL)은 도 2와 동일한 방법으로 2층에 배치한다.
워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)은 1층과 3층에 지그재그 형태로 분산 배치한다.
즉, 메모리 셀 어레이(10)의 좌측 또는 우축을 기준으로 하여 홀수번째 또는 짝수번째 위치하는 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)은 1층에 배치하고, 메모리 셀 어레이(10)의 좌측 또는 우축을 기준으로 하여 짝수번째 또는 홀수번째 위치하는 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)은 3층에 배치하여 준다.
이때의 1층에 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)의 라인 넓이 및 라인간의 간격은 3층에 배치되는 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO), 및 파워라인(PL)의 라인 넓이 및 간격과 상이할 수 있다.
왜냐하면, 신호라인의 라인 넓이는 메탈레이어의 특성, 인접하여 적층되는 메탈레이어들의 영향에 의한 메탈레이어의 캐패시턴스 값, 및 전송할 신호의 특성을 고려하여 획득되기 때문이다.
이상과 같이 본 발명에서는 1 층 또는 2층에 배치되는 라인이 충분한 라인 넓이 및 간격을 가지지 못하는 경우, 2층의 상부에 별도의 층을 추가하고, 3 층과 2 층의 이들 라인을 분산 배치하여, 1 층, 2 층, 및 3층에 배치되는 신호라인이 항 상 충분한 신호라인의 라인 넓이 및 간격을 확보할 수 있도록 하여 준다.
즉, 반도체 메모리 장치가 대용량화 및 고집적화 되더라도 고속 동작을 수행할 수 있도록 지원한다.
또한 상기의 설명에서는 1층에 워드라인 인에이블 신호라인(NWE), 로컬 입출력 라인(LIO)을 배치하고, 2층에 컬럼선택 신호라인(CSL), 글로벌데이터 입출력라인(GIO)을 배치한 것을 바람직한 실시예로 설명하였으나, 층을 달리하여 신호라인이 배치된 경우에도, 상기의 방법을 적용하여 신호라인을 배치하여 줄 수 있음은 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이의 신호라인 및 파워라인 배치 방법은 상부에 별도에 메탈 레이어를 추가하고, 추가된 메탈 레이어로 신호라인을 분산 배치함으로서, 충분한 라인 넓이 및 라인 간의 간격을 확보할 수 있도록 한다.
따라서 라인의 로딩과 라인간의 커플링 효과를 감소시켜, 반도체 메모리 장치가 대용량화 및 고집적화 되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 하여 준다.

Claims (20)

  1. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고,
    상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 제 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 1층에 배치되고, 상기 제 2 신호라인들과 상기 컬럼 선택 신호라인의 일부는 2층에 배치되고, 상기 컬럼 선택 신호라인의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 2 신호라인들과 상기 컬럼 선택 신호라인의 일부는 1층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 2층에 배치되고, 상기 컬럼 선택 신호라인의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 2 신호라인들과 상기 컬럼 선택 신호라인의 일부는 1층에 배치되고, 상기 컬럼 선택 신호라인의 일부는 2층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고,
    상기 컬럼 선택 신호라인들과 제 2 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 반도체 메모리 장치는
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 1층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 2층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 반도체 메모리 장치는
    상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 1층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 2층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 반도체 메모리 장치는
    상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 1층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들의 일부는 2층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고,
    상기 워드라인 인에이블 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 제 1 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 1층에 배치되고, 상기 제 1 신호라인들과 워드라인 인에이블 신호라인들의 일부는 2층에 배치되고, 상기 워드라인 인에이블 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도 체 메모리 장치.
  11. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 신호라인들과 워드라인 인에이블 신호라인들의 일부는 1층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 2층에 배치되고, 상기 워드라인 인에이블 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 신호라인들과 워드라인 인에이블 신호라인들의 일부는 1층에 배치되고, 상기 워드라인 인에이블 신호라인들의 일부는 2층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고,
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 반도체 메모리 장치는
    상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 1층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 2층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 반도체 메모리 장치는
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 1층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 2층에 배치되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 1층에 배치 되고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들의 일부는 2층에 배치되고, 상기 컬럼 선택 신호라인들과 상기 제 2 신호라인들은 3층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고,
    상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법.
  18. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고,
    상기 컬럼 선택 신호라인들과 상기 2 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법.
  19. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고,
    상기 워드라인 인에이블 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 제 1 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모 리 장치의 신호라인 및 파워라인 배치 방법.
  20. 워드라인 인에이블 신호라인들과 상기 워드라인 인에이블 신호라인들과 직교되는 방향으로 배치되는 컬럼 선택 신호라인들을 구비하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법에 있어서,
    상기 워드라인 인에이블 신호라인들과 동일한 방향으로 제 1 신호라인들을 배치하는 단계; 및
    상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2신호라인들을 배치하는 단계를 구비하고,
    상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 컬럼 선택 신호라인들과 제 2 신호라인들은 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 및 파워라인 배치 방법.
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* Cited by examiner, † Cited by third party
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KR20180070035A (ko) * 2016-12-16 2018-06-26 삼성전자주식회사 메모리 장치 및 메모리 장치의 도전 라인들의 배치 방법

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