TWI529740B - 具有冗餘配置之堆疊式記憶結構及其方法 - Google Patents

Description

具有冗餘配置之堆疊式記憶結構及其方法

本揭露涉及一種堆疊式記憶結構及其方法，更具體地說，係涉及一種具有冗餘配置之堆疊式記憶結構及其方法。

記憶晶片配置有冗餘行以及/或冗餘列來修復在記憶晶片測試時所檢測的一些記憶單元故障。在一些方法當中，為了可以修復在二維記憶晶片中更多的記憶單元故障數目，冗餘行以及/或冗餘列是沿著X維度及Y維度來擴展。

然而，隨著高密度、高性能及/或低功率記憶晶片的發展趨勢，記憶晶片中記憶單元故障的數目變得更高。為了配合記憶單元故障的增加，更多的冗餘行及/或冗餘列被添加在記憶晶片的X維度和/或Y維度，因而使記憶晶片的面積增加。

此外，列冗餘多工電路係配置以位移使用於冗餘列的資料或是採用自冗餘列的資料。隨著Y維度的冗餘列數目的增加，為了獲得更多的位移操作，列冗餘多工電路的數目也增加，列冗餘多工電路係配置以位移使用於冗餘列的資料 或是採用自冗餘列的資料。如此，存取或寫入資料時間被增加。因此，有解決上述缺陷的需要。

在一些實施例當中，堆疊式記憶結構係配置一冗餘層來更新一缺陷層。在一些實施例當中，堆疊式記憶結構係在各層之冗餘行及/或冗餘列，並以一層之冗餘行或列來修復一缺陷行或列。據此，相較於其他的方式記憶晶片之面積，本揭露之堆疊式記憶結構之一層面積係為更小。此外，相較於與其他的方式，由於本揭露減少了用於冗餘列之位移操作，讀取或寫入資料的時間也會被降低。

在一些實施例之中，方法包含接收具有堆疊式記憶陣列的第一層之第一位址，使具有堆疊式記憶陣列之第二層啟用於存取，且提供第二行位址以存取第二層。

在一些實施例當中，電路包含堆疊式記憶陣列及控制電路。堆疊式記憶陣列包含有第一層及第二層。控制電路係配置用於接收第一層之第一位址，致使第二層啟用於存取，以及提供第二行位址用於存取第二層。

在一些實施例之中，電路包含有堆疊式記憶結構及控制電路。堆疊式記憶結構包含第一層及第二層。每一第一層及第二層包含有記憶陣列及第一行解碼電路。第一行解碼電路係配置存取記憶陣列之一行。控制電路係配置餘接收第一層之記憶陣列之第一位址，使第二層之第一行解碼電路啟用，以及提供第二行位址給第二層之行解碼電路。

上文已相當廣泛地概述本揭露之技術特徵，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範 圍標的之其他技術特徵將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例作為修改或設計其他結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10‧‧‧堆疊記憶體結構

102‧‧‧控制電路

104‧‧‧輸入輸出電路

112‧‧‧記憶陣列

1122‧‧‧放大部分

114‧‧‧解碼電路

116‧‧‧解碼電路

30‧‧‧堆疊記憶體結構

304‧‧‧輸入輸出電路

322‧‧‧記憶陣列

3222‧‧‧放大部分

40‧‧‧堆疊記憶體結構

402‧‧‧控制電路

404‧‧‧輸入輸出電路

412‧‧‧記憶陣列

4122‧‧‧放大部分

4124‧‧‧冗餘行

4126‧‧‧冗餘列

414‧‧‧解碼電路

416‧‧‧解碼電路

418‧‧‧解碼電路

502‧‧‧控制電路

80‧‧‧堆疊式記憶結構

804‧‧‧輸入輸出電路

812‧‧‧記憶陣列

8122‧‧‧放大部分

8124‧‧‧冗餘行

8126‧‧‧冗餘列

L0‧‧‧控制及輸入輸出層

L1‧‧‧正規層

L2‧‧‧正規層

RL‧‧‧冗餘層

MC‧‧‧記憶單元

WL‧‧‧字線

BL‧‧‧位元線

LBL‧‧‧局部位元線

GBL‧‧‧總體位元線

BLB‧‧‧互補位元線

LBLB‧‧‧局部互補位元線

GBLB‧‧‧總體互補位元線

ADR‧‧‧位址

L_ADR‧‧‧位址

R_ADR‧‧‧位址

L_ADR1‧‧‧位址

L_ADR2‧‧‧位址

L1_EN‧‧‧信號

L2_EN‧‧‧信號

RC1_EN‧‧‧信號

RC2_EN‧‧‧信號

S_CTRL‧‧‧位移控制信號

下列圖示係併入說明書內容之一部分，以供闡述本揭露之各種實施例，進而清楚解釋本揭露之技術原理。

為了使本揭露之敘述更加詳盡與完備，可參照下列描述並配合下列圖式，其中類似的元件符號代表類似的元件。然以下實施例中所述，僅用以說明本揭露，並非用以限制本揭露的範圍。

圖1為一些實施例具有冗餘層之堆疊式記憶結構之透視示意圖。

圖2為一些實施例存取如圖1所示之堆疊式記憶結構之方法流程圖。

圖3為一些實施例具有冗餘層之堆疊式記憶結構之透視示意圖。

圖4為一些實施例具有冗餘行及/或冗餘列之堆疊式記憶結構之透視示意圖。

圖5為一些實施例於圖4之堆疊式記憶結構之一層之上視圖。

圖6為一些實施例存取如圖4所示之堆疊式記憶結構之方法流程圖。

圖7為一些實施例存取如圖4所示之堆疊式記憶結構之方法流程圖。

圖8為一些實施例具有冗餘行及/或冗餘列之堆疊式記憶結構之透視示意圖。

在各個附圖中相似的參考符號等同相似的元件。

本揭露於圖式中之一些實施例或一些範例皆使用特定的語言文字進行描述。然而，應當可預期且可理解的是本揭露的範圍並不局限於此。本揭露所涉及所屬技術領域中具有通常知識者，可以在本實施例描述中思慮到的任何變化及修飾，以及在此文件當中做出任何更進一步原理的應用。參考符號可能在整個本揭露的實施例中重複使用，但即使這些實施例共用相同的參考符號，並不一定是需要將一個實施例的特徵應用於另一實施例中。且應當理解的是，當本揭露之一元件係為“連接到”或“耦接到”另一元件時，此元件可以直接連接到或耦接到其他元件，或者是透過中間的元件連接或耦接。

在底下的描述中，當設備是高態有效時，一個有效信號是以高位邏輯值啟用一個相應的設備。相反的，一個無效信號是以低位邏輯值停用相應的設備。當設備是低態有效時，有效信號是以低位邏輯值啟用此設備，以及無效信號是以高位邏輯值使其無效，以停用此設備。

具冗餘配置之堆疊式記憶結構

圖1為一些實施例具有冗餘層之堆疊式記憶結構10之透視示意圖。在圖1當中，堆疊式記憶結構10係配置冗餘層RL來置換缺陷正規層L2。缺陷正規層L2具有例如一個或多個缺陷記憶單元，以及/或一個或多個缺陷字線。堆疊式記憶結構10包含有控制及輸入輸出層L0、正規層L1、正規層L2以及冗餘層RL。控制及輸入輸出層L0包含有控制電路102及輸入輸出電路104。每一正規層 L1、正規層L2及冗餘層RL包含有記憶陣列112、一層解碼電路114以及一行解碼電路116。為求簡潔，記憶陣列112及其組件、層解碼電路114以及行解碼電路116僅標記在正規層L1，而無標記在正規層L2以及冗餘層RL。記憶陣列112包含有4x4記憶單元MC，其中記憶單元MC示意在記憶陣列112之放大部分1122之中。請參照所示之放大部分1122，其他記憶陣列112之記憶單元MC皆具有相同結構。堆疊式記憶結構10僅是舉例說明，堆疊式記憶結構具有其他數目之正規層及冗餘層、在每一層其他數目之記憶陣列以及在每一記憶陣列其它數目之記憶單元都在本揭露設想範圍之中。

如同記憶陣列112之放大部分1122所示，記憶單元MC耦接字線WL、位元線BL、以及互補位元線BLB。字線WL係配置以由其控制通過資料，以進行記憶單元MC之資料寫入或讀取。位元線BL以及互補位元線BLB則配置以傳遞差分電壓，此差分電壓表示寫入至或存取自記憶單元MC的資料。放大部分1122所示之記憶單元MC僅是示例，記憶單元MC亦可以是任何類型的可讀寫之記憶，例如靜態隨機存取存儲器(SRAM)以及動態隨機存取存儲器(DRAM)。此外，具有其他數目之字線及位元線之記憶單元之態樣皆在本揭露設想範圍之中。

在堆疊式記憶結構10中，每一行記憶單元MC在其所相應之正規層L1、正規層L2或冗餘層RL中耦接各自的字線WL。每一穿越相異的正規層L1、正規層L2以及冗餘層RL的垂直列中的記憶單元MC，係耦接於位元線BL及互補位元線BLB。在一些實施例中，每一垂直列之位元線BL及互補位元線BLB可由直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線的方式實施。控制電路102係配置用於接收一個或多個欲被存取之記憶單元MC之一位址ADR，以及產生正規層L1、正規層L2或冗餘層RL之一層位址 L_ADR，以及與層位址L_ADR相應之層其中一行之一行位址R_ADR。在一些實施例中，控制電路102包含有程式化保險絲用於將所匹配之缺陷正規層之層位址，例如正規層L2之層位置，轉換為冗餘層RL之層位址L_ADR。

每一層解碼電路114係配置接收來自控制電路102之層位址L_ADR，以及行位址R_ADR，且當接收之層位址L_ADR相應於層解碼電路114所存在之正規層L1、正規層L2或冗餘層RL時，則產生一個有效的層啟用信號L1_EN、L2_EN或RL_EN。每一層解碼電路114亦配置使行位址R_ADR與層啟用信號L1_EN，L2_EN或RL_EN一併通過。在一些實施例中，層位址L_ADR和行位址R_ADR係使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線之實施方式垂直地傳送給相異的正規層L1、正規層L2及冗餘層RL。

每一行解碼電路116係配置接收來自與其相應之層解碼電路114之層啟用信號L1_EN，L2_EN或RL_EN以及行位址R_ADR，且當此層之啟用信號L1_EN，L2_EN或RL_EN為有效時，則基於行位址R_ADR，於相應之記憶陣列112中，選擇其中行。

輸入輸出電路104係配置通過相應的位元線BL和互補位元線BLB以發送前往或接收來自正規層L1、正規層L2或冗餘層RL之選擇行的資料。在一些實施例中，相對於每一垂直列記憶單元，輸入輸出電路104包含有感測放大器、資料驅動器和正反器或鎖存電路，只是為簡化起見，於圖式中並未示出。每一個感測放大器配置感測在讀取期間，基於透過相應之位元線BL以及之互補位元線BLB接收之差分電壓，進行資料感測。每一資料驅動器配置於寫入期間，基於將要寫入的資料而驅動相應之位元線BL以及互補位元線BLB。每一個正反器或鎖存電路配置以儲存讀取的資料或將要寫入的資料。

如圖1所示之的功能方塊圖之結構係為範例。舉例而言，在其 它實施例中，正規層L1、正規層L2及冗餘層RL之層解碼電路114係配置在控制電路102之中，並且控制電路102基於接收位址ADR產生啟用信號L1_EN，L2_EN和RL_EN，以及行位址R_ADR。啟用信號L1_EN，L2_EN或RL_EN和行位址R_ADR係使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線的實施方式垂直地傳送給相應之正規層L1、正規層L2或冗餘層RL。

存取具有冗餘配置之堆疊式記憶結構之方法

圖2為一些實施例存取圖1之堆疊式記憶結構之方法流程圖20及22。圖2所示存取由冗餘層RL之一行修復的一行。流程圖20包含有透過控制電路102執行之操作，以及流程圖22包含有透過堆疊式記憶結構10之其他部分相應於控制電路102執行之操作。

在流程圖20之操作步驟202中，接收堆疊式記憶結構10之正規層L2之一位址ADR。

在操作步驟204中，啟用堆疊式記憶結構10之冗餘層RL之存取。於一些實施例之中，控制電路102將所接收的位址ADR中的之一層位址轉換成冗餘層RL之層位址L_ADR，以及傳送層位址L_ADR以啟用冗餘層RL。

在操作步驟206中，提供於位址ADR中之一行位址作為行位址R_ADR以用於存取冗餘層RL之一行。

於流程圖22之操作步驟222中，透過層解碼電路114，依據所接收的層位址L_ADR及行位址R_ADR，啟用冗餘層RL之行解碼電路116，並且提供其行位址R_ADR。在一些實施例中，冗餘層RL之層解碼電路114傳送一有效的層啟用信號RL_EN以啟動相應之行解碼電路116。

在操作步驟224中，行解碼電路116基於行位址R_ADR選擇冗餘層RL之一行以置換正規層L2之一行。

在操作步驟226中，輸入輸出電路104透過相應之位元線BL以及互補位元線BLB傳送前往或接收來自冗餘層RL之一行之資料。

在參考圖1所描述之實施例當中，冗餘層RL是堆疊在堆疊式記憶結構10中，因此不會導致增加正規層L1或正規層L2的面積。此外，在一些實施例當中，由於冗餘層RL置換缺陷正規層L2，可不使用在其他的方法中所使用之列冗餘多工電路。因此，讀取資料及寫入資料所需時間也隨之下降。再者，在一些實施例當中，透過關閉被冗餘層RL置換的正規層L2，或是關閉未被使用之冗餘層RL來節省功率。

另一具有冗餘配置的堆疊式記憶結構

圖3為一些實施例具有冗餘層之堆疊式記憶結構30之透視示意圖。圖3之堆疊式記憶結構30相似於圖1之堆疊式記憶結構10，惟不同之處在於堆疊式記憶結構30具有局部位元線LBL及局部互補位元線LBLB在每一正規層L1、正規層L2或冗餘層RL運行，以及總體位元線GBL和總體互補位元線GBLB穿越在正規層L1、正規層L2及冗餘層RL運行。堆疊式記憶結構30包含有控制及輸入輸出層L0、正規層L1、正規層L2以及冗餘層RL。控制及輸入輸出層L0包含有控制電路102及輸入輸出電路304。每一正規層L1、正規層L2及冗餘層RL包含有記憶陣列322，一層解碼電路114及一行解碼電路116。記憶陣列322包含有4x4記憶單元MC，其中配置有總體位元線GBL及總體互補位元線GBLB之一記憶單元MC示意在記憶陣列322之放大部分3222之中。在同一行中的記憶單元MC具有如同放大部分3222中所示記憶單元MC的結構，而記憶陣列322之其他記憶單元MC則不配置總體位元線GBL及總體互補位元線GBLB。

如同記憶陣列322之放大部分3222所示，記憶單元MC耦接字線 WL、局部位元線LBL、局部互補位元線LBLB、總體位元線GBL和總體互補位元線GBLB。字線WL係配置以由其控制通過資料，以進行記憶單元MC之資料寫入及讀取。而互相耦接的局部位元線LBL及總體位元線GBL、以及互相耦接的局部互補位元線LBLB和總體互補位元線GBLB則配置以傳遞表示寫入至或讀取自記憶單元MC的資料的差分電壓。

在堆疊式記憶結構30之中，每一記憶陣列322之每一行記憶單元MC耦接各自的字線WL。在同一層L1、L2或RL中的每一水平列中的記憶單元MC耦接各自的局部位元線LBL及局部互補位元線LBLB。每一局部位元線LBL及每一局部互補位元線LBLB沿著相應的正規層L1、正規層L2及冗餘層RL水平地運行，且分別耦接於穿越相異的正規層L1、正規層L2及冗餘層RL垂直地運行的總體位元線GBL和總體互補位元線GBLB。在一些實施例當中，總體位元線GBL及總體互補位元線GBLB使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線的實施方式垂直地穿越相異的正規層L1、正規層L2或冗餘層RL運行。

控制電路102、層解碼電路114及行解碼電路116之相關描述可參考圖1，故在此省略。

輸入輸出電路304係配置以通過總體位元線GBL和總體互補位元線GBLB發送前往或接收來自正規層L1、正規層L2或冗餘層RL之選擇行的資料。欲被寫入的資料係從輸入輸出電路304傳送到總體位元線GBL和總體互補位元線GBLB、局部位元線LBL以及局部互補位元線LBLB，然後到所選擇行。而從所選擇行讀取的資料係從所選擇行傳送至局部位元線LBL及局部互補位元線LBLB、總體位元線GBL和總體互補位元線GBLB，然後到輸入輸出電路304。

在一些其他的實施例(圖未示)當中，相異的正規層L1、正 規層L2或冗餘層RL共用一行解碼電路116，因此，每一正規層L1、正規層L2及冗餘層RL具有一選擇行。每一正規層L1、正規層L2或冗餘層RL相應的層解碼電路114基於層位址L_ADR啟用在正規層L1、正規層L2或冗餘層RL之選擇行及輸入輸出電路304之間的資料傳送。

在一些實施例中，用於存取圖3中之堆疊式記憶結構30之方法相似於圖2相關之描述，其中相異處為操作步驟226。對於用於堆疊式記憶結構30而言，輸入輸出電路304是通過總體位元線GBL和互補式總體位元線GBLB傳送前往或接收來自冗餘層RL之一行的資料。其它相似於圖2所描述之方法的操作步驟則不在此贅述。而圖3相關實施例的優點與上述圖1之相關實施例相似，故在此省略。

再一具有冗餘配置的堆疊式記憶結構

圖4為一些實施例具有冗餘行及/或冗餘列之堆疊式記憶結構40之透視示意圖。在圖4中，堆疊式記憶結構40之每一正規層L1或正規層L2配置冗餘行4124，以置換相同的正規層或相異的正規層之缺陷行，或是分布於多層正規層之缺陷行。舉例而言，位於一層之缺陷行是由一行中之一個或多個缺陷記憶單元或是行之缺陷字線造成。相異分布於多層正規層的缺陷行是由跨越多層正規層的缺陷位元線及缺陷互補位元線造成。

堆疊式記憶結構40之每一正規層L1或正規層L2亦配置有冗餘列4126，以置換在相同的正規層、相異的正規層、或是缺陷列三者之間之缺陷列。缺陷列具有例如相同的正規層或是相異的正規層之一列中的一個或多個缺陷記憶單元。相異的正規層之間的缺陷列例如跨越在相異的正規層之間的缺陷位元線或是缺陷互補位元線。

堆疊式記憶結構40包含有控制及輸入輸出層L0、正規層L1及正規層L2。控制及輸入輸出層L0包含有控制電路402及輸入輸出電路 404。

每一正規層L1及正規層L2包含有記憶陣列412、一層解碼電路414、一行解碼電路416用於正規行及冗餘行4124，以及一行解碼電路418用於冗餘列4126。記憶陣列412包含有5x5記憶單元MC，其中有四行是正規行，還有一行是冗餘行4124，以及有四列正規列，以及一列冗餘列4126。其中記憶單元MC示意在記憶陣列412之放大部分4122。請參照所示之放大部分1122其他記憶陣列412之記憶單元MC皆具有相同結構。堆疊式記憶結構40僅是舉例說明，堆疊式記憶結構具有其他數目之正規層，其他數目冗餘行及/或冗餘列，以及每一層之其他數目記憶單元MC都在本揭露設想範圍之中。

記憶陣列412之放大部分4122與圖1中之記憶陣列112之放大部分1122相同，其相關細節描述在此省略。

在堆疊式記憶結構40之中，每一正規行之記憶單元MC之於相應之正規層L1或正規層L2耦接各自的字線WL。每一冗餘行4124的記憶單元MC於相應之正規層L1或正規層L2耦接至字線WL。冗餘列4126之每一記憶單元MC耦接至各自的字線WL。

圖5為一些實施例於圖4之堆疊式記憶結構之正規層L1之上視圖。正規層L2之上視圖相似於正規層L1。圖5並未示出正規層L1之位元線BL及互補位元線BLB，以使在圖4中被位元線BL及互補位元線BLB遮蓋正規行的字線及冗餘行4124的字線，以及冗餘列4126的字線可清楚顯示。在圖4中，每一穿越多層正規層L1、正規層L2的垂直列中之記憶單元MC係耦接位元線BL及互補位元線BLB。在一些實施例當中，每一垂直列之位元線BL及互補位元線BLB皆可使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線的方式來實施。

控制電路402係配置用於接收一個或多個欲被存取之記憶 單元MC之一位址ADR，以及產生冗餘行之一層位址L_ADR1及行位址R_ADR，以及/或產生冗餘列之一層位址L_ADR1、一層位址L_ADR2、一行位址R_ADR以及位移控制信號S_CTRL。

關於冗餘行，控制電路402將位址ADR中之層位址置換為設有冗餘行4124之正規層L1或正規層L2之層位址L_ADR1，並將位址ADR中之行位址置換為冗餘行4124之行位址R_ADR，以使冗餘行4124置換層位址所指之缺陷正規行。

在一些實施例當中，控制電路402包含有程式化保險絲用於將所匹配缺陷正規行之層位址ADR轉換為相同或相異層中的冗餘行4124之層位址L_ADR1及行位址R_ADR。

關於冗餘列，控制電路402利用位址ADR之層位址及行位址產生層位址L_ADR1及行位址R_ADR。

接著，控制電路402產生冗餘列4126所位於之正規層L1或正規層L2之層位址L_ADR2，以置換具有位址ADR之正規行之記憶單元MC。此外，當產生冗餘列4126所在正規層L1或正規層L2之層位址L_ADR2時，控制電路402產生位移控制信號S_CTRL。在一些實施例中，控制電路402包含有程式化保險絲用於基於所匹配缺陷列之層位址ADR，在相同或相異層冗餘列4126之記憶單元MC之層位址L_ADR2及行位址R_ADR，以及用於產生相應之位移控制信號S_CTRL。

每一層解碼電路414係配置接收來自控制電路402之層位址L_ADR1、層位址L_ADR2以及行位址R_ADR，且當接收之層位址L_ADR1及層位址L_ADR2相應於層解碼電路414所存在之正規層L1或正規層L2時，產生一個有效的層啟用信號L1_EN或L2_EN。

每一層解碼電路414亦配置當接收之層位址L_ADR2相應於在層解碼電路414所存在之正規層L1或正規層L2時，產生一有效的冗餘列啟用信號RC1_EN或RC2_EN。

每一層解碼電路414亦配置使行位址R_ADR與層啟用信號L1_EN、L2_EN，以及冗餘列啟用信號RC1_EN或RC2_EN一併通過。

在一些實施例中，層位址L_ADR1、層位址L_ADR2及行位址R_ADR皆可使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線的實施方式來垂直地傳送給多層的正規層。

每一行解碼電路416係配置接收來自與其相應之層解碼電路414之層啟用信號L1_EN或L2_EN及行位址R_ADR，且當此層之啟用信號L1_EN或L2_EN為有效時，則基於行位址R_ADR，於相應記憶陣列412中，選擇其中行。

每一行解碼電路418係配置接收來自與其相應之層解碼電路414之冗餘列啟用信號RC1_EN或RC2_EN以及行位址R_ADR，且當冗餘列啟用信號RC1_EN或RC2_EN為有效時，則基於行位址R-ADR，於所相應冗餘列4126中選擇記憶單元MC。

輸入輸出電路404係配置通過相應的位元線BL和局部位元線BLB，以發送前往或接收來自正規層L1或正規層L2中之選擇行的資料。

輸入輸出電路404包含有對應每一垂直列之記憶單元MC之感測放大器、資料驅動器和正反器或鎖存電路。只是為簡化起見，於圖式中並未示出。每一個感測放大器、資料驅動器及正反器或鎖存電路與圖1之相關描述相同，故在此省略。

此外，輸入輸出電路404包含有列冗餘多工電路，配置依 據位移控制信號S_CTRL，進行冗餘列4126之資料位移，以及介於冗餘列4126以及具有一或多個被置換的記憶單元MC該列之間的中間列之資料位移。只是為簡化起見，於圖式中並未示出。

如圖4所示之的功能區塊之劃分係為範例。舉例而言，在其它實施例中，正規層L1及正規層L2之層解碼電路414係配置在控制電路402之中，並且控制電路402基於接收位址ADR產生層啟用信號L1_EN及L2_EN，冗餘列啟用信號RC1_EN及RC2_EN，以及之行位址R_ADR。啟用信號L1_EN、L2_EN、RC1_EN、RC2_EN以及行位址R_ADR垂直地傳送給相應的正規層L1或正規層L2。

另一存取具有冗餘配置的堆疊式記憶結構之方法

圖6為一些實施例存取圖4之堆疊式記憶結構40之方法流程圖60及62。圖6所示之方法存取由相異層之冗餘行4124修復的一行。相似的操作應用亦在相同層之冗餘行4124修復的一行。流程圖60包含有透過控制電路402執行之操作，以及流程圖62包含有透過堆疊式記憶結構40之其他部分相應於控制電路402執行之操作。

在流程圖60之操作步驟602中，接收堆疊式記憶結構40之正規層L1之位址ADR。

在操作步驟604中，啟用堆疊式記憶結構40之正規層L2之存取。

於一些實施例之中，控制電路402將所接收的位址ADR中之一層位址及一行位址轉換成正規層L2之冗餘行4124之層位址L_ADR1以及行位址R_ADR，以及傳送層位址L_ADR1啟用正規層L2。在其他實施例當中，改為啟用與位址ADR所指之行所在之層相同的正規層L1。

於操作步驟606中，提供與位址ADR中之行位址相異之行位址R_ADR，以存取正規層之冗餘行4124。在其他實施例當 中，當正規層L1被啟用時，位址ADR之一行位址被使用作為行位址R_ADR，以用於存取正規層L1之冗餘行4124。

在流程圖62之操作步驟622中，正規層L2之層解碼電路414依據所接收層位址L_ADR及行位址R_ADR，啟用行解碼電路416，並且提供其行位址R_ADR。

在一些實施例之中，正規層L2之層解碼電路414傳送一有效的層啟用信號L2_EN，以啟用相應之行解碼電路416。

在操作步驟624之中，正規層L2之行解碼電路416基於行位址R_ADR選擇正規層L2之冗餘行4124由以置換正規層L1之一行。

於操作步驟626之中，輸入輸出電路404通過位元線BL及互補位元線BLB傳送前往或接收來自正規層L2之冗餘行4124之資料。

再一存取具有冗餘配置之堆疊式記憶結構之方法

圖7係根據一些實施例之存取圖4之堆疊式記憶結構之方法流程圖70及72。圖7所示方法存取由相異層中的冗餘列4126之一記憶單元MC修復之一行之一記憶單元MC。相似之操作步驟亦應用於利用相同層之冗餘列4126來修復一行之一記憶單元。

流程圖70包含有透過控制電路402執行之操作，以及流程圖62包含有透過堆疊式記憶結構40之其他部分相應於控制電路402執行之操作。

在流程圖70之操作步驟702中，接收堆疊式記憶結構40之正規層L1之位址ADR。

在操作步驟704中，啟用堆疊式記憶結構40之正規層L2中的冗餘列4126之存取。

在一些實施例當中，控制電路502基於所接收位址ADR之 一層位址及一行位址產生正規層L2之冗餘列4126之層位址L_ADR2，且傳送層位址L_ADR2以啟用正規層L2之冗餘列4126。

於其他實施例當中，改為啟用與位址ADR所指之的行所在之層相同之正規層L1。

於操作步驟706中，使用位址ADR之一行位址作為行位址R_ADR，以存取正規層L2之冗餘列4126之一記憶單元。

在其他實施例當中，當正規層L1被啟用時，使用位址ADR之一行位址作為行位址R_ADR，以存取正規層L1之冗餘列4126。

在流程圖72之操作步驟722中，正規層L2之層解碼電路414依據所接收層位址L_ADR2及行位址R_ADR，啟用冗餘列之行解碼電路418，並且提供其行位址R_ADR。

在一些實施例之中，正規層L2之層解碼電路414傳送一有效的冗餘列啟用信號RC2_EN，以啟用相應之行解碼電路418。

在操作步驟724之中，正規層L2之行解碼電路418基於行位址R_ADR選擇正規層L2的冗餘列4126之記憶單元MC。

在流程圖70之操作步驟708之中，啟用正規層L1之存取。在一些實施例中，控制電路402傳送位址ADR之層位址以啟用正規層L1。

在操作步驟710中，提供行位址R_ADR以存取正規層L1之一行。

在流程圖72之操作步驟726之中，正規層L1之層解碼電路414依據所接收層位址L_ADR1及行位址R_ADR，啟用行解碼電路416，並且提供其行位址R_ADR。

在一些實施例當中，正規層L1之層解碼電路414傳送一有 效的層啟用信號L1_EN，以啟用相應之行解碼電路416。

在操作步驟728，行解碼電路416基於行位址R_ADR選擇正規層L1之行。

在流程圖70之操作步驟712之中，以正規層L2的冗餘列4126之記憶單元置換正規層L1中所選擇行之一記憶單元MC。

在一些實施例中，控制電路402傳送位移控制信號S_CTRL給輸入輸出電路404之冗餘多工電路，以置換正規層L1之所選擇一行之記憶單元。

在流程圖72之操作步驟730中，輸入輸出電路404通過相應的位元線BL及互補位元線BLB，傳送前往或接收來自被正規層L2中的冗餘列4126的記憶單元置換的正規層L1之一行的記憶單元MC之資料。

在圖4之一些實施例相關描述當中，每一正規層L1及正規層L2的冗餘行4124及冗餘列4126可用來修復堆疊式記憶結構40之相同層或相異層中之一行或一列。

因此，當一正規層L2有之二缺陷行或缺陷列時，除相同的正規層L2之冗餘行或冗餘列以外，可使用另一正規層L1中的冗餘行或冗餘列。

據此，正規層L2之記憶陣列412並不須要沿著X維度添加冗餘行，亦無須沿著Y維度添加冗餘列。相較於其他方式，堆疊式記憶結構40的每一層面積較小。此外，相較於其他方式，由於在每一層中的冗餘列的數量被減少，透過冗餘多工電路來進行位移操作的次數亦被減少。因此，讀取或寫入資料的時間也會被降低。

再一具有冗餘配置的堆疊式記憶結構

圖8為一些實施例具有冗餘行及/或冗餘列之堆疊式記憶結構80之透視示意圖。

圖8之堆疊式記憶結構80相似於圖4之堆疊式記憶結構40，惟相異之處在於堆疊式記憶結構80具有局部位元線LBL及局部互補位元線LBLB穿越在每一正規層L1或正規層L2，以及總體位元線GBL和總體互補位元線GBLB穿越在正規層L1或正規層L2。

堆疊式記憶結構80包含有控制及輸入輸出層L0以及正規層L1、正規層L2。控制及輸入輸出層L0包含有控制電路402及輸入輸出電路804。

每一正規層L1及正規層L2包含有記憶陣列812，一層解碼電路414、一用於正規及冗餘行之行解碼電路416以及一用於冗餘列之行解碼電路418。記憶陣列812包含有5x5記憶單元MC，其中配置有總體位元線GBL及總體互補位元線GBLB之記憶單元MC示意在記憶陣列812之放大部分8122之中。

在同一行中的記憶單元MC具有如同放大部分8122中所示記憶單元MC的結構，以及記憶陣列812之其他記憶單元MC不配置總體位元線GBL及總體互補位元線GBLB。

放大部分8122與圖3中之放大部分3222相同，其相關細節描述在此省略。

在堆疊式記憶結構80之中，各正規行、冗餘行8124以及在各層冗餘列8126之記憶單元MC之字線WL之配置相似於圖4之堆疊式記憶結構40。

每一水平列之記憶單元於相應的正規層L1或正規層L2耦接各自的局部位元線LBL及局部互補位元線LBLB。每一局部位元線LBL及局部互補位元線LBLB沿著相應的正規層L1或正規層L2水平穿越地運行，且分別耦接至於穿越相異的正規層L1及正規層L2垂直地運行的總體位元線GBL，和總體互補位元線GBLB。

在一些實施例當中，總體位元線GBL及總體互補位元線 GBLB係使用直通矽晶穿孔(TSVs)、跨層導孔(ILVs)、導孔(vias)以及/或金屬線之實施方式來垂直地穿越在相異正規層L1及正規層L2運行。

控制電路402、層解碼電路414及行解碼電路416與參考圖1所述內容相同，故在此省略。

輸入輸出電路804係配置通過總體位元線GBL和總體互補位元線GBLB發送前往或接收來自正規層L1或正規層L2所選擇行之資料。

在正規層L1或/及正規層L2與輸入輸出電路804之間寫入或讀取資料的信號流與參考圖3所述之實施方式相同，故在此省略。

輸入輸出電路804，相似於圖4之輸入輸出電路404，具有列冗餘多工電路，配置依據位移控制信號S_CTRL，進行冗餘列8126之資料位移及介於冗餘列8126以及缺陷列之間的中間列的資料。

在一些其他的實施例(圖未示)當中，相異的正規層L1及正規層L2共用一行解碼電路416及共用一行解碼電路418，因此，每一層具有一選擇正規或冗餘行，以及一個相應冗餘列之選擇記憶單元MC。

在相應的正規層L1或正規層L2的每一層解碼電路414基於層位址L_ADR1，啟用在正規層L1或正規層L2之選擇正規或冗餘行及輸入輸出電路804之間通過資料，以及基於層位址L_ADR2，啟用在相應的冗餘列8126之選擇記憶單元及輸入輸出電路804之間通過資料。

在一些實施例中，用於存取圖8中之堆疊式記憶結構80之方法相似於參考圖6及圖7相關之描述，且相異於圖6之操作步驟626及圖7之操作步驟730。

用於堆疊式記憶結構80之操作步驟626及操作步驟730，輸入輸出電路804透過總體位元線GBL和總體互補位元線GBLB傳送或接收資料，其它操作步驟相似於圖6及圖7所描述之方法，故在此省略。而參考圖8所述這些實施例的優點相似於圖4之相關描述，故在此省略。

本揭露之技術內容及技術特點已揭示如上，然而本揭露所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多裝置或結構可以相異之方法實施或以其它結構予以取代，或者採用上述二種方式之組合。

10‧‧‧堆疊式記憶結構

102‧‧‧控制電路

104‧‧‧輸入輸出電路

112‧‧‧記憶陣列

1122‧‧‧放大部分

114‧‧‧解碼電路

116‧‧‧解碼電路

L0‧‧‧控制及輸入輸出層

L1‧‧‧正規層

L2‧‧‧正規層

RL‧‧‧冗餘層

MC‧‧‧記憶單元

WL‧‧‧字線

L_ADR‧‧‧位址

R_ADR‧‧‧位址

L1_EN‧‧‧信號

L2_EN‧‧‧信號

RL_EN‧‧‧信號

BL‧‧‧位元線

BLB‧‧‧互補位元線

Claims (18)

1. 一種記憶體的操作方法，包括：接收一堆疊式記憶陣列之一第一層之一第一位址；使該堆疊式記憶陣列之一第二層啟用以供存取；以及提供一第二行位址以存取該第二層，其中該提供一第二行位址以存取該第二層之步驟包括提供該第一位址之一第一行位址作為該第二行位址以選擇該第二層之一行。
2. 一種記憶體的操作方法，包括：接收一堆疊式記憶陣列之一第一層之一第一位址；使該堆疊式記憶陣列之一第二層啟用以供存取；以及提供一第二行位址以存取該第二層，其中該提供一第二行位址以存取該第二層之步驟包括提供該第一位址之一第一行位址作為該第二行位址以選擇該第二層之一第一列之一記憶單元。
3. 根據請求項2所述之方法，更包括：使該第一層啟用以供存取；以及提供該第一層之該第一行位址，以選擇該第一層之一行。
4. 根據請求項2所述之方法，更包括：使該第二層之該第一列之該記憶單元的資料位移以置換該第一層之一記憶單元的資料。
5. 根據請求項2所述之方法，更包括：接收該第一層之一第三位址；使該第一層啟用以供存取；以及 提供該第三位址之一第三行位址以選擇該第一層之一第一列之一記憶單元。
6. 一種記憶體的操作方法，包括：接收一堆疊式記憶陣列之一第一層之一第一位址；使該堆疊式記憶陣列之一第二層啟用以供存取；以及提供一第二行位址以存取該第二層，其中該第二層為一冗餘層，並且該提供一第二行位址以存取該第二層之步驟包括提供與該第一位址之一第一行位址相異之該第二行位址，以選擇該第二層之一冗餘行。
7. 一種電路，包括：一堆疊式記憶陣列，其包含一第一層及一第二層；以及一控制電路，經配置以執行下列步驟：接收該第一層之一第一位址；使該第二層啟用以供存取；以及提供一第二行位址用於存取該第二層；以及一行解碼電路，經配置以基於該第二行位址選擇該第二層之一行，其中該控制電路提供該第一位址之一第一行位址作為該第二行位址給該行解碼電路。
8. 一種電路，包括：一堆疊式記憶陣列，其包含一第一層及一第二層；以及一控制電路，經配置以執行下列步驟：接收該第一層之一第一位址；使該第二層啟用以供存取；以及提供一第二行位址用於存取該第二層；以及一第一行解碼電路，經配置以基於該第二行位址選擇該第 二層之一第一列之一記憶單元，其中該控制電路提供該第一位址之一第一行位址作為該第二行位址給該第一行解碼電路。
9. 根據請求項8所述之電路，更包括：一第二行解碼電路，其中，該控制電路更經配置以使該第一層啟用以供存取，以及其中，該第二行解碼電路經配置以基於該第一行位址選擇該第一層之一行。
10. 根據請求項8所述之電路，更包括：一冗餘多工電路，經配置以位移該第二層之該第一列之該記憶單元的資料以置換該第一層之一記憶單元的資料。
11. 根據請求項8所述之電路，其中：該第一行解碼電路更經配置以基於一第三行位址選擇該第一層之一第一列之一記憶單元；以及該控制電路更經配置以執行下列步驟：接收該第一層之一第三位址；使該第一層啟用以供存取；以及提供該第三位址之該第三行位址給該第一行解碼電路。
12. 一種電路，包括：一堆疊式記憶陣列，其包含一第一層及一第二層；以及一控制電路，經配置以執行下列步驟：接收該第一層之一第一位址；使該第二層啟用以供存取；以及提供一第二行位址用於存取該第二層；以及 一行解碼電路，經配置以基於該第二行位址選擇該第二層之一行，其中該第二層為一冗餘層，並且該控制電路提供相異於該第一行位址之該第二行位址給該行解碼電路。
13. 一種電路，包括：一堆疊式記憶結構，其包括一第一層及一第二層，且每一該第一層及該第二層包括：一記憶陣列；以及一第一行解碼電路，經配置以存取該記憶陣列之一行；以及一控制電路，經配置以執行以下步驟：接收該第一層之該記憶陣列之一第一位址；使該第二層之該第一行解碼電路啟用；以及提供該第一位址之一第一行位址作為該第二行位址給該第二層之該第一行解碼電路。
14. 一種電路，包括：一堆疊式記憶結構，其包括一第一層及一第二層，且每一該第一層及該第二層包括：一記憶陣列；以及一第一行解碼電路，經配置以存取該記憶陣列之一行；以及一控制電路，經配置以執行以下步驟：接收該第一層之該記憶陣列之一第一位址；以及使該第二層之該第一行解碼電路啟用；以及一第二行解碼電路，經配置以存取該各層之一第一列之一記憶單元， 其中，該控制電路提供該第一位址之一第一行位址作為該第二層之該第二行解碼電路之該第二行位址。
15. 根據請求項14所述之電路，其中該控制電路更經配置以執行下列步驟：使該第一層之該第一行解碼電路啟用；以及提供該第一位址之該第一行位址給該第一層之該第一行解碼電路。
16. 根據請求項14所述之電路，更包括：一冗餘多工電路，經配置以位移該第二層之該第一列之該記憶單元的資料以置換該第一層之一記憶單元的資料。
17. 根據請求項14所述之電路，其中該控制電路更經配置以執行下列步驟：接收該第一層之一第三位址；使該第一層之該第二行解碼電路啟用；以及提供該第三位址之該第三行位址給該第一層之該第二行解碼電路。
18. 一種電路，包括：一堆疊式記憶結構，其包括一第一層及一第二層，且每一該第一層及該第二層包括：一記憶陣列；以及一第一行解碼電路，經配置以存取該記憶陣列之一行；以及一控制電路，經配置以執行以下步驟：接收該第一層之該記憶陣列之一第一位址；以及使該第二層之該第一行解碼電路啟用；以及提供一第二行位址給該第二層之該第一行解碼電 路，其中該第二層為一冗餘層，並且該控制電路提供相異於該第一行位址之該第二行位址給該第一層之該第一行解碼電路。