KR20090123675A - 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 셀 어레이가 형성되는 코아 영역, 상기 셀 어레이의 워드라인을 선택하기 위한 로우 어드레스 제어부가 형성되는 로우 영역, 및 상기 셀 어레이의 비트라인을 선택하기 위한 칼럼 어드레스 제어부가 형성되는 칼럼 영역을 포함하고, 상기 코아 영역에 배치되어 상기 로우 영역과 연결되는 제 1 금속 라인; 상기 코아 영역에서 상기 제 1 금속라인과 수직한 방향으로 배치되고, 상기 제 1 금속라인과 연결되는 제 2 금속 라인; 및 상기 칼럼 영역에 배치되고 상기 제 2 금속 라인과 연결되는 제 3 금속라인;을 포함하는 것을 특징으로 한다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 배선 배치에 관한 것이다.
반도체 장치는 다수의 뱅크로 구성되어 있으며, 각 뱅크는 셀 어레이를 포함하는 코어 영역과 상기 셀 어레이의 특정 셀에 데이터를 저장 또는 독출하기 위해 셀을 선택하고 제어하기 위한 회로들이 배치되는 주변 영역으로 구성되어 있다. 그리고 이러한 주변 영역에는 셀 어레이의 워드라인을 선택하기 위한 X 제어부와 셀 어레이의 비트라인을 선택하기 위한 Y 제어부가 배치된다.
통상적인 반도체 장치는 도 1과 같이 나타낼 수 있다.
도1에서, wl1 ~ wlm은 워드 라인 선택신호들을, y1 ~ yn은 컬럼 선택신호들을 각각 나타내고, WL1 ~ WLm은 워드 라인들을, (BL1, BL1B) ~ (BLn, BLnB)은 비트 라인쌍들을 각각 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 워드 라인들(WL1 ~ WLm) 각각과 비트 라인쌍들((BL1, BL1B) ~ (BLn, BLnB)) 각각의 사이에 연결된 복수개의 메모리 셀들 (MC11 ~ MCmn)을 구비하여, 라이트 시에 데이터(din)를 입력하여 선택된 메모리 셀에 라이트하고, 리드시에 선택된 메모리 셀에 저장된 데이터를 리드하여 데이터(dout)를 출력한다.
로우 디코더(12)는 액티브 명령(ACT)에 응답하여 로우 어드레스(RA)를 디코딩하여 워드 라인 선택신호들(wl1 ~ wlm)을 발생한다. 데이터 입출력 게이트(14)는 컬럼 선택 신호들(y1 ~ yn)에 응답하여 라이트 시에는 데이터(Din)를 데이터(din)로 전송하고, 리드시에는 데이터(dout)를 데이터(Dout)로 전송한다. 컬럼 디코더(16)는 리드 및 라이트 명령(RD, WR)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호들(y1 ~ yn)을 발생한다. 데이터 입출력 회로(18)는 라이트 명령(WR)에 응답하여 데이터(DIN)를 입력하여 데이터(Din)를 출력하고, 리드 명령(RD)에 응답하여 데이터(Dout)를 입력하여 데이터(DOUT)를 출력한다. 제어부(19)는 명령어(COM)를 입력하여 액티브, 리드, 및 라이트 명령들(ACT, RD, WR)을 발생한다.
그리고 도시하지는 않았으나, 비트라인의 전위차를 증폭하여 데이터 입출력 게이트에 전달하는 센스 앰프와 워드라인을 인에이블하기 위한 워드라인 드라이버 회로 등을 포함한다.
셀 어레이(10), 센스 앰프, 및 워드라인 드라이버 등이 배치되는 영역을 코아 영역, 상기 로우 디코더(12)가 배치되는 영역을 X 영역, 및 칼럼 디코더(16)가 배치되는 영역을 Y 영역이라고 하면 도 2와 같이 간략히 나타낼 수 있다. 도 2는 본 발명과 관련이 없는 회로나 금속라인은 생략하고 본 발명과 직접 관련된 부분만 을 간략히 도시한 것이다.
코아 영역(20)에는 워드라인(wl)과 비트라인(bl)이 서로 교차하여 배치되어 있고, 전원을 공급하기 위한 파워 메시(power mesh) 라인 등이 배치되어 있다. 그리고 X영역(22)에는 다수의 제 1 금속라인들(M1x)이 세로 방향으로 배치되고 Y 영역(24)에는 가로 방향으로 다수의 제 2 금속라인들(M2x)가 배치되어 있다. X 영역을 로우 영역, Y 영역을 칼럼 영역이라고도 부른다. 본 발명에서는 상황에 따라 이들 용어를 함께 사용하기로 한다.
상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)는 연결노드(N1~N8)을 통해 연결된다.
상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)은 글로벌(global) 라인에 해당한다. 글로벌 라인이란 블록과 블록 사이를 연결하는 배선을 의미한다.
도 2와 같은 종래의 배치 상태에서는 Y 영역(24)의 제 2 금속라인들(M2x)의 연결을 위해 제 2 금속라인들(M2x)과 동일한 수의 제 1 금속라인들(M1x)이 필요하다. 따라서 제 1 금속라인들(M1x)의 배치를 위한 공간확보가 필요하다. 그리고 상기 금속라인들의 연결을 위한 연결 노드(N1~N8)를 형성하기 위한 공간도 필요하다.
그러나 반도체 메모리 장치가 점점 고집적화되고 소형화되어 감에 따라 이러한 공간확보에 많은 어려움이 있다.
본 발명은 X 영역과 Y 영역의 글로벌 라인을 코아 영역을 통해 연결함으로써 X 영역에 배치되는 글로벌 라인 배치에 필요한 공간을 줄이는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 셀 어레이가 형성되는 코아 영역, 상기 셀 어레이의 워드라인을 선택하기 위한 로우 어드레스 제어부가 형성되는 로우 영역, 및 상기 셀 어레이의 비트라인을 선택하기 위한 칼럼 어드레스 제어부가 형성되는 칼럼 영역을 포함하고, 상기 코아 영역에 배치되어 상기 로우 영역과 연결되는 제 1 금속 라인; 상기 코아 영역에서 상기 제 1 금속라인과 수직한 방향으로 배치되고, 상기 제 1 금속라인과 연결되는 제 2 금속 라인; 및 상기 칼럼 영역에 배치되고 상기 제 2 금속 라인과 연결되는 제 3 금속라인;을 포함하는 것을 특징으로 한다.
상기 제 3 금속라인은 상기 제 1 금속라인과 평행한 방향으로 배치되는 것이 바람직하다.
상기 제 3 금속라인은 글로벌 라인인 것이 바람직하다.
상기 제 1 금속라인과 상기 제 2 금속라인은 파워 메쉬 라인인 것이 바람직하다.
본 발명에 의하면 Y 영역에 배치되는 글로벌 라인과 X 영역을 코아 영역을 통해 연결함으로써 X 영역 글로벌 라인 배치에 필요한 공간을 줄일 수 있다.
따라서 본 발명은 반도체 메모리 장치의 소형화를 도모할 수 있다.
본 발명은 코아 영역에 X 영역과 Y 영역을 연결하는 연결라인을 배치하여 X 영역의 면적을 줄일 수 있는 금속라인 배치에 관해 기재한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 살펴보기로 한다.
도 3은 본 발명에 따른 반도체 장치의 금속라인 배치를 간략히 도시한 것이다. 코아 영역(20), X 영역(22), 및 Y 영역(24)이 반도체 메모리 장치에서 하는 역할은 동일하므로 상세한 설명은 생략한다.
도 3을 참조하면, 코아 영역(20)에는 다수의 제 1 금속라인들(M1x)이 가로 방향으로 배치되어 있고, 다수의 제 2 금속라인들(M2x)이 세로 방향으로 배치되어 있으며, 상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)은 서로 교차하는 지점에서 노드(N1~N8)를 형성한다. 상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)은 메탈 콘택(미도시)을 통해 연결될 수 있다. 상기 제 1 금속라인들(M1x)들은 X 영역(22)과 연결되고 상기 제 2 금속라인들(M2x)들은 Y 영역(24)과 연결된다.
X 영역(22)에는 종래와 달리 금속라인들이 배치되지 않고 X 영역 내에 존재하는 회로들은 단순히 상기 제 1 금속라인들(M1x)과 연결된다.
Y 영역(24)에는 제 3 금속라인들(M3x)가 상기 제 1 금속라인들(M1x)과 나란한 방향으로 배치되고, 상기 제 2 금속라인들(M2x)을 통해 상기 제 1 금속라인들(M1x)과 연결된다.
상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)은 코아 영역(20)에 배치되어 있는 비트라인이나 워드라인과는 다른 층에 형성되므로 코아 영역(20)에 이들을 배치하더라도 코아 영역(20)의 면적이 커진다거나 하는 문제는 발생하지 않는다.
그리고 상기 제 1 금속라인들(M1x)과 제 2 금속라인들(M2x)을 별도로 형성할 수도 있지만 종래 배치되어 있는 파워 메쉬(power mesh) 라인을 이용할 수도 있다. 즉, 파워 메시 라인들 중 사용되지 않는 일부 라인들을 이용하여 X 영역과 Y 영역을 연결함으로서 X 영역에 글로벌 라인을 별도로 배치하지 않고도, 종래와 동일한 기능을 가진 메모리 장치를 구현할 수 있다.
도 1은 종래 기술에 따른 반도체 장치의 블럭도
도 2는 종래 기술에 따른 반도체 장치의 X, Y 영역의 연결을 도시한 블럭도
도 3은 본 발명에 따른 반도체 장치의 X, Y 영역의 연결을 도시한 블럭도

Claims (4)

  1. 셀 어레이가 형성되는 코아 영역, 상기 셀 어레이의 워드라인을 선택하기 위한 로우 어드레스 제어부가 형성되는 로우 영역, 및 상기 셀 어레이의 비트라인을 선택하기 위한 칼럼 어드레스 제어부가 형성되는 칼럼 영역을 포함하고,
    상기 코아 영역에 배치되어 상기 로우 영역과 연결되는 제 1 금속 라인;
    상기 코아 영역에서 상기 제 1 금속라인과 수직한 방향으로 배치되고, 상기 제 1 금속라인과 연결되는 제 2 금속 라인; 및
    상기 칼럼 영역에 배치되고 상기 제 2 금속 라인과 연결되는 제 3 금속라인;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 3 금속라인은 상기 제 1 금속라인과 평행한 방향으로 배치되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 3 금속라인은 글로벌 라인인 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 금속라인과 상기 제 2 금속라인은 파워 메쉬 라인인 반도체 메모 리 장치.
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