JPS6069900A - リ−ドオンリ−メモリ− - Google Patents
リ−ドオンリ−メモリ−Info
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- JPS6069900A JPS6069900A JP58176067A JP17606783A JPS6069900A JP S6069900 A JPS6069900 A JP S6069900A JP 58176067 A JP58176067 A JP 58176067A JP 17606783 A JP17606783 A JP 17606783A JP S6069900 A JPS6069900 A JP S6069900A
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- Japan
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- memory array
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の属する分野〉
本発明はマスク等の手段によりデータを書き込むリード
オンリーメモリー（以下ＲＯＭと略す。
オンリーメモリー（以下ＲＯＭと略す。
）の工Ｃに関し、さらに詳しくは、訂正回路付きのＲＯ
Ｍの工Ｏに関する。
Ｍの工Ｏに関する。
〈従来技術〉
第８図に従来からのＲＯＭの構成の１例を示す。アドレ
ス入力信号１はアドレスデコーダ２によりデコードされ
ワード線４の１本が選択される。
ス入力信号１はアドレスデコーダ２によりデコードされ
ワード線４の１本が選択される。
メモリアレイ６はマ） ＩＪソックス状データが格納さ
れており、ワード線４により選択された１行にに対応す
るデータがビット線５に出力される。さらにアドレス入
力信号８と出力回路乙によりビット線５はマルチプレッ
クスされ出力信号７を出力する。アドレス入力信号１を
αビット、アドレス入力信号８をｂビット、出力信号７
をＣピッ１とすればメモリアレイ３の行数は２ａであり
、桁数す は２ ×ｃである。メモリアレイ６が格納するデータの
ビット数は２ａ＋ｂｘｃである。
れており、ワード線４により選択された１行にに対応す
るデータがビット線５に出力される。さらにアドレス入
力信号８と出力回路乙によりビット線５はマルチプレッ
クスされ出力信号７を出力する。アドレス入力信号１を
αビット、アドレス入力信号８をｂビット、出力信号７
をＣピッ１とすればメモリアレイ３の行数は２ａであり
、桁数す は２ ×ｃである。メモリアレイ６が格納するデータの
ビット数は２ａ＋ｂｘｃである。
従来のＲＯＭの欠点はデータが１ビット誤りであっても
不良品として扱われることである。近年工Ｃ１７）製造
技術が向上し大１ｉのデータ（例えば１００万ビツト）
を格納するＲＯＭが生産または開発されているが、たっ
た１ビツトの誤りで不良にされるため製造の歩留りが非
常に悪い。又、製造メーカーからの出荷時点で動作が正
しくてもシステム内での動作中に１ビツトでも不良にな
ればシステム全体が不良動作する可能性がある。従来、
このような不良に対しては、誤り訂正用の回路を別に用
意して対処していた。その１つの例が第９図である。今
、それを１２８ＫＸ８ビツトの例を用いて説明する。
不良品として扱われることである。近年工Ｃ１７）製造
技術が向上し大１ｉのデータ（例えば１００万ビツト）
を格納するＲＯＭが生産または開発されているが、たっ
た１ビツトの誤りで不良にされるため製造の歩留りが非
常に悪い。又、製造メーカーからの出荷時点で動作が正
しくてもシステム内での動作中に１ビツトでも不良にな
ればシステム全体が不良動作する可能性がある。従来、
このような不良に対しては、誤り訂正用の回路を別に用
意して対処していた。その１つの例が第９図である。今
、それを１２８ＫＸ８ビツトの例を用いて説明する。
ＲＯＭ２０１と２０６は同じ１２８ＫＸ’８ピツ） ０
） ＲＯＭであり２１１はＲＯＭ ２０１ （Ｄ出力信
号２０５（８ビツト）とＲＯ，Ｍ２Ｏ６の出力信号’
２１０（４ビツトを使い他の４ビツトは不使用）を入力
とし１ビツトの誤りを訂正する誤り訂正回路であり、８
ビツトのデータを出力信号２１２として出力する。
） ＲＯＭであり２１１はＲＯＭ ２０１ （Ｄ出力信
号２０５（８ビツト）とＲＯ，Ｍ２Ｏ６の出力信号’
２１０（４ビツトを使い他の４ビツトは不使用）を入力
とし１ビツトの誤りを訂正する誤り訂正回路であり、８
ビツトのデータを出力信号２１２として出力する。
又、ＲＯＭ２０１と２０６は第８図と同じ構成であり、
２０２と２０７はアドレスデコーダー。
２０２と２０７はアドレスデコーダー。
２０３と２０８はメモリアレイ、２０４と２０９は出力
回路、２０５と２１０は出力信号である。
回路、２０５と２１０は出力信号である。
しかし、図示されるように同一機能のアドレスデコーダ
２０２と２０７があり、明らかにむだをしておりコスト
の上昇の１つの原因である。又、一般にＩＣの入出力端
子はパッドと入出力バッファで大きなチップ面積を占有
する。しかし、第９図に示すようにこの場合、入出力端
子は２つずついるのでその分余計なチップ面積が必要と
なる。
２０２と２０７があり、明らかにむだをしておりコスト
の上昇の１つの原因である。又、一般にＩＣの入出力端
子はパッドと入出力バッファで大きなチップ面積を占有
する。しかし、第９図に示すようにこの場合、入出力端
子は２つずついるのでその分余計なチップ面積が必要と
なる。
ところで、第９図のように誤り訂正回路を付ければＲＯ
Ｍ２０１と２０６は良品である必要はなく歩留りの向上
に役立つ。しかしながら誤り訂正回路が正じぐ動作する
ためには２０５と２１０の信号に１ビツト以上の誤りが
あってはならない。
Ｍ２０１と２０６は良品である必要はなく歩留りの向上
に役立つ。しかしながら誤り訂正回路が正じぐ動作する
ためには２０５と２１０の信号に１ビツト以上の誤りが
あってはならない。
つまりＲＯＭ２０１の１つのアドレスに２ビツト以上の
ｍｖ、ｙあってはならないしＲＯＭ２０６の１つのアド
レスに２ビツト以上の誤りがあってはならなく、かつＲ
ＯＭ２０１の１ビツトの誤りのアドレスとＲＯＭ２０６
の１ビツトの誤りのアドレスが同一であってはならない
。従ってＲＯＭ２０１とＲＯＭ２０６は互いに関係があ
り、ＲＯＭ２０１用に製造したＲＯＭとＲＯＭ２０６用
に製造したＲＯＭを自由に組合わせることはできなく（
つまり、たとえば両方で同一のアドレスに不良があって
はならない。）製造上及び保守上大きな問題である。
ｍｖ、ｙあってはならないしＲＯＭ２０６の１つのアド
レスに２ビツト以上の誤りがあってはならなく、かつＲ
ＯＭ２０１の１ビツトの誤りのアドレスとＲＯＭ２０６
の１ビツトの誤りのアドレスが同一であってはならない
。従ってＲＯＭ２０１とＲＯＭ２０６は互いに関係があ
り、ＲＯＭ２０１用に製造したＲＯＭとＲＯＭ２０６用
に製造したＲＯＭを自由に組合わせることはできなく（
つまり、たとえば両方で同一のアドレスに不良があって
はならない。）製造上及び保守上大きな問題である。
以」二に示したように従来の技術では、コストが余分に
かかり又、製造上及び保守上に大きな問題点があった。
かかり又、製造上及び保守上に大きな問題点があった。
〈発明の目的〉
本発明の目的は、上記の欠点を除去し大容量のＲＯＭの
製造の歩留りを飛躍的に向上させ製造コストを下げる手
段を提供することである。
製造の歩留りを飛躍的に向上させ製造コストを下げる手
段を提供することである。
本発明の他の目的はシステムに組み込まれたＲＯＭの信
頼性を飛躍的に向上させることである。
頼性を飛躍的に向上させることである。
〈発明の特徴〉
本発明は、ＲＯＭの中に本来のデータエリアの他に本来
のデータを訂正するためのデータのためのエリアを設け
、さらにデータ訂正用の回路をＲＯＭの中に入れたこと
を特徴とする。
のデータを訂正するためのデータのためのエリアを設け
、さらにデータ訂正用の回路をＲＯＭの中に入れたこと
を特徴とする。
〈実施例〉
第１図に本発明のブロック図を示す。アドレス入力信号
９はアドレスデコーダ１０によりデコードされワード線
１１の１本が選択される。メモリアレイ１４はデータを
格納するメモリアレイ１２とメモリアレイ１２に誤りが
あった場合それを訂正するに必要十分なデータを格納す
るメモリアレイ１５からなる。ワード線１１によりメモ
リアレイ１４の行が選択されそれに対応するデータがビ
ット線１５に出力される。誤り訂正回路１６によりビッ
ト線１５のデータは訂正され、出力信号１７を出力する
。出力信号１７はアドレス入力信号１９とマルチプレク
サ１８によりマルチプレックスされ出力信号２０を出力
する。ＲＯＭに格納すべきユーザーのデータはメモリア
レイ１２に格納され、メモリアレイ１３に格納されるデ
ータは誤り訂正回路１６を使ってメモリアレイ１２のデ
ータの誤りを訂正するためのものであり、メモリアレイ
１２のデータより生成される。
９はアドレスデコーダ１０によりデコードされワード線
１１の１本が選択される。メモリアレイ１４はデータを
格納するメモリアレイ１２とメモリアレイ１２に誤りが
あった場合それを訂正するに必要十分なデータを格納す
るメモリアレイ１５からなる。ワード線１１によりメモ
リアレイ１４の行が選択されそれに対応するデータがビ
ット線１５に出力される。誤り訂正回路１６によりビッ
ト線１５のデータは訂正され、出力信号１７を出力する
。出力信号１７はアドレス入力信号１９とマルチプレク
サ１８によりマルチプレックスされ出力信号２０を出力
する。ＲＯＭに格納すべきユーザーのデータはメモリア
レイ１２に格納され、メモリアレイ１３に格納されるデ
ータは誤り訂正回路１６を使ってメモリアレイ１２のデ
ータの誤りを訂正するためのものであり、メモリアレイ
１２のデータより生成される。
次に本発明の作用を１Ｍピッ） （１，２８Ｋビット×
８ビット）のＲＯＭのＩＣに適用した実施例を用いて説
明する。まずＨＡＭＭ工ＮＧの公式について説明する。
８ビット）のＲＯＭのＩＣに適用した実施例を用いて説
明する。まずＨＡＭＭ工ＮＧの公式について説明する。
従来、ｎビットのうちの１ビツトを訂正する方法につい
ては、ＨＡＭＭ工ＮＧの提案する方法がある。それによ
れば、ｎ ＋ ｋ ＋ １≦２ｋ という式が成立する
。（ｋは、ｎビット中の１ビツトをＨ］圧するのに必要
なビット数）したがって、具体例を示せば、誤り訂正に
必要なデータは８ビツトのデータに対しては４ビツトで
あり１６ビツトのデータに対しては５ビツトであり３２
ビツトのデータに対しては６ビツトである。このように
誤り訂正に必要なデータの数は、訂正すべきデータのビ
ット数が大きい捏和対的に少なくなる。
ては、ＨＡＭＭ工ＮＧの提案する方法がある。それによ
れば、ｎ ＋ ｋ ＋ １≦２ｋ という式が成立する
。（ｋは、ｎビット中の１ビツトをＨ］圧するのに必要
なビット数）したがって、具体例を示せば、誤り訂正に
必要なデータは８ビツトのデータに対しては４ビツトで
あり１６ビツトのデータに対しては５ビツトであり３２
ビツトのデータに対しては６ビツトである。このように
誤り訂正に必要なデータの数は、訂正すべきデータのビ
ット数が大きい捏和対的に少なくなる。
次に本発明の実施例の回路構成を第２図を用いて説明す
る。アドレス入力信号２０は１０ピツ）（７アドレスで
ありアドレスデコーダ２１の出力であるワード線２２の
数は１０２４である。１０２４のワード線の中で１本だ
けが選択される。メモリアレイ２５はＲＯＭに格納すべ
きデータを格納するメモリアレイ２３と誤り訂正用のメ
モリアレイ２４からなる。メモリアレイ２３のワード数
（ワード＃２２の数）は１０２４でありビット数（ワー
ド線２２により選択され出力されるビット線の数）は１
６であり、メモリアレイ２４のワード数は１０２４であ
りビット数は５であり、メモリアレイ２５のワード数は
１０２４でありヒ１ット数は２１である。又第１ビツト
線２９の数は２１である。メモリアレイ２６と２７と２
８はメモリアレイ２５と同じ構成をしておりワード線２
２は共通である。メモリアレイ２５と同等のメモリアレ
イは全部で６４あり６ビツトのアドレス入力信号３６と
マルチプレクサ３４により１つのメモリアレイが選択さ
れ第２ビツト線３５に出力される。
る。アドレス入力信号２０は１０ピツ）（７アドレスで
ありアドレスデコーダ２１の出力であるワード線２２の
数は１０２４である。１０２４のワード線の中で１本だ
けが選択される。メモリアレイ２５はＲＯＭに格納すべ
きデータを格納するメモリアレイ２３と誤り訂正用のメ
モリアレイ２４からなる。メモリアレイ２３のワード数
（ワード＃２２の数）は１０２４でありビット数（ワー
ド線２２により選択され出力されるビット線の数）は１
６であり、メモリアレイ２４のワード数は１０２４であ
りビット数は５であり、メモリアレイ２５のワード数は
１０２４でありヒ１ット数は２１である。又第１ビツト
線２９の数は２１である。メモリアレイ２６と２７と２
８はメモリアレイ２５と同じ構成をしておりワード線２
２は共通である。メモリアレイ２５と同等のメモリアレ
イは全部で６４あり６ビツトのアドレス入力信号３６と
マルチプレクサ３４により１つのメモリアレイが選択さ
れ第２ビツト線３５に出力される。
第２ビツト線３５は２１ビツトである。
次に、誤り訂、正回路３６により誤りが訂正され第６ビ
ツト線６７に出力される。第３ビツト線は１６ビツトで
あり、１ビツトのアドレス入力信号３８とマルチプレク
サ−３９により８ビット出力信号４０が出力される。誤
り訂正回路５６のＨＡＭＭ工ＮＧ ０ＯＤＥを使った１
具体例を第６図に示す。第２ビツト線４１は第２図の第
２ビツト線３５と同じである。第２ビツト線４１は２１
本の線からなり、それらをＢ１．Ｂ２．Ｂ３．Ｂ４、・
・・・・・Ｂ２１と呼ぶ。パリティチェック回路４２の
入力はＢ１．Ｂ３．Ｂ５．Ｂ７．Ｂ９．Ｂ１１、Ｂ’１
３．Ｂ１５．Ｂ１７．Ｂ１９．Ｂ２１でありパリティチ
ェック回路４６の入力はＢ２．Ｂ’３、Ｂ６．Ｂ７．Ｂ
１０．Ｂ１１．Ｂ１４．Ｂ１５、Ｂｉ８．Ｂ１９であり
パリティチェック回路４４の入力はＢ４．ＢＳ、Ｂ６．
Ｂ７．Ｂ１２゜Ｂ１５．Ｂ１４．Ｂ１５．Ｂ２０．Ｂ２
１でありパリティチェック回路４５の入力はＢ８．Ｂ９
゜Ｂ１０．Ｂ１１．Ｂ１２．Ｂ１３．Ｂ１４．Ｂ１５で
ありパリティチェック回路４６の入力はＢ１６、ＢＬ７
．Ｂ１８．Ｂ１９．Ｂ２０．Ｂ２１である。パリティチ
ェック回路４２，４３，４４゜４５．４６の出力は偶数
パリティのとき０を出力し、奇数パリティのときは１を
出力する。デコーダ４７はパリティチェック回路４２，
４３，４４．４５．４６の出力をデコードし第２ビツト
線４１の誤りのビット線に対応する出力を１にする。デ
コーダ４７はバイナリのデコーダであり、入力のＭＯＢ
（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔＢｉｔ）はパリテ
ィチェック回路４６の出力であり入力のＬ８Ｂ（ＬＫＡ
８Ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）はパリティチ
ェック回路４２の出力である。デコーダ４７の出力線は
１６本あり排他的論理和ゲー）４Ｂ、４９．・び・・・
、５２の入力になっている。
ツト線６７に出力される。第３ビツト線は１６ビツトで
あり、１ビツトのアドレス入力信号３８とマルチプレク
サ−３９により８ビット出力信号４０が出力される。誤
り訂正回路５６のＨＡＭＭ工ＮＧ ０ＯＤＥを使った１
具体例を第６図に示す。第２ビツト線４１は第２図の第
２ビツト線３５と同じである。第２ビツト線４１は２１
本の線からなり、それらをＢ１．Ｂ２．Ｂ３．Ｂ４、・
・・・・・Ｂ２１と呼ぶ。パリティチェック回路４２の
入力はＢ１．Ｂ３．Ｂ５．Ｂ７．Ｂ９．Ｂ１１、Ｂ’１
３．Ｂ１５．Ｂ１７．Ｂ１９．Ｂ２１でありパリティチ
ェック回路４６の入力はＢ２．Ｂ’３、Ｂ６．Ｂ７．Ｂ
１０．Ｂ１１．Ｂ１４．Ｂ１５、Ｂｉ８．Ｂ１９であり
パリティチェック回路４４の入力はＢ４．ＢＳ、Ｂ６．
Ｂ７．Ｂ１２゜Ｂ１５．Ｂ１４．Ｂ１５．Ｂ２０．Ｂ２
１でありパリティチェック回路４５の入力はＢ８．Ｂ９
゜Ｂ１０．Ｂ１１．Ｂ１２．Ｂ１３．Ｂ１４．Ｂ１５で
ありパリティチェック回路４６の入力はＢ１６、ＢＬ７
．Ｂ１８．Ｂ１９．Ｂ２０．Ｂ２１である。パリティチ
ェック回路４２，４３，４４゜４５．４６の出力は偶数
パリティのとき０を出力し、奇数パリティのときは１を
出力する。デコーダ４７はパリティチェック回路４２，
４３，４４．４５．４６の出力をデコードし第２ビツト
線４１の誤りのビット線に対応する出力を１にする。デ
コーダ４７はバイナリのデコーダであり、入力のＭＯＢ
（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔＢｉｔ）はパリテ
ィチェック回路４６の出力であり入力のＬ８Ｂ（ＬＫＡ
８Ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）はパリティチ
ェック回路４２の出力である。デコーダ４７の出力線は
１６本あり排他的論理和ゲー）４Ｂ、４９．・び・・・
、５２の入力になっている。
第２ビツト線４１のデータが正しいとき、パリティチェ
ック回路４２，４５，４４，４５．４６の出力はすべて
０でありデコーダ４７の出力はずベてＤであり、第２ビ
ツト線４１の中の１６ビツトはそのまま出力ＤＩ、Ｄ２
．・・・・・・ＤＩ６となる。第２ビツト線４１の中で
１ビツト、例としても５１のデータが誤りであ′つたと
するとＢ５を使ってパリティをチェックしてＸ／）るノ
＜ ＩＪティチェック回路４２と４４の出力は共に１と
なり、それ（Ｃよりデコーダ４７の出力５４が１となり
出力Ｄ２＆まＢ５のデータが反転されたものとなり誤り
力；言丁正される。第２ビツト線４１の中でＢ１．Ｂ２
．Ｂ４、Ｂ８．Ｂ１６は誤り訂正用Ｑ）ビットであり、
それらは出力されない。誤り訂正用のビットの生成は与
えられたデータに対してノく９テイチ工ツク回路４２．
４３，４４，４５．４６の出ブｊ力９すべてＯになるよ
うにする。
ック回路４２，４５，４４，４５．４６の出力はすべて
０でありデコーダ４７の出力はずベてＤであり、第２ビ
ツト線４１の中の１６ビツトはそのまま出力ＤＩ、Ｄ２
．・・・・・・ＤＩ６となる。第２ビツト線４１の中で
１ビツト、例としても５１のデータが誤りであ′つたと
するとＢ５を使ってパリティをチェックしてＸ／）るノ
＜ ＩＪティチェック回路４２と４４の出力は共に１と
なり、それ（Ｃよりデコーダ４７の出力５４が１となり
出力Ｄ２＆まＢ５のデータが反転されたものとなり誤り
力；言丁正される。第２ビツト線４１の中でＢ１．Ｂ２
．Ｂ４、Ｂ８．Ｂ１６は誤り訂正用Ｑ）ビットであり、
それらは出力されない。誤り訂正用のビットの生成は与
えられたデータに対してノく９テイチ工ツク回路４２．
４３，４４，４５．４６の出ブｊ力９すべてＯになるよ
うにする。
以上示したように、１ビツトσ）誤りをＮｊ°正するＲ
ＯＭは従来のＲＯＭＫ比ベチツ７′１ｉｉｉ積で約６０
％（１６ビツトのデータごとＶＣ５ビットの番（すｉ］
″正用データを追加した場合／、、ｘ１００％の増力１
ｊとナル。）増加し、又アクセスタイムカζ誤り言丁正
回路の遅延分だけ遅くなる。
ＯＭは従来のＲＯＭＫ比ベチツ７′１ｉｉｉ積で約６０
％（１６ビツトのデータごとＶＣ５ビットの番（すｉ］
″正用データを追加した場合／、、ｘ１００％の増力１
ｊとナル。）増加し、又アクセスタイムカζ誤り言丁正
回路の遅延分だけ遅くなる。
しかし、メモリのセルの不純物による不良は１ビツトご
とに起こるのであるから（メモリの不良は主にチップ面
積の大部分を占めるメモリアレイで起こりその不良の原
因は主として製造工程中の空気中のごみや純水中の不純
物である。従ってメモリの不良は１ビツトごとの不良が
ランダムに分散している場合が多い。）、本発明の１ビ
ツトごとの訂・正は非常に有効であり、歩留り率を飛躍
的に向上させることができる。
とに起こるのであるから（メモリの不良は主にチップ面
積の大部分を占めるメモリアレイで起こりその不良の原
因は主として製造工程中の空気中のごみや純水中の不純
物である。従ってメモリの不良は１ビツトごとの不良が
ランダムに分散している場合が多い。）、本発明の１ビ
ツトごとの訂・正は非常に有効であり、歩留り率を飛躍
的に向上させることができる。
次に本発明の他の実施例について述べる。一般に、一枚
のウェハーの実効面積を８としＲＯＭのチップ面積をα
とし歩留り率をｂとすれば一枚のウェハー当たりの良品
の数は”８／ｃＬ である。この実施例は６８／ａ を
極大化させようとするものである。
のウェハーの実効面積を８としＲＯＭのチップ面積をα
とし歩留り率をｂとすれば一枚のウェハー当たりの良品
の数は”８／ｃＬ である。この実施例は６８／ａ を
極大化させようとするものである。
ＲＯＭのＩＣのチップ面積を最小にするために一般にメ
モリアレイはほぼ正方形になっている。
モリアレイはほぼ正方形になっている。
このためＲＯ，Ｍのメモリアレイからのビット線の数は
ＲＯＭの出力ビツト数（一般には８ビツト）に比べては
るかに大きい。このことは、すなわち誤り訂正用の回路
構成が多種類考えられることを意味する。たとえば、１
Ｍビットσ）ＲＯＭを例にとると、メぞリアレイからの
ｉット線のＪＨ；Ｊｌｏ−２４ビツトであり、−力出力
ビット数は８ビツトである。このため１０２４ビツトを
し）くつかの区分に分りて使用することができる。その
具体例を示したのが第４図〜第５唄である。
ＲＯＭの出力ビツト数（一般には８ビツト）に比べては
るかに大きい。このことは、すなわち誤り訂正用の回路
構成が多種類考えられることを意味する。たとえば、１
Ｍビットσ）ＲＯＭを例にとると、メぞリアレイからの
ｉット線のＪＨ；Ｊｌｏ−２４ビツトであり、−力出力
ビット数は８ビツトである。このため１０２４ビツトを
し）くつかの区分に分りて使用することができる。その
具体例を示したのが第４図〜第５唄である。
第４図のメモリアレイ１００のイＶＩ／成は１０２４ワ
ードＸ １ ［１’ ２４ビツトであり、誤り訂正Ｇま
１０２４ビツトごとに１１ビツト追加して行なし）誤り
訂正用にメモリアレイ１０１を使う。（前述のＨＡＭＭ
ＩＮＧの公式より）又、＠５１Ｗ（”、Ｈま２５６ビツ
トごとに９ビツトの誤り訂正用のビットをイｑりた場合
であり、第５図Ｃｂ）は８ビツトごとに４ビツトの誤り
訂正用のビットをイ」けた場合である。
ードＸ １ ［１’ ２４ビツトであり、誤り訂正Ｇま
１０２４ビツトごとに１１ビツト追加して行なし）誤り
訂正用にメモリアレイ１０１を使う。（前述のＨＡＭＭ
ＩＮＧの公式より）又、＠５１Ｗ（”、Ｈま２５６ビツ
トごとに９ビツトの誤り訂正用のビットをイｑりた場合
であり、第５図Ｃｂ）は８ビツトごとに４ビツトの誤り
訂正用のビットをイ」けた場合である。
以上に示したように多数の回路構成（例えＧず、第４図
〜第５１Ｆ＜１ ）が考えられるわけであるが、その各
々の場合で、 ／。の値は異なる。
〜第５１Ｆ＜１ ）が考えられるわけであるが、その各
々の場合で、 ／。の値は異なる。
剋ｌＩ亦旧・ル互÷ス０す田と１．て以下のものが考え
られる。
られる。
■αの変動要因（その１）
誤り訂正するデータの長さを小さくするとメモリアレイ
（データ用及び誤り訂正用の合計用ま急激に増加する。
（データ用及び誤り訂正用の合計用ま急激に増加する。
例えばデータの長さが６４ビツトのとき１１％、３２ビ
ツトのとき１９％、１６ビツトのとき３１％、８ビツト
のとき５０％の増力口である。
ツトのとき１９％、１６ビツトのとき３１％、８ビツト
のとき５０％の増力口である。
■αの変動要因（その２ン
上記■とは逆に誤り訂正回路はデータの長さ力；大きく
なると急激にゲート数が増える。例えＧず誤り訂正回路
に使われる排他的論理和ゲートの数Ｇまデータの長さが
８ビツトのとき約２６ゲートであり、１６ビツトのとき
約５６ゲートであり、３２ビツトのとき約１２１ゲート
である。
なると急激にゲート数が増える。例えＧず誤り訂正回路
に使われる排他的論理和ゲートの数Ｇまデータの長さが
８ビツトのとき約２６ゲートであり、１６ビツトのとき
約５６ゲートであり、３２ビツトのとき約１２１ゲート
である。
■ｂの変動要因
第６図のように不良ビット間の距離と比較してメモリア
レイの一幅が十分小さけれ番ｆ本ジｌ旧ま＠ζ効となる
が、第７図のように不良ビット間の距原Ｅよリメモ１１
了レイの幅がずっと大きいと本ｔａ 明４：ｉ ｉ効に
ならない。すなわちメモリアレイを小さくすると６は上
昇する傾向にあるといえる。このｂの変動は不良ビット
が１つのワー ド線上に並べば並ぶ程、強く影響してく
るが、実際には不良ビットが１つのワード線上に並ぶ可
能性は小さく、この■の要因は、それ程強く現われない
。
レイの一幅が十分小さけれ番ｆ本ジｌ旧ま＠ζ効となる
が、第７図のように不良ビット間の距原Ｅよリメモ１１
了レイの幅がずっと大きいと本ｔａ 明４：ｉ ｉ効に
ならない。すなわちメモリアレイを小さくすると６は上
昇する傾向にあるといえる。このｂの変動は不良ビット
が１つのワー ド線上に並べば並ぶ程、強く影響してく
るが、実際には不良ビットが１つのワード線上に並ぶ可
能性は小さく、この■の要因は、それ程強く現われない
。
従っテ誤り訂正用のメモリアレイと回路を付加Ｂ
したＲＯＭのチップ面積が最小になるときに−はほぼ最
大になる。つまり前記■の排他的論理和ゲート数よりチ
ップ面積を見積り前記■のメモリアレイの増加を合わせ
てチップ面積が極小になるデｉりのビット長を見つける
ことができる。
大になる。つまり前記■の排他的論理和ゲート数よりチ
ップ面積を見積り前記■のメモリアレイの増加を合わせ
てチップ面積が極小になるデｉりのビット長を見つける
ことができる。
〈効 果〉
以上述べたように本発明によればＲＯＭの面積をわずか
に増やすだけで歩留りを飛踊的に増大させられる。又、
本発明は、製造の歩留りを上げるだけでなく、システム
に組み込む時点で正常に動作していてその後不良になっ
た場合についても有効であり、システム全体の信頼性も
上がる。
に増やすだけで歩留りを飛踊的に増大させられる。又、
本発明は、製造の歩留りを上げるだけでなく、システム
に組み込む時点で正常に動作していてその後不良になっ
た場合についても有効であり、システム全体の信頼性も
上がる。
又以上述べたことはすべてマスクＲＯＭとＫＰＲＯＭ（
電気的等の手段によりケータを書き込み又、消去可能な
ＲＯＭ）に適用できる。
電気的等の手段によりケータを書き込み又、消去可能な
ＲＯＭ）に適用できる。
第１図は本発明のブロック図である。
第２図は本発明の１つの実施例のブロック図である。
第６図は誤り訂正回路の１つの具体例を示す図である。
、
第４〜＠’＋５図は、メモリアレイの分割の仕方を示す
図である。 第６．第７図は不良ビット間の平均距離とメモリアレイ
の面積の関係を示す図である。 第８図は、従来のＲＯＭの構成を示すブロック図である
。 第９図は従来のＲＯＭの外部に訂正回路を取りつけた例
を示す図である。 １２．２３・・・・・・ユーザーが使用するデータ用の
メモリアレイ １３．２４・・・・・・ユーザーのデータを訂正するた
めのデータが格納されるメモリ アレイ １６．３６・・・・・・誤り訂正回路 ４２〜４６・・・・・・パリティチェック４７・・・・
・・・・・・・・・・・デコーダ１００・・・・・・・
・・・・・ユーザーが使用するデータ用のメモリアレイ １０１・・・・・・・・・・・・ユーザーのデータを訂
正するためのデータが格納されているメ モリアレイ ２１１・・・・・・・・・・・・誤り訂正回路以 上 出屓【人 エプソン株式会社 代理人 弁理士 最上 務 第１図 第４図 第５ａ図
図である。 第６．第７図は不良ビット間の平均距離とメモリアレイ
の面積の関係を示す図である。 第８図は、従来のＲＯＭの構成を示すブロック図である
。 第９図は従来のＲＯＭの外部に訂正回路を取りつけた例
を示す図である。 １２．２３・・・・・・ユーザーが使用するデータ用の
メモリアレイ １３．２４・・・・・・ユーザーのデータを訂正するた
めのデータが格納されるメモリ アレイ １６．３６・・・・・・誤り訂正回路 ４２〜４６・・・・・・パリティチェック４７・・・・
・・・・・・・・・・・デコーダ１００・・・・・・・
・・・・・ユーザーが使用するデータ用のメモリアレイ １０１・・・・・・・・・・・・ユーザーのデータを訂
正するためのデータが格納されているメ モリアレイ ２１１・・・・・・・・・・・・誤り訂正回路以 上 出屓【人 エプソン株式会社 代理人 弁理士 最上 務 第１図 第４図 第５ａ図
Claims (1)
- 複数のワード線を有し第１のアドレス入力信号をデコー
ドし前記ワード線を選択するアドレスデコーダと、前記
ワード線によって前記アドレスデコーダと接続され机１
のデータを格納する第１のメモリアレイと、該第１のメ
モリアレイに格納された第１のデータを出力するための
第１のビット線と、前記ワード前（によって前記アドレ
スデコーダと接続され前記第１のデータの誤りを８Ｊ正
するために第１のデータに基づいて発生される第２のデ
ータを格納する第２のメモリアレイと、該第２のメモリ
アレイに格納された第２のデータを出力するためのＦ’
、ｉ’Ｓ ２のビット線と、前記第１と第２のビット糸
゛４より出力される第１と第２のデータにより前記第１
のデータの誤りを内正し正しいデータを出力する誤り訂
正回路と、該誤り訂正回路からの出力信号を第２のアド
レス入力信号により選択的に出力する出力回路から構成
されることを特徴とするリードオンリーメモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176067A JPS6069900A (ja) | 1983-09-22 | 1983-09-22 | リ−ドオンリ−メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176067A JPS6069900A (ja) | 1983-09-22 | 1983-09-22 | リ−ドオンリ−メモリ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069900A true JPS6069900A (ja) | 1985-04-20 |
Family
ID=16007134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176067A Pending JPS6069900A (ja) | 1983-09-22 | 1983-09-22 | リ−ドオンリ−メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104757A (ja) * | 2007-10-02 | 2009-05-14 | Panasonic Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-09-22 JP JP58176067A patent/JPS6069900A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104757A (ja) * | 2007-10-02 | 2009-05-14 | Panasonic Corp | 半導体記憶装置 |
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