JP2017107390A - ビデオサーバ装置およびデータ書き込み／読み出し方法 - Google Patents

ビデオサーバ装置およびデータ書き込み／読み出し方法 Download PDF

Info

Publication number
JP2017107390A
JP2017107390A JP2015240477A JP2015240477A JP2017107390A JP 2017107390 A JP2017107390 A JP 2017107390A JP 2015240477 A JP2015240477 A JP 2015240477A JP 2015240477 A JP2015240477 A JP 2015240477A JP 2017107390 A JP2017107390 A JP 2017107390A
Authority
JP
Japan
Prior art keywords
data
ecc
unit
parallel
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015240477A
Other languages
English (en)
Other versions
JP6479638B2 (ja
Inventor
雄一郎 花房
Yuichiro Hanabusa
雄一郎 花房
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015240477A priority Critical patent/JP6479638B2/ja
Priority to EP16202375.8A priority patent/EP3179727A1/en
Priority to US15/371,543 priority patent/US20170170848A1/en
Publication of JP2017107390A publication Critical patent/JP2017107390A/ja
Application granted granted Critical
Publication of JP6479638B2 publication Critical patent/JP6479638B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/232—Content retrieval operation locally within server, e.g. reading video streams from disk arrays
    • H04N21/2326—Scheduling disk or memory reading operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H03M13/2909—Product codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/443—OS processes, e.g. booting an STB, implementing a Java virtual machine in an STB or power management in an STB
    • H04N21/4435—Memory management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Databases & Information Systems (AREA)
  • Algebra (AREA)
  • Pure & Applied Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

【課題】複数のメモリチップのいずれかが故障した場合のデータエラーを訂正しつつ、メモリチップ単位でのＥＣＣ仕様を十分に保証する。
【解決手段】ビデオサーバ装置は、データブロックに対して、複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加する第１ＥＣＣ符号化部と、前記第１ＥＣＣ符号が付加された前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加する第２ＥＣＣ符号化部と、前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行う第２復号化部と、前記第２エラー訂正が行われた前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行う第１復号化部と、を備える。
【選択図】 図３

Description

実施形態は、複数のメモリチップに映像データを並列に書き込み、前記複数のメモリチップに書き込まれた映像データを並列に読み出すビデオサーバ装置およびデータ書き込み／読み出し方法に関する。
ビデオサーバ装置は、複数のメモリチップを含み、複数のメモリチップは並列に接続される。これら複数のメモリチップに、実データとこれに付加されたＥＣＣ（Error Check and Correction）符号とが並列に書き込まれる。すなわち、並列する複数のメモリチップ間のデータ単位でＥＣＣが行われる。これにより、複数のメモリチップのいずれかが故障した場合であっても、その故障によるデータエラーを、並列する複数のメモリチップ間のデータ単位でのＥＣＣによって訂正することができる。
しかしながら、各メモリチップ内においても所定量のデータエラーが生じる。従来のビデオサーバ装置では、メモリチップ単位でのＥＣＣは行われていない。このため、メモリチップの信頼性情報として提供されている書き換え回数、データリテンション、およびリードディスターブ等の問題に対する改善の余地がある。
今後、メモリチップにおいて、微細化や３次元化による大容量化が進む可能性がある。また、ＭＬＣ（Multi Level Cell）、さらにはＴＬＣ（Triple Level Cell）のシェアが高まる。これらは、原価低減を図る一方、メモリチップの信頼性を低下させてしまう。
このように、今後もメモリチップの信頼性の低下が懸念されるため、ＥＣＣ等によってこの問題を解決することが求められる。
特開２０１１−１９２２０６号公報 特開２０１２−１２３８８０号公報 特開平１１−１４３７８７号公報 特開平０５−２４１９７５号公報
以上のように、従来のビデオサーバ装置では、複数のメモリチップのいずれかが故障した場合のデータエラーを訂正することができるが、メモリチップ単位でのＥＣＣ仕様が不十分であり、メモリチップの信頼性を改善する余地があった。
実施形態では、複数のメモリチップのいずれかが故障した場合のデータエラーを訂正しつつ、メモリチップ単位でのＥＣＣ仕様を十分に保証するビデオサーバ装置およびデータ書き込み／読み出し方法を提供する。
実施形態によるビデオサーバ装置は、複数のメモリチップを含むメモリと、前記複数のメモリチップにデータブロックを並列に書き込み、前記複数のメモリチップに書き込まれた前記データブロックを並列に読み出すメモリコントローラと、を具備する。前記メモリコントローラは、前記データブロックに対して、前記複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加する第１ＥＣＣ符号化部と、前記第１ＥＣＣ符号が付加された前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加する第２ＥＣＣ符号化部と、前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行う第２復号化部と、前記第２エラー訂正が行われた前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行う第１復号化部と、を備える。
第１実施形態に係るビデオサーバ装置を示すブロック図。 第１実施形態に係るメモリコントローラおよびメモリをより詳細に示す図。 第１実施形態に係るＥＣＣ回路の構成を示すブロック図 第１実施形態に係るバッファの構成を示す図であり、ＥＣＣ符号化工程を示す図。 第１実施形態に係るバッファの構成を示す図であり、図４に続くＥＣＣ符号化工程を示す図。 第１実施形態に係るバッファの構成を示す図であり、図５に続くＥＣＣ符号化工程を示す図。 第１実施形態に係るバッファの構成を示す図であり、図６に続くＥＣＣ符号化工程を示す図。 第１実施形態に係るバッファの構成を示す図であり、図７に続くＥＣＣ符号化工程を示す図。 第１実施形態に係るバッファの構成を示す図であり、図８に続くＥＣＣ符号化工程を示す図。 第１実施形態に係る書き込み方法を示すフローチャート。 第１実施形態に係る読み出し方法を示すフローチャート。 第２実施形態に係るＥＣＣ回路の構成を示すブロック図。 第２実施形態に係るバッファの構成を示す図であり、ＥＣＣ符号化工程を示す図。 第２実施形態に係るバッファの構成を示す図であり、図１３に続くＥＣＣ符号化工程を示す図。 第２実施形態に係るバッファの構成を示す図であり、図１４に続くＥＣＣ符号化工程を示す図。 第２実施形態に係るバッファの構成を示す図であり、図１５に続くＥＣＣ符号化工程を示す図。 第２実施形態に係る書き込み方法を示すフローチャート。 第２実施形態に係る読み出し方法を示すフローチャート。 第３実施形態に係るバッファの構成を示す図であり、ＥＣＣ符号化工程を示す図。 第３実施形態に係る書き込み方法を示すフローチャート。 第３実施形態に係る読み出し方法を示すフローチャート。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜第１実施形態＞
以下に図１乃至図１１を用いて、第１実施形態に係るビデオサーバ装置について説明する。
（第１実施形態における構成）
図１は、第１実施形態に係るビデオサーバ装置１０を示すブロック図である。
図１に示すように、ビデオサーバ装置１０は、収録部１００、メインコントローラ２００、再生部３００、メモリコントローラ４００、およびメモリ５００を備える。
メインコントローラ２００は、装置全体の制御を行う。収録部１００は、カメラやビデオデッキ等から入力される映像信号を映像データに符号化し、収録処理を実行する。メモリコントローラ４００は、収録部１００からの映像データをメモリ５００に書き込む。また、メモリコントローラ４００は、メモリ５００に記憶された映像データを読み出す。メモリ５００は、不揮発性メモリであり、例えばＮＡＮＤフラッシュメモリ等である。再生部３００は、メモリ５００から読み出された映像データを映像信号に復号化し、映像信号を出力する。
図２は、第１実施形態に係るメモリコントローラ４００およびメモリ５００をより詳細に示す図である。
図２に示すように、メモリ５００は、複数のメモリチップ群Ｇ１，Ｇ２，…を含む。各メモリチップ群Ｇは、複数のメモリチップ１〜Ｍを有する。複数のメモリチップ１〜Ｍは、メモリインターフェース４４０に並列に接続される。このため、書き込み動作および読み出し動作において、各メモリチップ群Ｇにおける複数のメモリチップ１〜Ｍは並列にアクセスされる。
メモリコントローラ４００は、外部からの書き込みコマンドに従ってメモリ５００への書き込みを制御する。また、メモリコントローラ４００は、外部からの読み出しコマンドに従ってメモリ５００からの読み出しを制御する。メモリコントローラ４００は、例えばＦＰＧＡ（Field Programmable Gate Array）であり、ＥＣＣ回路４３０およびメモリインターフェース４４０を備える。ＥＣＣ回路４３０およびメモリインターフェース４４０は、互いに内部バス４５０で接続される。また、ＥＣＣ回路４３０およびメモリインターフェース４４０は、内部バス４５０を介してメモリコントローラ４００外のＣＰＵ４１０およびバッファ４２０に接続される。なお、ＣＰＵ４１０は、メモリコントローラ４００内に設けられてもよい。
バッファ４２０は、外部から受信した映像データをメモリ５００に書き込むまで一時格納したり、メモリ５００から読み出した映像データを外部へ送信するまでに一時格納したりする。バッファ４２０は、ＲＡＭ（Random Access Memory）であり、例えばＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、またはＭＲＡＭ（Magnetic Random Access Memory）などの汎用メモリである。
バッファ４２０は、外部からの映像データをデータブロックとして、所定の容量分蓄積する。ここで、所定の容量とは、１個のメモリチップ群Ｇにおけるメモリチップ１〜Ｍの並列数に応じて設定される容量である。例えば、所定の容量は、１個のメモリチップ群Ｇにおけるメモリチップ１〜Ｍの総容量から付加されるＥＣＣ符号の容量を差し引いた容量である。すなわち、所定の容量分のデータブロックにＥＣＣ符号が付加されることで、メモリチップ１〜Ｍの総容量となる。
ＥＣＣ回路４３０は、バッファ４２０に格納されたデータブロック（映像データ）にＥＣＣ符号を付加する（ＥＣＣ符号化）。ＥＣＣ符号の方式は任意であり、例えばＢＣＨ（Bose Chaudhuri Hocquenghem）、ＲＳ（Reed Solomon）、およびＬＤＰＣ（Low Density Parity Check）等が挙げられる。また、ＥＣＣ回路４３０は、ＥＣＣ符号が付加されたデータブロックに対してＥＣＣ符号に基づいてエラー訂正する（ＥＣＣ復号化）。ＥＣＣ回路４３０の詳細については、後述する。
ＣＰＵ４１０は、メモリコントローラ４００を統括的に制御する。ＣＰＵ４１０は、外部からコマンドを受けた場合に、そのコマンドに従った制御を行う。例えば、ＣＰＵ４１０は、外部からの書き込みコマンドに従って、メモリ５００への映像データの書き込みをメモリインターフェース４４０へ指示する。また、ＣＰＵ４１０は、外部からの読み出しコマンドに従って、メモリ５００からの映像データの読み出しを、メモリインターフェース４４０へ指示する。
メモリインターフェース４４０は、ＣＰＵ４１０の指示に基づいて、映像データ等をメモリ５００へ書き込み、またはメモリ５００から読み出す。このとき、メモリインターフェース４４０は、映像データを各メモリチップ群Ｇにおける複数のメモリチップ１〜Ｍに並列に書き込む。また、メモリインターフェース４４０は、映像データを各メモリチップ群Ｇにおける複数のメモリチップ１〜Ｍから並列に読み出す。
図３は、第１実施形態に係るＥＣＣ回路４３０の構成を示すブロック図である。図４乃至図９は、第１実施形態に係るバッファ４２０の構成を示す図であり、ＥＣＣ符号化工程を示す図である。
図３に示すように、ＥＣＣ回路４３０は、書き込み回路４３１および読み出し回路４３２を備える。
書き込み回路４３１は、並列チップＥＣＣ符号化部４３１Ａ、およびチップ単位ＥＣＣ符号化部４３１Ｂを有する。
並列チップＥＣＣ符号化部４３１Ａは、バッファ４２０に受信されたデータブロックに対して、第１ＥＣＣ符号を付加する。第１ＥＣＣ符号は、バッファ４２０のデータブロックのうち、第１データ単位毎に付加される。第１データ単位は、複数のメモリチップに並列に書き込まれる１列分のデータ単位に対応する。チップ単位ＥＣＣ符号化部４３１Ｂは、第１ＥＣＣ符号が付加されたデータブロックに対して、第２ＥＣＣ符号を付加する。第２ＥＣＣ符号は、バッファ４２０のデータブロックのうち、第２データ単位毎に付加される。第２データ単位は、各メモリチップに書き込まれるデータ単位に対応する。以下に、第１ＥＣＣ符号および第２ＥＣＣ符号の詳細について詳説する。
図４に示すように、バッファ４２０は、１個のメモリチップ群Ｇにおける複数のメモリチップ１〜Ｍと同程度のメモリ容量を有する。ここでは、各メモリチップが１〜Ａ列（例えば、１列は１ｂｙｔｅ（８ｂｉｔ））の記憶領域を含む場合を示す。
まず、図５に示すように、バッファ４２０は、外部からの映像データをデータブロックとして、所定の容量分蓄積する。ここで、所定の容量は、メモリチップ１〜Ｍ−Ｐの１〜Ａ−Ｂ列までの容量である。
次に、図６に示すように、並列チップＥＣＣ符号化部４３１Ａは、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加する。ここで、第１データ単位は、Ｍ−Ｐ個のメモリチップの１列分のデータ（Ｍ−Ｐｂｙｔｅ）に対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップの１列分のデータ（Ｐｂｙｔｅ）に対応する。すなわち、第１データ単位と第１ＥＣＣ符号とで、並列に書き込まれるＭ個のメモリチップの１列分のデータ（Ｍｂｙｔｅ）となる。したがって、まず、図６に示すように、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−Ｐの１列のデータに対して、メモリチップＭ−Ｐ＋１〜Ｍの１列に第１ＥＣＣ符号を付加する。
その後、図７に示すように、同様に、並列チップＥＣＣ符号化部４３１Ａは順次、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加していく。最終的に、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−ＰのＡ−Ｂ列のデータに対して、メモリチップＭ−Ｐ＋１〜ＭのＡ−Ｂ列に第１ＥＣＣ符号を付加する。
次に、図８に示すように、チップ単位ＥＣＣ符号化部４３１Ｂは、データブロックのうち第２データ単位毎に第２ＥＣＣ符号を付加する。ここで、第２データ単位は、１個のメモリチップのＡ−Ｂ列分のデータ（Ａ−Ｂｂｙｔｅ）に対応する。また、第２ＥＣＣ符号は、１個のメモリチップのＢ列分のデータ（Ｂｂｙｔｅ）に対応する。すなわち、第２データ単位と第２ＥＣＣ符号とで、１個のメモリチップのＡ列分のデータ（Ａｂｙｔｅ）となる。したがって、まず、図８に示すように、チップ単位ＥＣＣ符号化部４３１Ｂは、メモリチップ１の１〜Ａ−Ｂ列のデータに対して、メモリチップ１のＡ−Ｂ＋１〜Ａ列に第２ＥＣＣ符号を付加する。
その後、図９に示すように、同様に、チップ単位ＥＣＣ符号化部４３１Ｂは順次、データブロックのうち第２データ単位毎に第２ＥＣＣ符号を付加していく。最終的に、チップ単位ＥＣＣ符号化部４３１Ｂは、メモリチップＭの１〜Ａ−Ｂ列のデータに対して、メモリチップＭのＡ−Ｂ＋１〜Ａ列に第２ＥＣＣ符号を付加する。
このように、バッファ４２０において、メモリチップ１〜Ｍ−Ｐの１〜Ａ−Ｂ列がデータ領域、メモリチップＭ−Ｐ＋１〜Ｍの１〜Ａ−Ｂ列が第１ＥＣＣ領域、メモリチップ１〜ＭのＡ−Ｂ＋１〜Ａ列が第２ＥＣＣ領域となる。
メモリインターフェース４４０は、ＣＰＵ４１０の指示に基づいて、第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックをメモリチップ１〜Ｍの１列に対応するデータから順に並列に書き込む。
再度、図３に示すように、読み出し回路４３２は、チップ単位ＥＣＣ復号化部４３２Ｂおよび並列チップＥＣＣ復号化部４３２Ａを有する。
チップ単位ＥＣＣ復号化部４３２Ｂは、バッファ４２０に読み出されたデータブロックに対して、第２ＥＣＣ符号に基づいて第２エラー訂正を行う。第２エラー訂正は、バッファ４２０のデータブロックのうち、第２データ単位毎に行われる。並列チップＥＣＣ復号化部４３２Ａは、第２エラー訂正が行われたバッファ４２０のデータブロックに対して、第１ＥＣＣ符号に基づいて第１エラー訂正を行う。第１エラー訂正は、バッファ４２０のデータブロックのうち、第１データ単位毎に行われる。ＣＰＵ４１０は、第１エラー訂正および第２エラー訂正が行われたデータブロックを外部に送信する。
（第１実施形態におけるデータ書き込み方法）
図１０は、第１実施形態に係る書き込み方法を示すフローチャートである。
図１０に示すように、まず、ステップＳ１１において、バッファ４２０により、外部からの映像データが受信され、データブロックとして所定の容量分蓄積される。このとき、データブロックは、バッファ４２０においてメモリチップ１〜Ｍ−Ｐの１〜Ａ−Ｂ列に対応する容量まで蓄積される。
次に、ステップＳ１２において、並列チップＥＣＣ符号化部４３１Ａにより、並列チップＥＣＣ符号化が行われる。すなわち、データブロックのうち第１データ単位毎に第１ＥＣＣ符号が付加される。このとき、第１データ単位は、Ｍ−Ｐ個のメモリチップの１列分のデータ（Ｍ−Ｐｂｙｔｅ）に対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップの１列分のデータ（Ｐｂｙｔｅ）に対応する。
その後、ステップＳ１３において、並列チップＥＣＣ符号化がＡ−Ｂ列まで終了したか否かが判断される。
ステップＳ１３において並列チップＥＣＣ符号化がＡ−Ｂ列まで終了していない場合、ステップＳ１２に戻って並列チップＥＣＣ符号化部４３１Ａにより、並列チップＥＣＣ符号化が行われる。
ステップＳ１３において並列チップＥＣＣ符号化がＡ−Ｂ列まで終了している場合、ステップＳ１４においてチップ単位ＥＣＣ符号化部４３１Ｂにより、チップ単位ＥＣＣ符号化が行われる。すなわち、データブロックのうち第２データ単位毎に第２ＥＣＣ符号が付加される。このとき、第２データ単位は、１個のメモリチップのＡ−Ｂ列分のデータ（Ａ−Ｂｂｙｔｅ）に対応する。また、第２ＥＣＣ符号は、１個のメモリチップのＢ列分のデータ（Ｂｂｙｔｅ）に対応する。
その後、ステップＳ１５において、チップ単位ＥＣＣ符号化がメモリチップＭまで終了したか否かが判断される。
ステップＳ１５においてチップ単位ＥＣＣ符号化がメモリチップＭまで終了していない場合、ステップＳ１４に戻ってチップ単位ＥＣＣ符号化部４３１Ｂにより、チップ単位ＥＣＣ符号化が行われる。
ステップＳ１５においてチップ単位ＥＣＣ符号化がメモリチップＭまで終了している場合、ステップＳ１６においてメモリインターフェース４４０により、映像データがメモリチップ１〜Ｍに書き込まれる。すなわち、第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックが、メモリチップ１〜Ｍの１列に対応するデータから順に並列に書き込まれる。
（第１実施形態におけるデータ読み出し方法）
図１１は、第１実施形態に係る読み出し方法を示すフローチャートである。
図１１に示すように、まず、ステップＳ２１において、メモリインターフェース４４０により、映像データがメモリチップ１〜Ｍから読み出される。すなわち、第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックが、メモリチップ１〜Ｍの１列のデータから順にバッファ４２０に並列に読み出される。
次に、ステップＳ２２においてチップ単位ＥＣＣ復号化部４３２Ｂにより、チップ単位ＥＣＣ復号化が行われる。すなわち、データブロックに対して、第２ＥＣＣ符号に基づいて第２エラー訂正が行われる。第２エラー訂正は、バッファ４２０のデータブロックのうち、第２データ単位毎に行われる。
その後、ステップＳ２３において、チップ単位ＥＣＣ復号化がメモリチップＭまで終了したか否かが判断される。
ステップＳ２３においてチップ単位ＥＣＣ復号化がメモリチップＭまで終了していない場合、ステップＳ２２に戻ってチップ単位ＥＣＣ復号化部４３２Ｂにより、チップ単位ＥＣＣ復号化が行われる。
ステップＳ２３においてチップ単位ＥＣＣ復号化がメモリチップＭまで終了している場合、ステップＳ２４において並列チップＥＣＣ復号化部４３２Ａにより、並列チップＥＣＣ復号化が行われる。すなわち、データブロックに対して、第１ＥＣＣ符号に基づいて第１エラー訂正が行われる。第１エラー訂正は、バッファ４２０のデータブロックのうち、第１データ単位毎に行われる。
その後、ステップＳ２５において、並列チップＥＣＣ復号化がＡ−Ｂ列まで終了したか否かが判断される。
ステップＳ２５において並列チップＥＣＣ復号化がＡ−Ｂ列まで終了していない場合、ステップＳ２４に戻って並列チップＥＣＣ復号化部４３１Ａにより、並列チップＥＣＣ復号化が行われる。
ステップＳ２５において並列チップＥＣＣ復号化がＡ−Ｂ列まで終了している場合、ステップＳ２６においてＣＰＵ４１０により、第１エラー訂正および第２エラー訂正が行われた映像データ（データブロック）が外部に送信される。
（第１実施形態における効果）
上記第１実施形態によれば、ＥＣＣ回路４３０は、並列チップＥＣＣ符号化部４３１Ａ、チップ単位ＥＣＣ符号化部４３１Ｂを備える。そして、並列チップＥＣＣ符号化部４３１Ａが、受信したデータブロックに対して、第１ＥＣＣ符号を付加する。第１ＥＣＣ符号は、複数のメモリチップに並列に書き込まれるデータ単位毎に付加される。すなわち、並列する複数のメモリチップ間で第１ＥＣＣ符号が付加される。これにより、複数のメモリチップのいずれかが故障した場合であっても、他のメモリチップでこれを補うことができ、その故障によるデータエラーを訂正することができる。
一方、チップ単位ＥＣＣ符号化部４３１Ｂが、データブロックに対して、第２ＥＣＣ符号を付加する。第２ＥＣＣ符号は、各メモリチップに書き込まれるデータ単位毎に付加される。これにより、メモリチップ単位でのＥＣＣ仕様を十分に保証することができる。
＜第２実施形態＞
以下に図１２乃至図１８を用いて、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、第１実施形態に対して、第１ＥＣＣ符号および第２ＥＣＣ符号の付加の順番が異なる。以下に、第２実施形態について詳説する。
なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
（第２実施形態における構成）
図１２は、第２実施形態に係るＥＣＣ回路４３０の構成を示すブロック図である。図１３乃至図１６は、第２実施形態に係るバッファ４２０の構成を示す図であり、ＥＣＣ符号化工程を示す図である。
図１２に示すように、第２実施形態では、チップ単位ＥＣＣ符号化部４３１Ｂは、バッファ４２０に受信されたデータブロックに対して、第２ＥＣＣ符号を付加する。並列チップＥＣＣ符号化部４３１Ａは、第２ＥＣＣ符号が付加されたデータブロックに対して、第１ＥＣＣ符号を付加する。以下に、第１ＥＣＣ符号および第２ＥＣＣ符号の詳細について詳説する。
まず、第１実施形態と同様、図５に示すように、バッファ４２０は、外部からの映像データをデータブロックとして、所定の容量分蓄積する。
次に、図１３に示すように、チップ単位ＥＣＣ符号化部４３１Ｂは、データブロックのうち第２データ単位毎に第２ＥＣＣ符号を付加する。より具体的には、まず、チップ単位ＥＣＣ符号化部４３１Ｂは、メモリチップ１の１〜Ａ−Ｂ列のデータに対して、メモリチップ１のＡ−Ｂ＋１〜Ａ列に第２ＥＣＣ符号を付加する。
その後、図１４に示すように、同様に、チップ単位ＥＣＣ符号化部４３１Ｂは順次、データブロックのうち第２データ単位毎に第２ＥＣＣ符号を付加していく。最終的に、チップ単位ＥＣＣ符号化部４３１Ｂは、メモリチップＭ−Ｐの１〜Ａ−Ｂ列のデータに対して、メモリチップＭ−ＰのＡ−Ｂ＋１〜Ａ列に第２ＥＣＣ符号を付加する。
次に、図１５に示すように、並列チップＥＣＣ符号化部４３１Ａは、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加する。より具体的には、まず、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−Ｐの１列のデータに対して、メモリチップＭ−Ｐ＋１〜Ｍの１列の第１ＥＣＣ符号を付加する。
その後、図１６に示すように、同様に、並列チップＥＣＣ符号化部４３１Ａは順次、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加していく。最終的に、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−ＰのＡ列のデータに対して、メモリチップＭ−Ｐ＋１〜ＭのＡ列に第１ＥＣＣ符号を付加する。
このように、バッファ４２０において、メモリチップ１〜Ｍ−Ｐの１〜Ａ−Ｂ列がデータ領域、メモリチップＭ−Ｐ＋１〜Ｍの１〜Ａ列が第１ＥＣＣ領域、メモリチップ１〜Ｍ−ＰのＡ−Ｂ＋１〜Ａ列が第２ＥＣＣ領域となる。
再度、図１２に示すように、並列チップＥＣＣ復号化部４３２Ａは、バッファ４２０に読み出されたデータブロックに対して、第１ＥＣＣ符号に基づいて第１エラー訂正を行う。チップ単位ＥＣＣ復号化部４３２Ｂは、第１エラー訂正が行われたバッファ４２０のデータブロックに対して、第２ＥＣＣ符号に基づいて第２エラー訂正を行う。ＣＰＵ４１０は、第１エラー訂正および第２エラー訂正が行われたデータブロックを外部に送信する。
（第２実施形態におけるデータ書き込み方法）
図１７は、第２実施形態に係る書き込み方法を示すフローチャートである。
図１７に示すように、まず、ステップＳ３１において、バッファ４２０により、外部からの映像データが受信され、データブロックとして所定の容量分蓄積される。
次に、ステップＳ３２において、チップ単位ＥＣＣ符号化部４３１Ｂにより、チップ単位ＥＣＣ符号化が行われる。すなわち、データブロックのうち第２データ単位毎に第２ＥＣＣ符号が付加される。
その後、ステップＳ３３において、チップ単位ＥＣＣ符号化がメモリチップＭ−Ｐまで終了したか否かが判断される。
ステップＳ３３においてチップ単位ＥＣＣ符号化がメモリチップＭ−Ｐまで終了していない場合、ステップＳ３２に戻ってチップ単位ＥＣＣ符号化部４３１Ｂにより、チップ単位ＥＣＣ符号化が行われる。
ステップＳ３３においてチップ単位ＥＣＣ符号化がメモリチップＭまで終了している場合、ステップＳ３４において並列チップＥＣＣ符号化部４３１Ａにより、並列チップＥＣＣ符号化が行われる。すなわち、データブロックのうち第１データ単位毎に第１ＥＣＣ符号が付加される。このとき、第１データ単位は、Ｍ−Ｐ個のメモリチップの１列分のデータ（Ｍ−Ｐｂｙｔｅ）に対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップの１列分のデータ（Ｐｂｙｔｅ）に対応する。
その後、ステップＳ３５において、並列チップＥＣＣ符号化がＡ列まで終了したか否かが判断される。
ステップＳ３５において並列チップＥＣＣ符号化がＡ列まで終了していない場合、ステップＳ３４に戻って並列チップＥＣＣ符号化部４３１Ａにより、並列チップＥＣＣ符号化が行われる。
ステップＳ３５において並列チップＥＣＣ符号化がＡ列まで終了している場合、ステップＳ３６においてメモリインターフェース４４０により、映像データがメモリチップ１〜Ｍに書き込まれる。すなわち、第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックが、メモリチップ１〜Ｍの１列に対応するデータから順に並列に書き込まれる。
（第２実施形態におけるデータ読み出し方法）
図１８は、第２実施形態に係る読み出し方法を示すフローチャートである。
図１８に示すように、まず、ステップＳ４１において、メモリインターフェース４４０により、映像データがメモリチップ１〜Ｍから読み出される。すなわち、第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックが、メモリチップ１〜Ｍの１列のデータから順にバッファ４２０に並列に読み出される。
次に、ステップＳ４２において、並列チップＥＣＣ復号化部４３２Ａにより、並列チップＥＣＣ復号化が行われる。すなわち、データブロックに対して、第１ＥＣＣ符号に基づいて第１エラー訂正が行われる。第１エラー訂正は、バッファ４２０のデータブロックのうち、第１データ単位毎に行われる。
その後、ステップＳ４３において、並列チップＥＣＣ復号化がＡ列まで終了したか否かが判断される。
ステップＳ４３において並列チップＥＣＣ復号化がＡ列まで終了していない場合、ステップＳ４２に戻って並列チップＥＣＣ復号化部４３１Ａにより、並列チップＥＣＣ復号化が行われる。
ステップＳ４３において並列チップＥＣＣ復号化がＡ列まで終了している場合、ステップＳ４４においてチップ単位ＥＣＣ復号化部４３２Ｂにより、チップ単位ＥＣＣ復号化が行われる。すなわち、データブロックに対して、第２ＥＣＣ符号に基づいて第２エラー訂正が行われる。第２エラー訂正は、バッファ４２０のデータブロックのうち、第２データ単位毎に行われる。
その後、ステップＳ４５において、チップ単位ＥＣＣ復号化がメモリチップＭ−Ｐまで終了したか否かが判断される。
ステップＳ４５においてチップ単位ＥＣＣ復号化がメモリチップＭ−Ｐまで終了していない場合、ステップＳ４４に戻ってチップ単位ＥＣＣ復号化部４３２Ｂにより、チップ単位ＥＣＣ復号化が行われる。
ステップＳ４５においてチップ単位ＥＣＣ復号化がメモリチップＭ−Ｐまで終了している場合、ステップＳ４６においてＣＰＵ４１０により、第１エラー訂正および第２エラー訂正が行われた映像データ（データブロック）が外部に送信される。
（第２実施形態における効果）
上記第２実施形態によれば、チップ単位ＥＣＣ符号化部４３１Ｂがデータブロックに対して第２ＥＣＣ符号を付加した後に、並列チップＥＣＣ符号化部４３１Ａが受信したデータブロックに対して第１ＥＣＣ符号を付加する。すなわち、第１実施形態に対して、第１ＥＣＣ符号および第２ＥＣＣ符号の付加の順番が逆である。これにより、第１実施形態と同様の効果を得ることができる。
＜第３実施形態＞
以下に図１９乃至図２１を用いて、第３実施形態に係る半導体記憶装置について説明する。第３実施形態では、上記第１実施形態に対して、第１データ単位を大きくする。これにより、読み出し時および書き込み時のデータエラーについてエラー訂正不能となる確率を小さくすることができ、さらなる信頼性の向上を図ることができる。以下に、第３実施形態について詳説する。
なお、第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
（第３実施形態における構成）
図１９は、第３実施形態に係るバッファ４２０の構成を示す図であり、ＥＣＣ符号化工程を示す図である。
第３実施形態では、第１データ単位は、複数のメモリチップに並列に書き込まれるＮ列分のデータ単位に対応する。
以下に、第１ＥＣＣ符号および第２ＥＣＣ符号の詳細について詳説する。
まず、第１実施形態と同様、図５に示すように、バッファ４２０は、外部からの映像データをデータブロックとして、所定の容量分蓄積する。
次に、図１９に示すように、並列チップＥＣＣ符号化部４３１Ａは、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加する。ここで、第１データ単位は、Ｍ−Ｐ個のメモリチップのＮ列分のデータ（（Ｍ−Ｐ）×Ｎｂｙｔｅ）に対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップのＮ列分のデータ（Ｐ×Ｎｂｙｔｅ）に対応する。すなわち、第１データ単位と第１ＥＣＣ符号とで、並列に書き込まれるＭ個のメモリチップのＮ列分のデータ（Ｍ×Ｎｂｙｔｅ）となる。したがって、まず、図１９に示すように、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−Ｐの１〜Ｎ列のデータに対して、メモリチップＭ−Ｐ＋１〜Ｍの１〜Ｎ列に第１ＥＣＣ符号を付加する。
その後、同様に、並列チップＥＣＣ符号化部４３１Ａは順次、データブロックのうち第１データ単位毎に第１ＥＣＣ符号を付加していく。最終的に、並列チップＥＣＣ符号化部４３１Ａは、メモリチップ１〜Ｍ−ＰのＡ−Ｂ列のデータに対して、メモリチップＭ−Ｐ＋１〜ＭのＡ−Ｂ列に第１ＥＣＣ符号を付加する。
その後は、第１実施形態と同様の動作が行われる。すなわち、チップ単位ＥＣＣ符号化部４３１Ｂがデータブロックのうち第２データ単位毎に第２ＥＣＣ符号を付加し、メモリインターフェース４４０がＣＰＵ４１０の指示に基づいて第１ＥＣＣ符号および第２ＥＣＣ符号が付加されたデータブロックをメモリチップ１〜Ｍの１〜Ｎ列に対応するデータから順に並列に書き込む。
（第３実施形態におけるデータ書き込み方法）
図２０は、第３実施形態に係る書き込み方法を示すフローチャートである。
図２０に示すように、まず、第１実施形態と同様に、ステップＳ５１において、バッファ４２０により、外部からの映像データが受信され、データブロックとして所定の容量分蓄積される。
次に、ステップＳ５２において、並列チップＥＣＣ符号化部４３１Ａにより、並列チップＥＣＣ符号化が行われる。すなわち、データブロックのうち第１データ単位毎に第１ＥＣＣ符号が付加される。このとき、第１データ単位は、Ｍ−Ｐ個のメモリチップのＮ列分のデータ（（Ｍ−Ｐ）×Ｎｂｙｔｅ）に対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップのＮ列分のデータ（Ｐ×Ｎｂｙｔｅ）に対応する。
その後、ステップＳ５３において、並列チップＥＣＣ符号化がＡ−Ｂ列まで終了したか否かが判断される。
ステップＳ５３において並列チップＥＣＣ符号化がＡ−Ｂ列まで終了していない場合、ステップＳ５２に戻って並列チップＥＣＣ符号化部４３１Ａにより、第１データ単位（（（Ｍ−Ｐ）×Ｎｂｙｔｅ）単位）で並列チップＥＣＣ符号化が行われる。
ステップＳ５３において並列チップＥＣＣ符号化がＡ−Ｂ列まで終了している場合、その後、ステップＳ５４〜Ｓ５６において第１実施形態と同様の動作が行われる。すなわち、チップ単位ＥＣＣ符号化部４３１Ｂによりチップ単位ＥＣＣ符号化が行われ、メモリインターフェース４４０により映像データがメモリチップ１〜Ｍに書き込まれる。
（第３実施形態におけるデータ読み出し方法）
図２１は、第３実施形態に係る読み出し方法を示すフローチャートである。
図２１に示すように、まず、ステップＳ６１〜Ｓ６３において、第１実施形態と同様の動作が行われる。すなわち、バッファ４２０により外部からの映像データが受信され、チップ単位ＥＣＣ符号化部４３１Ｂによりチップ単位ＥＣＣ符号化が行われる。
次に、ステップＳ６４において、並列チップＥＣＣ復号化部４３２Ａにより、並列チップＥＣＣ復号化が行われる。すなわち、データブロックに対して、第１ＥＣＣ符号に基づいて第１エラー訂正が行われる。第１エラー訂正は、バッファ４２０のデータブロックのうち、第１データ単位（（（Ｍ−Ｐ）×Ｎｂｙｔｅ）単位）毎に行われる。
その後、ステップＳ６５において、並列チップＥＣＣ復号化がＡ−Ｂ列まで終了したか否かが判断される。
ステップＳ６５において並列チップＥＣＣ復号化がＡ−Ｂ列まで終了していない場合、ステップＳ２４に戻って並列チップＥＣＣ復号化部４３１Ａにより、第１データ単位（（（Ｍ−Ｐ）×Ｎｂｙｔｅ）単位）で並列チップＥＣＣ復号化が行われる。
ステップＳ６５において並列チップＥＣＣ復号化がＡ−Ｂ列まで終了している場合、ステップＳ６６において、第１実施形態と同様、ＣＰＵ４１０により第１エラー訂正および第２エラー訂正が行われた映像データ（データブロック）が外部に送信される。
（第３実施形態における効果）
上記第３実施形態によれば、第１実施形態に対して、第１データ単位を大きくする。より具体的には、第１データ単位は、Ｍ−Ｐ個のメモリチップのＮ（２≦Ｎ≦Ａ−Ｂ）列分のデータに対応する。また、第１ＥＣＣ符号は、Ｐ個のメモリチップのＮ列分のデータに対応する。このように、第１ＥＣＣ符号が付加される第１データ単位を大きくすることで、第１実施形態よりも読み出し時および書き込み時のデータエラーについてエラー訂正不能となる確率を小さくすることができ、さらなる信頼性の向上を図ることができる。
なお、上記第３実施形態と第２実施形態とを組み合わせてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４００…メモリコントローラ、５００…メモリ、４３１Ａ…並列チップＥＣＣ符号化部、４３１Ｂ…チップ単位ＥＣＣ符号化部、４３２Ａ…並列チップＥＣＣ復号化部、４３２Ｂ…チップ単位ＥＣＣ復号化部。

Claims (12)

  1. 複数のメモリチップを含むメモリと、
    前記複数のメモリチップにデータブロックを並列に書き込み、前記複数のメモリチップに書き込まれた前記データブロックを並列に読み出すメモリコントローラと、
    を具備し、
    前記メモリコントローラは、
    前記データブロックに対して、前記複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加する第１ＥＣＣ符号化部と、
    前記第１ＥＣＣ符号が付加された前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加する第２ＥＣＣ符号化部と、
    前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行う第２復号化部と、
    前記第２エラー訂正が行われた前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行う第１復号化部と、
    を備えることを特徴とするビデオサーバ装置。
  2. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる１列のデータ単位に対応することを特徴とする請求項１のビデオサーバ装置。
  3. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる複数列のデータ単位に対応することを特徴とする請求項１のビデオサーバ装置。
  4. 複数のメモリチップにデータブロックを並列に書き込み、前記複数のメモリチップに書き込まれた前記データブロックを並列に読み出すデータ書き込み／読み出し方法であって、
    前記データブロックに対して、前記複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加し、
    前記第１ＥＣＣ符号が付加された前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加し、
    前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行い、
    前記第２エラー訂正が行われた前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行う
    ことを特徴とするデータ書き込み／読み出し方法。
  5. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる１列のデータ単位に対応することを特徴とする請求項４のデータ書き込み／読み出し方法置。
  6. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる複数列のデータ単位に対応することを特徴とする請求項４のデータ書き込み／読み出し方法。
  7. 複数のメモリチップを含むメモリと、
    前記複数のメモリチップにデータブロックを並列に書き込み、前記複数のメモリチップに書き込まれた前記データブロックを並列に読み出すメモリコントローラと、
    を具備し、
    前記メモリコントローラは、
    前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加する第２ＥＣＣ符号化部と、
    前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加する第１ＥＣＣ符号化部と、
    前記第１ＥＣＣ符号が付加された前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行う第１復号化部と、
    前記第１エラー訂正が行われた前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行う第２復号化部と、
    を備えることを特徴とするビデオサーバ装置。
  8. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる１列のデータ単位に対応することを特徴とする請求項７のビデオサーバ装置。
  9. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる複数列のデータ単位に対応することを特徴とする請求項７のビデオサーバ装置。
  10. 複数のメモリチップにデータブロックを並列に書き込み、前記複数のメモリチップに書き込まれた前記データブロックを並列に読み出すデータ書き込み／読み出し方法であって、
    前記データブロックに対して、各メモリチップに書き込まれる第２データ単位毎に第２ＥＣＣ符号を付加し、
    前記第２ＥＣＣ符号が付加された前記データブロックに対して、前記複数のメモリチップに並列に書き込まれる第１データ単位毎に第１ＥＣＣ符号を付加し、
    前記第１ＥＣＣ符号が付加された前記データブロックに対して、前記第１データ単位毎に前記第１ＥＣＣ符号に基づいて第１エラー訂正を行い、
    前記第１エラー訂正が行われた前記データブロックに対して、前記第２データ単位毎に前記第２ＥＣＣ符号に基づいて第２エラー訂正を行う
    ことを特徴とするデータ書き込み／読み出し方法。
  11. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる１列のデータ単位に対応することを特徴とする請求項１０のデータ書き込み／読み出し方法。
  12. 前記第１データ単位は、並列する前記複数のメモリチップに書き込まれる複数列のデータ単位に対応することを特徴とする請求項１０のデータ書き込み／読み出し方法。
JP2015240477A 2015-12-09 2015-12-09 ビデオサーバ装置およびデータ書き込み／読み出し方法 Active JP6479638B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015240477A JP6479638B2 (ja) 2015-12-09 2015-12-09 ビデオサーバ装置およびデータ書き込み／読み出し方法
EP16202375.8A EP3179727A1 (en) 2015-12-09 2016-12-06 Video server device and writing/reading data method
US15/371,543 US20170170848A1 (en) 2015-12-09 2016-12-07 Video server device and writing/reading data method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015240477A JP6479638B2 (ja) 2015-12-09 2015-12-09 ビデオサーバ装置およびデータ書き込み／読み出し方法

Publications (2)

Publication Number Publication Date
JP2017107390A true JP2017107390A (ja) 2017-06-15
JP6479638B2 JP6479638B2 (ja) 2019-03-06

Family

ID=57530508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015240477A Active JP6479638B2 (ja) 2015-12-09 2015-12-09 ビデオサーバ装置およびデータ書き込み／読み出し方法

Country Status (3)

Country Link
US (1) US20170170848A1 (ja)
EP (1) EP3179727A1 (ja)
JP (1) JP6479638B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057096A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリシステム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10521296B2 (en) 2018-02-20 2019-12-31 Micron Technology, Inc. Performing an additional decoding operation on an identified set of bits of a data block

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004348824A (ja) * 2003-05-21 2004-12-09 Toshiba Corp Ｅｃｃエンコード方法、ｅｃｃエンコード装置
JP2008165805A (ja) * 2007-01-03 2008-07-17 Samsung Electronics Co Ltd フラッシュメモリ装置のｅｃｃ制御器及びそれを含むメモリシステム
JP2011192206A (ja) * 2010-03-16 2011-09-29 Toshiba Corp 半導体メモリ映像蓄積再生装置及びデータ書込み／読出し方法
JP2012128660A (ja) * 2010-12-15 2012-07-05 Toshiba Corp 半導体記憶装置
JP2013186752A (ja) * 2012-03-08 2013-09-19 Toshiba Corp ビデオサーバ装置及びそのリビルド処理制御方法
JP2013543159A (ja) * 2010-12-01 2013-11-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 統合されたデータおよびヘッダ保護を含むコード化データをデコードするための方法および磁気テープ・ドライブ（統合されたデータおよびヘッダ保護を含むコード化データのデコード）

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0203773B1 (en) * 1985-05-21 1992-07-15 Sony Corporation Apparatus for decoding error correcting code
US8902653B2 (en) * 2011-08-12 2014-12-02 Micron Technology, Inc. Memory devices and configuration methods for a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004348824A (ja) * 2003-05-21 2004-12-09 Toshiba Corp Ｅｃｃエンコード方法、ｅｃｃエンコード装置
JP2008165805A (ja) * 2007-01-03 2008-07-17 Samsung Electronics Co Ltd フラッシュメモリ装置のｅｃｃ制御器及びそれを含むメモリシステム
JP2011192206A (ja) * 2010-03-16 2011-09-29 Toshiba Corp 半導体メモリ映像蓄積再生装置及びデータ書込み／読出し方法
JP2013543159A (ja) * 2010-12-01 2013-11-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 統合されたデータおよびヘッダ保護を含むコード化データをデコードするための方法および磁気テープ・ドライブ（統合されたデータおよびヘッダ保護を含むコード化データのデコード）
JP2012128660A (ja) * 2010-12-15 2012-07-05 Toshiba Corp 半導体記憶装置
JP2013186752A (ja) * 2012-03-08 2013-09-19 Toshiba Corp ビデオサーバ装置及びそのリビルド処理制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057096A (ja) * 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリシステム

Also Published As

Publication number Publication date
JP6479638B2 (ja) 2019-03-06
US20170170848A1 (en) 2017-06-15
EP3179727A1 (en) 2017-06-14

Similar Documents

Publication Publication Date Title
KR101659888B1 (ko) 플래시 메모리 제어 방법, 제어기 및 전자 장치
JP4538034B2 (ja) 半導体記憶装置、及びその制御方法
US8438457B2 (en) Nonvolatile memory apparatus, memory controller, and memory system
JP4564520B2 (ja) 半導体記憶装置およびその制御方法
JP2015018451A (ja) メモリコントローラ、記憶装置およびメモリ制御方法
US8826099B2 (en) Memory controller, semiconductor memory system, and memory control method
US9424126B2 (en) Memory controller
US20130339820A1 (en) Three dimensional (3d) memory device sparing
US11392454B2 (en) Memory controllers, memory systems and memory modules
US9230684B2 (en) Memory controller, storage device, and memory control method
US10795763B2 (en) Memory system and error correcting method thereof
KR20150090414A (ko) 에러 정정 동작을 수행하는 반도체 장치
US9754682B2 (en) Implementing enhanced performance with read before write to phase change memory
US11726670B2 (en) Methods of operating memory controllers, memory controllers performing the methods and memory systems including the memory controllers
JP2010079856A (ja) 記憶装置およびメモリ制御方法
JP2021149769A (ja) メモリシステムおよびシフトレジスタ型メモリ
JP6479638B2 (ja) ビデオサーバ装置およびデータ書き込み／読み出し方法
JP2009157515A (ja) 半導体メモリコントローラおよび半導体メモリ
US20180358987A1 (en) Systems, Methods, and Devices for Encoding and Decoding Data Using Multi-Layer Integrated Interleaved Codes
JP2013131095A (ja) メモリコントローラ、記憶装置およびメモリ制御方法
KR20200018156A (ko) 메모리장치에 대한 에러정정코드 기능을 갖는 메모리 시스템 및 그 운영방법
US8856613B2 (en) Semiconductor storage device, memory control device, and control method of semiconductor memory
JP6479697B2 (ja) ビデオサーバ装置およびメモリのリード方法
JP2014134843A (ja) メモリシステム
US11698835B2 (en) Memory and operation method of memory

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170904

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190206

R150 Certificate of patent or registration of utility model

Ref document number: 6479638

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150