CN109036492A - 半导体存储器装置及其操作方法以及存储器系统 - Google Patents

半导体存储器装置及其操作方法以及存储器系统 Download PDF

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Abstract

本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。

Description

半导体存储器装置及其操作方法以及存储器系统
相关申请的交叉参考
本申请要求2017年6月9日在韩国知识产权局提交的第10-2017-0072223号韩国专利申请的优先权，所述韩国专利申请案的公开内容以全文引用的方式并入本文中。
技术领域
本公开涉及存储器，且更确切地说，涉及半导体存储器装置、存储器系统以及操作半导体存储器装置的方法。
背景技术
半导体存储器装置可以分类成例如快闪存储器(flash memory)装置等非易失性存储器装置以及例如动态随机存取存储器(dynamic random access memory，DRAM)等易失性存储器装置。非易失性存储器即使在其电力供应已移除之后也可以检索所存储的信息，且易失性存储器需要恒定电力以防止其数据被擦除。
动态随机存取存储器的高速操作和成本效率使得动态随机存取存储器可能用作系统存储器。然而，由于动态随机存取存储器的制造设计规则中的继续收缩，动态随机存取存储器中的存储单元的位错误可能快速增加且动态随机存取存储器的产量可能减小。
发明内容
本发明概念的至少一个示例性实施例可以提供具有增强可靠性和性能的半导体存储器装置。
本发明概念的至少一个示例性实施例可以提供具有增强可靠性和性能的存储器系统。
本发明概念的至少一个示例性实施例可以提供操作半导体存储器装置以具有增强可靠性和性能的方法。
根据本发明概念的示例性实施例，一种半导体存储器装置包含存储单元阵列、错误校正码(error correction code，ECC)引擎、输入/输出(input/output，I/O)门控电路以及控制逻辑电路。存储单元阵列包含多个存储体阵列，所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区。错误校正码引擎基于数据位产生奇偶校验位，且使用奇偶校验位校正所述数据位的至少一个错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路基于命令和地址而控制对存储单元阵列的存取。控制逻辑电路响应于所述地址而控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
根据本发明概念的示例性实施例，一种存储器系统包含至少一个半导体存储器装置以及存储器控制器。存储器控制器控制所述至少一个半导体存储器装置。所述至少一个半导体存储器装置包含存储单元阵列、错误校正码(ECC)引擎、输入/输出(I/O)门控电路以及控制逻辑电路。存储单元阵列包含多个存储体阵列，所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区。错误校正码引擎基于数据位产生奇偶校验位，且使用奇偶校验位校正所述数据位的至少一个错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路基于来自存储器控制器的命令和地址而控制对存储单元阵列的存取。控制逻辑电路响应于所述地址而控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
根据本发明概念的示例性实施例，在操作包含具有多个存储体阵列的存储单元阵列的半导体存储器装置的方法中，其中存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与数据位相关联的奇偶校验位的奇偶校验单元区，基于数据位产生奇偶校验位，在第一子阵列的第一正常单元区以及第二子阵列的第二正常单元区中存储数据位，且在第一正常单元区和第二正常单元区中存储数据位的同时在第一子阵列的第一奇偶校验单元区以及第二子阵列的第二奇偶校验单元区中存储奇偶校验位。根据突发长度的整倍数执行对所述正常单元区的列存取，且部分地根据所述突发长度的非整倍数执行对所述奇偶校验单元区的列存取。
因此，根据突发长度的整倍数执行对所述正常单元区的列存取，且部分地根据所述突发长度的非整倍数执行对所述奇偶校验单元区的列存取。因此，当采用使用数目不符合突发长度的整倍数的奇偶校验位的错误校正码时，半导体存储器装置可以通过使用错误校正码执行错误校正码编码和错误校正码解码而具有增强性能和可靠性。
根据本发明概念的示例性实施例，一种半导体存储器装置包含存储单元阵列、错误校正码(error correction code，ECC)引擎、输入/输出(input/output，I/O)门控电路以及控制逻辑电路。存储单元阵列包含多个存储体阵列，所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区。错误校正码引擎基于数据位产生奇偶校验位，且使用奇偶校验位校正所述数据位的至少一个错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路基于命令和地址而控制对存储单元阵列的存取。控制逻辑电路响应于所述地址而控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且控制错误校正码引擎以根据突发长度的非整倍数对奇偶校验单元区执行列存取。
附图说明
下文将参考附图来更详细描述本发明概念的示例性实施例。
图1是说明根据本发明概念的示例性实施例的存储器系统的框图。
图2是说明根据本发明概念的示例性实施例的图1中的半导体存储器装置的框图。
图3说明图2的半导体存储器装置中的第一存储体阵列的实例。
图4是说明图2的半导体存储器装置中的第一存储体阵列、第一输入/输出门控电路和第一错误校正码引擎的实例的框图。
图5说明图2的半导体存储器装置中连接到一个存储体阵列的错误校正码引擎和输入/输出门控电路。
图6说明根据本发明概念的示例性实施例的图5中的第一错误校正码引擎中的错误校正码编码器。
图7说明根据本发明概念的示例性实施例的图5中的第一错误校正码引擎中的错误校正码解码器。
图8说明根据本发明概念的示例性实施例的图4中的第二开关电路、第四开关电路以及第五开关电路的操作。
图9说明图4中的第一输入/输出门控电路中的第一至第五开关电路的操作。
图10A至10D说明图9中的第二、第四以及第五开关电路中的每一个中的内部列地址与列选择信号之间的关系。
图11说明由图9中的第二、第四和第五开关电路执行的多路复用操作。
图12是说明图2的半导体存储器装置中的第一存储体阵列、第一输入/输出门控电路以及第一错误校正码引擎的另一实例的框图。
图13说明图12中的第一输入/输出门控电路中的第一至第四开关电路的操作。
图14A至14D说明图13中的第二和第四开关电路中的每一个中内部列地址与列选择信号之间的关系。
图15是根据本发明概念的示例性实施例的堆叠存储器芯片的透视图。
图16是用于描述图15的堆叠存储器芯片的寻址方案的图。
图17是说明图15的堆叠存储器芯片中的命令的一部分的图。
图18是说明图15的堆叠存储器芯片的操作的时序图。
图19是说明根据本发明概念的示例性实施例的操作半导体存储器装置的方法的流程图。
图20是说明根据本发明概念的示例性实施例的半导体存储器装置的结构图。
图21是说明包含根据本发明概念的示例性实施例的半导体存储器装置的移动系统的框图。
附图标号说明
20：存储器系统；
38：第一芯片命令地址垫单元；
39：第二芯片命令地址垫单元；
48：第一下部芯片数据垫单元；
49：第二下部芯片数据垫单元；
58：第一上部芯片数据垫单元；
59：第二上部芯片数据垫单元；
100：存储器控制器；
200：半导体存储器装置；
210：控制逻辑电路；
211：命令解码器；
212：模式寄存器；
220：地址寄存器；
230：存储体控制逻辑；
240：行地址多路复用器；
245：刷新计数器；
250：列地址锁存器；
260：行解码器；
260a-260h：存储体行解码器；
270：列解码器；
270a-270h：存储体列解码器；
285：感测放大器单元；
285a-285h：存储体感测放大器；
290：输入/输出门控电路块；
290a：第一输入/输出门控电路；
290aa：第一输入/输出门控电路；
291：开关单元；
291a-291e：开关电路；
292a-292d：开关电路；
293：写入驱动器；
294：锁存器单元；
295：数据输入/输出缓冲器；
298：列选择单元；
300：存储单元阵列；
310-380：存储体阵列；
310a：第一存储体阵列；
310aa：第一存储体阵列；
311：第一子阵列；
311a：第一子阵列；
312：第一正常单元区；
312a：第一正常单元区；
314：第一奇偶校验单元区；
314a：第一奇偶校验单元区；
315：第二子阵列；
315a：第二子阵列；
316：第二正常单元区；
316a：第二正常单元区；
318：第二奇偶校验单元区；
318a：第二奇偶校验单元区；
384b：存储容量；
400：错误校正码引擎块；
400a-400h：错误校正码引擎；
400aa：第一错误校正码引擎；
410：错误校正码编码器；
4101：奇偶校验产生器；
410a：错误校正码编码器；
411-419：多路复用器；
416b：第一存储容量；
421-429：多路复用器；
430：错误校正码解码器；
430a：错误校正码解码器；
431：校验位产生器；
433：校正子产生器；
435：校正器；
500：堆叠存储器芯片；
508：基底衬底；
518：第一半导体裸片；
528：第二半导体裸片；
538、548、558：第一裸片输入输出垫单元；
539、549、559：第二裸片输入输出垫单元；
800：半导体存储器装置；
810：半导体集成电路层；
8101：行驱动器；
8102：列驱动器；
8103：数据输入/输出单元；
8104：命令缓冲器；
8105：地址缓冲器；
8107：控制逻辑电路；
820：半导体集成电路层；
821：存储器区；
822：错误校正码引擎块；
823：外围区；
832b：第二存储容量；
900：移动系统；
910：应用程序处理器；
920：连接性模块；
930：用户接口；
940：非易失性存储器装置；
950：易失性存储器装置；
951：存储单元阵列；
953：错误校正码引擎块；
960：电力供应器；
ACT1：第一有效命令；
ACT2：第二有效命令；
ADDR：地址；
AP：自动预充电；
BA：存储体地址；
BA0-BA2：存储体地址的地址位；
BANK_ADDR：存储体地址；
BL：突发长度；
BTL：位线；
BTL1-BTLn：位线；
C0-C9：列地址的地址位；
CA：列地址；
CA0-CA5：命令地址信号；
CAA0-CAA5：第一命令地址信号；
CAB0-CAB5：第二命令地址信号；
CAS2：第二列地址选通命令；
CCS：列控制信号；
CHB：校验位；
CHN_A：第一通道区；
CHN_B：第二通道区；
CKE：时钟启用信号；
CKEA：第一时钟启用信号；
CKEB：第二时钟启用信号；
CLK：时钟信号；
CMD：命令；
C_MD：经校正主要数据；
COL_ADDR：列地址；
CS：芯片选择信号；
CSA：第一芯片选择信号；
CSB：第二芯片选择信号；
CSL：列选择信号；
CSL1-CSL64：列选择信号；
CTL1：第一控制信号；
CTL2：第二控制信号；
CW：码字；
DBUS：数据总线；
DCA：内部列地址；
DCA1-DCA64：内部列地址；
DQ[7:0]：下部数据；
DQ[15:8]：上部数据；
DQA0-DQA7：下部数据；
DQA8-DQA15：上部数据；
DQB0-DQB7：下部数据；
DQB8-DQB15：上部数据；
H：逻辑高电平；
ILPRT11：第一内下部奇偶校验位；
ILPRT12：第二内下部奇偶校验位；
ILPRT2：内下部奇偶校验位；
IPRT：内部奇偶校验位；
IUPRT1：内上部奇偶校验位；
IUPRT2：内上部奇偶校验位；
L：逻辑低电平；
LA1-LAs：半导体集成电路层；
LPRT1：下部奇偶校验位；
LPRT2：下部奇偶校验位；
MC：存储单元；
MD：主要数据；
MD1：第一数据位；
MD2：第二数据位；
n0、n1、n2、n3、n4、n5、n6：数据位；
PRT：奇偶校验位；
R0-R15：行地址RA的位；
RA：行地址；
RD1：第一读取命令；
REF_ADDR：刷新行地址；
ROW_ADDR：行地址；
SDR：校正子数据；
TSV：硅通孔；
UPRT1：上部奇偶校验位；
UPRT2：上部奇偶校验位；
V：逻辑低电平和逻辑高电平中的任一个；
VD：有效数据；
WL：字线；
WL1-WLm：字线；
WR1：第一写入命令；
S710、S720、S730：操作。
具体实施方式
下文将参考附图更完全地描述本发明概念，附图中示出其示例性实施例。
图1是说明根据本发明概念的示例性实施例的存储器系统的框图。
参考图1，存储器系统20包含存储器控制器100和半导体存储器装置200。
存储器控制器100可以控制存储器系统20的总体操作。存储器控制器100可以控制外部主机与半导体存储器装置200之间的总体数据交换。例如，存储器控制器100可以响应于来自主机的请求而将数据写入半导体存储器装置200或者从半导体存储器装置200读取数据。所述请求可以作为消息从主机发送到半导体存储器装置200。
另外，存储器控制器100可以将操作命令发出到半导体存储器装置200以用于控制半导体存储器装置200。
在一些实施例中，半导体存储器装置200是包含动态存储单元的存储器装置，例如动态随机存取存储器(DRAM)、双数据速率4(double data rate 4，DDR4)同步动态随机存取存储器(SRAM)或低功率DDR4(low power DDR4，LPDDR4)SRAM。
存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR传输到半导体存储器装置200，且与半导体存储器装置200交换主要数据MD。
半导体存储器装置200包含存储主要数据MD的存储单元阵列300、错误校正码(error correction code，ECC)引擎块400以及控制逻辑电路210。错误校正码引擎块400可包含对应于存储单元阵列300中包含的多个存储体阵列的多个错误校正码引擎。
在一实施例中，所述多个存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储对应于主要数据MD的数据位的正常单元区以及用以存储基于数据位而产生的奇偶校验位的奇偶校验单元区。
在一实施例中，控制逻辑电路210控制连接于存储体阵列与错误校正码引擎之间的输入/输出(input/output，I/O)门控电路，以使得正常单元区和奇偶校验单元区上的列存取操作不对称地执行。控制逻辑电路210可以控制输入/输出门控电路以根据半导体存储器装置200的突发长度(burst length)的整倍数执行对正常单元区的列存取操作，且部分地根据突发长度的非整倍数执行对奇偶校验单元区的列存取操作。
在示例性实施例中，正常单元区的第一数据存储容量不同于奇偶校验单元区的第二数据存储容量。在示例性实施例中，第一子阵列的第一奇偶校验单元区的第一数据存储容量不同于第二子阵列的第二奇偶校验单元区的第二数据存储容量。在示例性实施例中，第一子阵列的第一奇偶校验单元区的第一数据存储容量与第二子阵列的第二奇偶校验单元区的第二数据存储容量相同。
图2是说明根据本发明概念的示例性实施例的图1中的半导体存储器装置的框图。
参考图2，半导体存储器装置200包含控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储单元阵列300、感测放大器单元285、输入/输出门控电路块290、错误校正码引擎块400以及数据输入/输出缓冲器295。
错误校正码引擎块400包含第一至第八错误校正码引擎400a～400h，且输入/输出门控电路块290包含对应于多个存储体阵列的多个输入/输出门控电路。在替代实施例中，错误校正码引擎块400可包含小于八个错误校正码引擎或大于八个错误校正码引擎。
存储单元阵列300包含第一至第八存储体阵列310～380。行解码器260包含分别耦合到第一至第八存储体阵列310～380的第一至第八存储体行解码器260a～260h，列解码器270包含分别耦合到第一至第八存储体阵列310～380的第一至第八存储体列解码器270a～270h，且感测放大器单元285包含分别耦合到第一至第八存储体阵列310～380的第一至第八存储体感测放大器285a～285h。第一至第八存储体阵列310～380、第一至第八存储体行解码器260a～260h、第一至第八存储体列解码器270a～270h以及第一至第八存储体读出放大器285a～285h可以形成第一至第八存储体。第一至第八存储体阵列310～380中的每一个包含形成于多个字线WL和多个位线BTL的相交处的多个存储单元MC。在替代实施例中，可存在小于八个存储体或大于八个存储体。
地址寄存器220从存储器控制器100接收包含存储体地址BANK_ADDR、行地址ROW_ADDR以及列地址COL_ADDR的地址ADDR。地址寄存器220将所接收的存储体地址BANK_ADDR提供到存储体控制逻辑230，将所接收的行地址ROW_ADDR提供到行地址多路复用器240，且将所接收的列地址COL_ADDR提供到列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR而产生存储体控制信号。响应于存储体控制信号而激活第一至第八存储体行解码器260a～260h中对应于存储体地址BANK_ADDR的一个，且响应于存储体控制信号而激活第一至第八存储体列解码器270a～270h中对应于存储体地址BANK_ADDR的一个。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，且从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA应用于第一至第八存储体行解码器260a～260h。
第一至第八存储体行解码器260a～260h中由存储体控制逻辑230激活的一个对从行地址多路复用器240输出的行地址RA进行解码，且激活对应于行地址RA的存储体阵列的字线。例如，经激活存储体行解码器将字线驱动电压施加于对应于行地址RA的字线。列地址锁存器250从地址寄存器220接收列地址COL_ADDR，且临时存储所接收的列地址COL_ADDR。在示例性实施例中，在突发模式中，列地址锁存器250产生从所接收的列地址COL_ADDR递增的列地址。例如，如果列地址锁存器250将接收8个列地址，而不是列地址锁存器250一次一个地接收所述列地址，那么列地址锁存器250仅接收开始列地址且在突发模式期间从开始地址计算其它七个列地址。列地址锁存器250将临时存储或产生的列地址应用于第一至第八存储体列解码器270a～270h。
第一至第八存储体列解码器270a～270h中经激活的一个通过输入/输出门控电路块290激活对应于存储体地址BANK_ADDR和列地址COL_ADDR的感测放大器。输入/输出门控电路块290中的输入/输出门控电路中的每一个包含用于门控输入/输出数据的电路，并且进一步包含用于存储从第一至第八存储体阵列310～380输出的数据的读取数据锁存器，以及用于将数据写入到第一至第八存储体阵列310～380的写入驱动器。
从第一至第八存储体阵列310～380中的一个存储体阵列读取的码字CW由耦合到将从中读取数据的所述一个存储体阵列的感测放大器感测，且存储于读取数据锁存器中。存储于读取数据锁存器中的码字CW在由对应错误校正码引擎对码字CW执行错误校正码解码之后可以经由数据输入/输出缓冲器295提供到存储器控制器100。将在第一至第八存储体阵列310～380中的一个存储体阵列中写入的主要数据MD可以从存储器控制器100提供到数据输入/输出缓冲器295，且在由对应错误校正码引擎对主要数据MD执行错误校正码编码之后由写入驱动器写入于一个存储体阵列中。
数据输入/输出缓冲器295可以基于时钟信号CLK在半导体存储器装置200的写入操作中将主要数据MD从存储器控制器100提供到错误校正码引擎块400，且可以在半导体存储器装置200的读取操作中将主要数据MD从错误校正码引擎块400提供到存储器控制器100。
在一实施例中，错误校正码引擎块400在写入操作中基于来自数据输入/输出缓冲器295的主要数据MD产生奇偶校验数据(例如，奇偶校验位)，且为输入/输出门控电路块290提供包含主要数据MD和奇偶校验位的码字CW。输入/输出门控电路块290可以在一个存储体阵列中写入码字CW。
另外，错误校正码引擎块400在读取操作中可以从输入/输出门控电路块290接收从一个存储体阵列读取的码字CW。错误校正码引擎块400可以基于码字CW中的奇偶校验位对主要数据MD执行错误校正码解码，可以校正主要数据MD中的单个位错误或双重位错误，且可以将经校正的主要数据提供到数据输入/输出缓冲器295。
控制逻辑电路210可以控制半导体存储器装置200的操作。例如控制逻辑电路210可以产生用于半导体存储器装置200的控制信号以便执行写入操作或读取操作。控制逻辑电路210包含对从存储器控制器100接收的命令CMD进行解码的命令解码器211，以及设定半导体存储器装置200的操作模式的模式寄存器212。例如，模式寄存器212的值可以指示操作模式。
例如，命令解码器211可以通过对写入启用信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、片选信号(/CS)等进行解码而产生对应于命令CMD的控制信号。控制逻辑电路210可以产生列控制信号CCS和第一控制信号CTL1以控制输入/输出门控电路块290且产生第二控制信号CTL2以控制错误校正码引擎块400。
图3说明图2的半导体存储器装置中的第一存储体阵列的实例。
参考图3，第一存储体阵列310包含多个字线WL1～WLm(m是大于二的自然数)、多个位线BTL1～BTLn(n是大于二的自然数)，以及安置于字线WL1～WLm与位线BTL1～BTLn之间的相交处的多个存储单元MC。在一实施例中，存储单元MC中的每一个包含耦合到字线WL1～WLm中的对应一个和位线BTL1～BTLn中的对应一个的单元晶体管以及耦合到所述单元晶体管的单元电容器。虽然未说明，但第一存储体阵列310包含逻辑上或物理上分离的第一子阵列和第二子阵列。
图4是说明图2的半导体存储器装置中的第一存储体阵列、第一输入/输出门控电路和第一错误校正码引擎的实例的框图。
参考图4，第一存储体阵列310a包含在半导体存储器装置200的衬底上物理上分离的第一子阵列311和第二子阵列315。
第一子阵列311包含用以存储数据位MD1的第一正常单元区312以及用以存储奇偶校验位的第一奇偶校验单元区314。第二子阵列315包含用以存储数据位MD2的第二正常单元区316以及用以存储奇偶校验位的第二奇偶校验单元区318。在一实施例中，第一奇偶校验单元区314和第二奇偶校验单元区318具有用于一个字线的不同数据存储容量。在一实施例中，第一奇偶校验单元区314具有第一存储容量416b，其为第二奇偶校验单元区318的第二存储容量832b的二分之一。例如，第一奇偶校验单元区314可以存储416位奇偶校验位用于一个字线，且第二奇偶校验单元区318可以存储832位奇偶校验位用于一个字线。
第一输入/输出门控电路290a包含第一至第五开关电路291a～291e。
第一开关电路291a连接于第一正常单元区312与第一错误校正码引擎400a之间，在写入操作中将第一数据位MD1传送到第一正常单元区312且在读取操作中将第一数据位MD1传送到第一错误校正码引擎400a。第二开关电路291b连接于第一奇偶校验单元区314与第一错误校正码引擎400a之间，在写入操作中将上部奇偶校验位UPRT1传送到第一奇偶校验单元区314且在读取操作中将内上部奇偶校验位IUPRT1传送到第一错误校正码引擎400a。
第三开关电路291c连接于第二正常单元区316与第一错误校正码引擎400a之间，在写入操作中将第二数据位MD2传送到第二正常单元区316且在读取操作中将第二数据位MD2传送到第一错误校正码引擎400a。第四开关电路291d连接于第二奇偶校验单元区318与第一错误校正码引擎400a之间，在写入操作中将下部奇偶校验位LPRT1的某一部分传送到第二奇偶校验单元区318且在读取操作中将第一内下部奇偶校验位ILPRT11传送到第一错误校正码引擎400a。第五开关电路291e连接于第二奇偶校验单元区318与第一错误校正码引擎400a之间，在写入操作中将下部奇偶校验位LPRT1的另一部分传送到第二奇偶校验单元区318且在读取操作中将第二内下部奇偶校验位ILPRT12传送到第一错误校正码引擎400a。
第一错误校正码引擎400a包含错误校正码编码器410和错误校正码解码器430。
错误校正码编码器410在写入操作中对包含第一数据位MD1和第二数据位MD2的数据位执行错误校正码编码以产生奇偶校验位PRT，且经由数据总线DBUS将奇偶校验位PRT提供到第二开关电路291b、第四开关电路291d以及第五开关电路291e。
错误校正码解码器430在读取操作中接收奇偶校验位PRT、第一数据位MD1以及第二数据位MD2，通过使用奇偶校验位PRT对第一数据位MD1和第二数据位MD2执行错误校正码解码，且校正第一数据位MD1和第二数据位MD2的错误位以输出经校正主要数据C_MD。
当第一错误校正码引擎400a使用双错误校正(double error correction，DEC)码时，错误校正码解码器430能够校正第一数据位MD1和第二数据位MD2中的两个错误位。在示例性实施例中，第一数据位MD1和第二数据位MD2中的每一个包含128位，奇偶校验位包含18位，且内上部奇偶校验位IUPRT1、第一内下部奇偶校验位ILPRT11以及第二内下部奇偶校验位ILPRT12中的每一个包含8位。在此实施例中，上部奇偶校验位UPRT1和下部奇偶校验位LPRT1中的每一个包含18位。
因此，第二开关电路291b、第四开关电路291d以及第五开关电路291e在写入操作中执行18到24多路分用且在读取操作中执行24到18多路复用。
图5说明图2的半导体存储器装置中连接到一个存储体阵列的错误校正码引擎和输入/输出门控电路。
参看图5，错误校正码引擎400a包含错误校正码编码器410和错误校正码解码器430。第一输入/输出门控电路290a包含开关单元291、写入驱动器293以及锁存器单元294。开关单元291可包含图4中的开关电路291a～291e。
错误校正码编码器410在写入操作中对主要数据MD的数据位执行错误校正码编码以产生奇偶校验位且为第一输入/输出门控电路290a提供包含奇偶校验位和主要数据MD的码字CW。错误校正码解码器430在读取操作中执行错误校正码解码以使用读取码字CW中的奇偶校验位校正从第一存储体阵列310读取的码字CW中的错误位且将经校正主要数据C_MD提供到数据输入/输出缓冲器295。第一错误校正码引擎400a响应于第二控制信号CTL2执行错误校正码编码和错误校正码解码。开关单元291中用以传送奇偶校验位的开关电路响应于列控制信号CCS而在写入操作中执行18到24多路分用且在读取操作中执行24到18多路复用。
虽然上文示出了在写入操作中执行18到24多路分用且在读取操作中执行24到18多路复用的实例，但本发明概念不限于此。例如在示例性实施例中，开关电路在写入操作中执行M到N多路分用且在读取操作中执行N到M多路复用，其中M小于N。
图6说明根据本发明概念的示例性实施例的图5中的第一错误校正码引擎中的错误校正码编码器。
参考图6，错误校正码编码器410包含奇偶校验产生器4101。奇偶校验产生器4101在写入操作中对主要数据MD中的数据位执行错误校正码编码以产生奇偶校验位PRT，且为第一输入/输出门控电路290a提供包含主要数据MD和奇偶校验位PRT的码字CW。
图7说明根据本发明概念的示例性实施例的图5中的第一错误校正码引擎中的错误校正码解码器。
参看图7，错误校正码解码器430包含校验位产生器431、校正子(syndrome)产生器433以及数据校正器435。
校验位产生器431基于读取数据MD产生校验位CHB。校正子产生器433基于校验位CHB与读取奇偶校验位PRT的比较而产生校正子数据SDR。校正子数据SDR可以指示读取数据MD是否包含至少一个错误位，且还可指示错误位的位置。数据校正器435可以基于校正子数据SDR校正读取数据MD中的错误位，且可以将经校正主要数据C_MD提供到数据输入/输出缓冲器295。
图8说明根据本发明概念的示例性实施例的图4中的第二开关电路、第四开关电路以及第五开关电路的操作。
参看图4和8，第二开关电路291b、第四开关电路291d以及第五开关电路291e在写入操作中对奇偶校验位PRT执行18到24多路分用，且在读取操作中对内部奇偶校验位IUPRT1、ILPRT11以及ILPRT12执行24到18多路复用。
第二开关电路291b、第四开关电路291d以及第五开关电路291e在写入操作中通过掩蔽奇偶校验位PRT的一部分而对奇偶校验位PRT执行18到24多路分用，且通过由用于内上部奇偶校验位IUPRT1、第一内下部奇偶校验位ILPRT11以及第二内下部奇偶校验位ILPRT12的预定单元重复启用列选择信号而对内上部奇偶校验位IUPRT1、第一内下部奇偶校验位ILPRT11以及第二内下部奇偶校验位ILPRT12执行24到18多路复用。
图9说明图4中的第一输入/输出门控电路中的第一至第五开关电路的操作。
在图9中，假定图4中的第一错误校正码引擎400a基于包含2p位的数据位产生包含2*(p+1)位的奇偶校验位(其中p是等于或大于8的自然数)，且使用第一至第q内部列地址(其中q＝2p-2)存取第一正常单元区312、第一奇偶校验单元区314、第二正常单元区316以及第二奇偶校验单元区318中的一个页。因此，当p是8时，q是64。第一至第q内部列地址DCA1～DCA64可以从图2中的第一列解码器270a提供。第一列解码器270a对列地址COL_ADDR进行解码以提供第一至第q内部列地址DCA1～DCA64。
参考图9，当第一至第64内部列地址DCA1～DCA64循序地施加时，分别与数据位MD1和MD2相关联的第一开关电路291a和第三开关电路291c响应于列选择信号CSL1～CSL64中的每一个而接通对应列选择单元298。列选择单元298可以耦合到对应于突发长度的位线且可包含对应于突发长度的开关。在图9中，当突发长度是8时，当列选择单元298接通时8个位线被同时选定。
当第一至第64内部列地址DCA1～DCA64循序地增加时，与内上部奇偶校验位IUPRT1相关联的第二开关电路291b可以重复启用列选择信号的一部分以将列选择信号CSL1～CSL52中的每一个提供到对应列选择单元。
在一实施例中，当第一至第64内部列地址DCA1～DCA64循序地增加时，与第一内下部奇偶校验位ILPRT11相关联的第四开关电路291d重复启用列选择信号的一部分以将列选择信号CSL1～CSL52中的每一个提供到对应列选择单元。在一实施例中，当第一至第64内部列地址DCA1～DCA64循序地增加时，与第二内下部奇偶校验位ILPRT12相关联的第五开关电路291e重复启用列选择信号的一部分以将列选择信号CSL1～CSL40中的每一个提供到对应列选择单元。
图10A至10D说明图9中的第二、第四以及第五开关电路中的每一个中的内部列地址与列选择信号之间的关系。
在图10A至10D中，参考字符VD表示有效数据。
参看图9至10D，在半导体存储器装置200的读取操作中，第五开关电路291e通过使用第一至第q/2(第一至第32)内部列地址DCA1～DCA32中的2p/q(例如，四个)内部列地址而启用同一列选择信号，第四开关电路291d通过使用第(q/2)+1至第(q/2)+(q/4)(第33至第48)内部列地址DCA33～DCA48中的2p/q个内部列地址而启用同一列选择信号，且第二开关电路291b通过使用第(q/2)+(q/4)+1至第q(第49至第64)内部列地址DCA49～DCA64中的2p/q个内部列地址而启用同一列选择信号。第五开关电路291e、第四开关电路291d以及第二开关电路291b执行24到18多路复用。
第五开关电路291e、第四开关电路291d以及第二开关电路291b中的每一个通过使用四个内部列内部地址而启用同一列选择信号，且响应于列控制信号CCS循序地选择8个奇偶校验位中对应于同一列选择信号的2个奇偶校验位。
如参考图4、8和9至10D所描述，控制逻辑电路210控制第一输入/输出门控电路290a以根据突发长度的整倍数对正常单元区312和316执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区314和318执行列存取。
图11说明由图9中的第二、第四和第五开关电路执行的多路复用操作。
参考图11，第二开关电路291b、第四开关电路291d和第五开关电路291e包含多路复用器411～419以及421～429。多路复用器411～419以及421～429可以响应于列选择信号CCS而将24位内部奇偶校验位IPRT多路复用到18位奇偶校验位PRT。多路复用器411、412、419、421、428和429中的每一个执行4到1多路复用，且其它多路复用器中的每一个执行2到1多路复用。
图12是说明图2的半导体存储器装置中的第一存储体阵列、第一输入/输出门控电路以及第一错误校正码引擎的另一实例的框图。
参考图12，第一存储体阵列310aa包含在半导体存储器装置200的衬底上物理上分离的第一子阵列311a和第二子阵列315a。
第一子阵列311a包含用以存储数据位MD1的第一正常单元区312a以及用以存储奇偶校验位的第一奇偶校验单元区314a。第二子阵列315a包含用以存储数据位MD2的第二正常单元区316a以及用以存储奇偶校验位的第二奇偶校验单元区318a。第一奇偶校验单元区314a和第二奇偶校验单元区318a可以具有用于一个字线的相同数据存储容量。在一实施例中，第一奇偶校验单元区314a和第二奇偶校验单元区318a具有相同存储容量384b。在一实施例中，第一奇偶校验单元区314a和第二奇偶校验单元区318a分别存储用于一个字线的384位奇偶校验位。
第一输入/输出门控电路290aa包含第一至第四开关电路292a～292d。第一开关电路292a和第三开关电路292c的操作与图4中的第一开关电路291a和第三开关电路291c的操作大体上相同。
第二开关电路292b连接于第一奇偶校验单元区314a与第一错误校正码引擎400aa之间，在写入操作中将上部奇偶校验位UPRT2传送到第一奇偶校验单元区314a且在读取操作中将内上部奇偶校验位IUPRT2传送到第一错误校正码引擎400aa。第四开关电路292d连接于第二奇偶校验单元区318a与第一错误校正码引擎400aa之间，在写入操作中将下部奇偶校验位LPRT2传送到第二奇偶校验单元区318a且在读取操作中将内下部奇偶校验位ILPRT2传送到第一错误校正码引擎400aa。
第一错误校正码引擎400aa包含错误校正码编码器410a和错误校正码解码器430a。
当错误校正码引擎400aa使用双错误检测和单错误校正(double errordetection and a single error correction，DEDSEC)码时，错误校正码解码器430a可以检测两个错误位且校正第一数据位MD1和第二数据位MD2中的一个错误位。在示例性实施例中，第一数据位MD1和第二数据位MD2中的每一个包含128位，奇偶校验位PRT包含12位，且内上部奇偶校验位IUPRT2以及内下部奇偶校验位ILPRT2中的每一个包含8位。
因此，第二开关电路292b和第四开关电路292d在写入操作中执行12到16多路分用且在读取操作中执行16到12多路复用。
图13说明图12中的第一输入/输出门控电路中的第一至第四开关电路的操作。
在图13中，假定图12中的第一错误校正码引擎400aa基于包含2p位的数据位产生包含2*(p+1)位的奇偶校验位(其中p是等于或大于8的自然数)，且使用第一至第r内部列地址(其中r＝2p-2)存取第一正常单元区312a、第一奇偶校验单元区314a、第二正常单元区316a以及第二奇偶校验单元区318a中的一个页。因此，当p是8时，r是64。第一至第r内部列地址DCA1～DCA64可以从图2中的第一列解码器270a提供。第一列解码器270a对列地址COL_ADDR进行解码以提供第一至第r内部列地址DCA1～DCA64。
参考图13，当第一至第64内部列地址DCA1～DCA64循序地增加时，分别与数据位MD1和MD2相关联的第一开关电路292a和第三开关电路292c响应于列选择信号CSL1～CSL64中的每一个而接通对应列选择单元298。列选择单元298可以耦合到对应于突发长度的位线且可包含对应于突发长度的开关。在图13中，当突发长度是8时，当列选择单元298接通时8个位线被同时选定。
当第一至第64内部列地址DCA1～DCA64循序地增加时，与内上部奇偶校验位IUPRT2相关联的第二开关电路292b可以重复启用列选择信号的一部分以将列选择信号CSL1～CSL48中的每一个提供到对应列选择单元。当第一至第64内部列地址DCA1～DCA64循序地增加时，与内下部奇偶校验位ILPRT2相关联的第四开关电路292d可以重复启用列选择信号的一部分以将列选择信号CSL1～CSL48中的每一个提供到对应列选择单元。
图14A至14D说明图13中的第二和第四开关电路中的每一个中内部列地址与列选择信号之间的关系。
在图14A至14D中，参考字符VD表示有效数据。
参看图13至14D，在半导体存储器装置200的读取操作中，第四开关电路292d通过使用第一至第r/2(第一至第32)内部列地址DCA1～DCA32中的2p-1/r(例如，两个)内部列地址而启用同一列选择信号，且第二开关电路292b通过使用第(r/2)+1至第r(第33至第64)内部列地址DCA33～DCA64中的2p-1/r内部列地址而启用同一列选择信号。第二开关电路292b和第四开关电路292d执行16到12多路复用。
第二开关电路292b和第四开关电路292d中的每一个通过两个内部列内部地址启用同一列选择信号，且响应于列控制信号CCS而循序地选择8个奇偶校验位中对应于同一列选择信号的4个奇偶校验位。
如参考图12至14D所描述，控制逻辑电路210控制第一输入/输出门控电路290aa以根据突发长度的整倍数对第一正常单元区312a和第二正常单元区316a执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区314a和318a执行列存取。
下文中，参考图15至18描述符合联合电子装置工程化委员会(Joint ElectronDevice Engineering Council，JEDEC)的低功率双数据速率4(LPDDR4)的标准的半导体存储器装置的示例性实施例。
图15是根据本发明概念的示例性实施例的堆叠存储器芯片的透视图。
参看图15，堆叠存储器芯片500包含基底衬底508以及堆叠在基底衬底508上的多个半导体裸片518和528。图15为说明方便而说明第一半导体裸片518和第二半导体裸片528，且单个存储器芯片500中可以封装三个或大于三个半导体裸片。
基底衬底508可包含对应于第一通道区CHN_A的第一芯片输入输出垫单元以及对应于第二通道区CHN_B的第二输入输出垫单元。第一芯片输入输出垫单元可包含将连接到外部装置的第一芯片命令地址垫单元38、第一下部芯片数据垫单元48以及第一上部芯片数据垫单元58。第二芯片输入输出垫单元可包含将连接到外部装置的第二芯片命令地址垫单元39、第二下部芯片数据垫单元49以及第二上部芯片数据垫单元59。
在一实施例中，第一芯片命令地址垫单元38包含多个垫以用于接收第一芯片选择信号CSA、第一时钟启用信号CKEA以及第一命令地址信号CAA0～CAA5。在一实施例中，第一下部芯片数据垫单元48包含八个垫以用于传送八位的下部数据DQA0～DQA7，且第一上部芯片数据垫单元58包含八个垫以用于传送八位的上部数据DQA8～DQA15。
在一实施例中，第二芯片命令地址垫单元39包含多个垫以用于接收第二芯片选择信号CSB、第二时钟启用信号CKEB以及第二命令地址信号CAB0～CAB5。在一实施例中，第二下部芯片数据垫单元49包含八个垫以用于传送八位的下部数据DQB0～DQB7，且第二上部芯片数据垫单元59包含八个垫以用于传送八位的上部数据DQB8～DQB15。
在一实施例中，第一半导体裸片518和第二半导体裸片528中的每一个包含独立于彼此操作的第一通道区CHN_A和第二通道区CHN_B。
第一半导体裸片518包含对应于第一通道区CHN_A的第一裸片输入输出垫单元538、548和558以及对应于第二通道区CHN_B的第二裸片输入输出垫单元539、549和559。第一裸片输入输出垫单元包含对应于第一芯片命令地址垫单元38的第一裸片命令地址垫单元538、对应于第一下部芯片数据垫单元48的第一下部裸片数据垫单元548，以及对应于第一上部芯片数据垫单元58的第一上部裸片数据垫单元558。第二裸片输入输出垫单元包含对应于第二芯片命令地址垫单元39的第二裸片命令地址垫单元539、对应于第二下部芯片数据垫单元49的第二下部裸片数据垫单元549，以及对应于第二上部芯片数据垫单元59的第二上部裸片数据垫单元559。即使图15中未说明，第二半导体裸片528也可包含与第一半导体裸片518相同配置的对应于第一通道区CHN_A的第一裸片输入输出垫单元以及对应于第二通道区CHN_B的第二裸片输入输出垫单元。
第一半导体裸片518的裸片命令地址垫单元538和539以及第二半导体裸片528的裸片命令地址垫单元(未图示)可以共同连接到芯片命令地址垫单元38和39。第一半导体裸片518的下部裸片数据垫单元548和549可以电连接到下部芯片数据垫单元48和49，且第一半导体裸片518的上部裸片数据垫单元558和559可以从上部芯片数据垫单元58和59电断开。第二半导体裸片528的上部裸片数据垫单元(未图示)可以电连接到上部芯片数据垫单元58和59，且第二半导体裸片528的下部裸片数据垫单元(未图示)可以从下部芯片数据垫单元48和49电断开。
如图15中说明，第一半导体裸片518和第二半导体裸片528可以通过接合线分别连接到下部芯片数据垫单元48和49以及上部芯片数据垫单元58和59。另外，第一半导体裸片518和第二半导体裸片528可以通过接合线共同连接到芯片命令地址垫单元38和39。在其它示例性实施例中，第一半导体裸片518和第二半导体裸片528可以使用硅通孔(through-silicon vias，TSV)共同连接到芯片命令地址垫单元38和39。
图16是用于描述图15的堆叠存储器芯片的寻址方案的图。
参考图16，每一半导体裸片可以具有4Gb、8Gb或16Gb的存储器容量或存储器密度，且当每一半导体裸片包含两个通道时每一通道可以具有2Gb、4Gb或8Gb的存储器密度。无论存储器密度如何，每一通道都可包含八个存储器存储体，且无论存储器密度如何都可以使用三个地址位BA0、BA1和BA2确定存储体地址。当数据宽度或每通道的数据垫的数目是十六时，根据存储器密度的增加可以增加用于指示行地址的地址位的数目。例如，当每裸片的存储器密度是4Gb时可存在14个行地址位R0-R13，当每裸片的存储器密度是8Gb时可存在15个行地址位R0-R14，且当每裸片的存储器密度是8Gb时可存在16个行地址位R0-R15。在一实施例中，用于指示列地址的地址位C0～C9的数目是固定的。
图17是说明图15的堆叠存储器芯片中的命令的一部分的图，且图18是说明图15的堆叠存储器芯片的操作的时序图。
图17说明表示第一有效命令ACT1、第二有效命令ACT2、第一写入命令WR1、第一读取命令RD1以及第二列地址选通命令CAS2的芯片选择信号CS和命令地址信号CA0～CA5的组合。H指示逻辑高电平，L指示逻辑低电平，R0～R15指示行地址RA的位，BA0～BA2指示存储体地址BA的位，V指示逻辑低电平和逻辑高电平中的任一个，BL指示突发长度，C2～C8指示列地址CA的位，AP指示自动预充电。R1指示时钟信号CK的第一上升沿，且R2指示时钟信号CK的第二上升沿。
图18说明对应于突发读取操作或突发写入操作的序列。有效命令可以由第一有效命令ACT1和第二有效命令ACT2的组合表示，读取命令可以由第一读取命令RD1和第二列地址选通命令CAS2表示，且写入命令可以由第一写入命令WR1和第二列地址选通命令CAS2表示。因此，图13的堆叠存储器芯片500可以在多个时钟循环(例如，四个时钟循环)期间接收命令和地址。在命令输入到存储器芯片500的同时，时钟启用信号CKE可以维持逻辑高电平。
根据示例性实施例，第一半导体裸片518的下部裸片数据垫单元电连接到下部芯片数据垫单元以传送下部数据DQ[7:0]，下部数据DQ[7:0]包含数据位n0、n1、n2、n3、n4、n5、n6等，且第一半导体裸片518的上部裸片数据垫单元从上部芯片数据垫单元电断开。根据示例性实施例，第二半导体裸片528的上部裸片数据垫单元电连接到上部芯片数据垫单元以传送上部数据DQ[15:8]，上部数据DQ[15:8]包含数据位n0、n1、n2、n3、n4、n5、n6等，且第二半导体裸片528的下部裸片数据垫单元从下部芯片数据垫单元电断开。因此，通过将堆叠半导体裸片中的每一个选择性地连接到下部芯片数据垫单元和上部芯片数据垫单元中的一个可以减少输入输出负载，进而增加操作速度且减小电力消耗。
根据本发明概念的示例性实施例，第一半导体裸片(SD1)518和第二半导体裸片(SD2)528中的每一个的数据垫单元电连接到芯片数据垫单元以传送数据DQ[15:0]。在此情况下，第一半导体裸片518和第二半导体裸片528中的每一个可以如图4中或图12中那样配置，可以包含包括第一子阵列和第二子阵列的存储体阵列，且可以部分地根据突发长度的非整倍数而执行对第一子阵列的第一奇偶校验单元区以及第二子阵列的第二奇偶校验单元区的列存取。
图19是说明根据本发明概念的示例性实施例的操作半导体存储器装置的方法的流程图。
参看图2至14D以及19，在操作半导体存储器装置200的方法中，其中半导体存储器装置200包含具有多个存储体阵列310～380的存储单元阵列300，存储体阵列310～380中的每一个包含第一子阵列311和第二子阵列315，且第一子阵列311和第二子阵列315中的每一个包含用以存储数据位MD的正常单元区312和316以及用以存储与数据位MD相关联的奇偶校验位PRT的奇偶校验单元区314和318，第一错误校正码引擎400a中的错误校正码编码器410基于数据位MD而产生奇偶校验位(S710)。
第一输入/输出门控电路290a在第一子阵列311的第一正常单元区312中以及第二子阵列315的第二正常单元区316中存储数据位MD(S720)。在数据位MD存储于第一正常单元区312和第二正常单元区316中的同时，第一输入/输出门控电路290a在第一子阵列311的第一奇偶校验单元区314中以及第二子阵列315的第二奇偶校验单元区318中存储奇偶校验位PRT(S730)。在此情况下，根据突发长度的整倍数执行对正常单元区312和316的列存取，且部分地根据突发长度的非整倍数执行对奇偶校验单元区314和318的列存取。如参考图4以及8至14D所描述，第一输入/输出门控电路290a中的传送奇偶校验位的开关电路执行24到18多路分用、18到24多路复用、12到16多路分用或16到12多路复用。
因此，根据示范性实施例，当采用使用数目不符合突发长度的整倍数的奇偶校验位的错误校正码时，半导体存储器装置可以通过使用错误校正码执行错误校正码编码和错误校正码解码而增强性能和可靠性。
图20是说明根据本发明概念的示例性实施例的半导体存储器装置的结构图。
参考图20，半导体存储器装置800包含第一半导体集成电路层LA1至第s半导体集成电路层LAs(s是大于二的自然数)，其中最低第一半导体集成电路层LA1假设为接口或控制芯片，且其它半导体集成电路层LA2至LAs假设为包含核心存储器芯片的从属芯片。第一半导体集成电路层LA1至第s半导体集成电路层LAs可以通过硅通孔(TSV)在其间发射和接收信号。充当接口或控制芯片的最低第一半导体集成电路层LA1可以通过形成于外表面上的导电结构与外部存储器控制器通信。将通过主要使用第一半导体集成电路层LA1或810作为接口或控制芯片且使用第s半导体集成电路层LAs或820作为从属芯片来进行关于半导体存储器装置800的结构和操作的描述。
第一半导体集成电路层810可包含各种外围电路以用于驱动提供于第s半导体集成电路层820中的存储器区821。例如第一半导体集成电路层810可包含用于驱动存储器的字线的行(X)驱动器8101、用于驱动存储器的位线的列(Y)驱动器8102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)8103、用于从外部接收命令CMD且缓冲命令CMD的命令(CMD)缓冲器8104，以及用于接收地址且缓冲地址的地址(ADDR)缓冲器8105。
在一实施例中，第一半导体集成电路层810进一步包含控制逻辑电路8107。控制逻辑电路8107可以基于来自存储器控制器的命令和地址而存取存储器区821。第s半导体集成电路层820包含存储器区821、对存储器区821的数据执行错误校正码编码和错误校正码解码的错误校正码引擎块822，以及其中安置用于在存储器区821中写入/读取数据的例如行解码器、列解码器和位线感测放大器等外围电路的外围区823。
如参考图2至14D以及19所描述，输入/输出门控电路可以连接于存储器区821与错误校正码引擎块822之间。输入/输出门控电路可以根据突发长度的整倍数对存储器区821中的存储体阵列中的用以存储数据位的正常单元区执行列存取，且可以部分地根据突发长度的非整倍数对存储器区821中的存储体阵列中的用以存储奇偶校验位的奇偶校验单元区执行列存取。因此，当采用使用数目不符合突发长度的整倍数的奇偶校验位的错误校正码时，半导体存储器装置800可以通过使用错误校正码执行错误校正码编码和错误校正码解码而增强性能和可靠性。
在本发明概念的示例性实施例中，半导体存储器装置800中提供三维(threedimensional，3D)存储器阵列。3D存储器阵列单片地形成于存储单元阵列的一个或多个物理层级中，具有安置于硅衬底上方的有源区域以及与存储单元的操作相关联的电路，无论此相关联电路是在此衬底上方还是在此衬底内。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。由此以引用的方式并入的以下专利文件描述用于所述3D存储器阵列的合适配置，其中三维存储器阵列被配置成多个层级，字线和/或位线在层级之间共享：第7,679,133、8,553,466、8,654,587、8,559,235号美国专利，以及第2011/0233648号美国专利公开案。
图21是说明包含根据本发明概念的示例性实施例的半导体存储器装置的移动系统的框图。
参考图21，移动系统900包含应用程序处理器910、连接性模块920、易失性存储器装置950、非易失性存储器装置940、用户接口930以及电力供应器960。
应用程序处理器910可以执行应用程序，例如网页浏览器、游戏应用程序、视频播放器等。连接性模块920可以执行与外部装置的有线或无线通信。易失性存储器装置950可以存储由应用程序处理器910处理的数据或者作为工作存储器操作。易失性存储器装置950可以采用图2的半导体存储器装置200。易失性存储器装置950包含存储单元阵列951和错误校正码引擎块953。
非易失性存储器装置940可以存储用于引导移动系统900的引导镜像。用户接口930可包含例如小键盘、触摸屏等至少一个输入装置，以及例如扬声器、显示装置等至少一个输出装置。电力供应器960可以将供电电压供应到移动系统900。
在一些实施例中，移动系统900和/或移动系统900的组件可以用各种形式封装。
本发明概念的方面可以应用于使用半导体存储器装置的系统。例如，本发明概念的方面可以应用于例如以下系统：移动电话、智能电话、个人数字助理(personal digitalassistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数码相机、可携式摄像机、个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台或导航系统。
前述内容说明本发明概念的示例性实施例，不应被理解为对其的限制。虽然已经描述本发明概念的几个示例性实施例，但本领域的技术人员将容易了解，在不实质上脱离本发明概念的情况下在示例性实施例中许多修改是可能的。因此，所有此类修改希望包含在本发明概念的范围内。

Claims (20)

1.一种半导体存储器装置，其特征在于，包括：
存储单元阵列，其包含多个存储体阵列，其中所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区；
错误校正码引擎，其被配置成基于所述数据位产生所述奇偶校验位且被配置成使用所述奇偶校验位校正所述数据位的至少一个错误位；
输入/输出门控电路，其连接于所述错误校正码引擎与所述存储单元阵列之间；以及
控制逻辑电路，其被配置成基于命令和地址而控制对所述存储单元阵列的存取，
其中所述控制逻辑电路被配置成响应于所述地址而控制所述输入/输出门控电路以根据突发长度的整倍数对所述正常单元区执行列存取且部分地根据所述突发长度的非整倍数对所述奇偶校验单元区执行列存取。
2.根据权利要求1所述的半导体存储器装置，其特征在于，所述正常单元区的第一数据存储容量不同于所述奇偶校验单元区的第二数据存储容量。
3.根据权利要求1所述的半导体存储器装置，其特征在于，所述第一子阵列的第一奇偶校验单元区的第一数据存储容量不同于所述第二子阵列的第二奇偶校验单元区的第二数据存储容量。
4.根据权利要求3所述的半导体存储器装置，其特征在于，所述错误校正码引擎被配置成使用双错误校正码。
5.根据权利要求3所述的半导体存储器装置，其特征在于，所述输入/输出门控电路包括：
第一开关电路，其连接到所述第一子阵列的第一正常单元区；
第二开关电路，其连接到所述第一子阵列的第一奇偶校验单元区；
第三开关电路，其连接到所述第二子阵列的第二正常单元区；以及
第四开关电路和第五开关电路，其连接到所述第二子阵列的第二奇偶校验单元区。
6.根据权利要求5所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的写入操作中，
所述错误校正码引擎被配置成基于包含2p位的所述数据位而产生包含2*(p+1)位的所述奇偶校验位，其中p是等于或大于8的自然数；以及
所述第二开关电路、所述第四开关电路以及所述第五开关电路被配置成响应于来自所述控制逻辑电路的列控制信号而对所述奇偶校验位执行2*(p+1)到3p多路分用。
7.根据权利要求6所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的读取操作中，
所述第二开关电路、所述第四开关电路以及所述第五开关电路被配置成响应于所述列控制信号而对存储于所述第一奇偶校验单元区和所述第二奇偶校验单元区中的奇偶校验位执行3p到2*(p+1)多路复用。
8.根据权利要求5所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的写入操作中，
所述错误校正码引擎被配置成基于包含2p位的所述数据位而产生包含2*(p+1)位的所述奇偶校验位，其中p是等于或大于8的自然数；以及
所述输入/输出门控电路被配置成使用第一至第q内部列地址存取所述第一正常单元区、所述第一奇偶校验单元区、所述第二正常单元区以及所述第二奇偶校验单元区中的一个页，其中q＝2p-2。
9.根据权利要求8所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的读取操作中，
所述第五开关电路被配置成通过使用所述第一至第q/2内部列地址中的2p/q个内部列地址而启用同一列选择信号；
所述第四开关电路被配置成通过使用所述第(q/2)+1至第(q/2)+(q/4)内部列地址中的2p/q个内部列地址而启用同一列选择信号；以及
所述第二开关电路被配置成通过使用所述第(q/2)+(q/4)+1至第q内部列地址中的2p/q个内部列地址而启用同一列选择信号。
10.根据权利要求1所述的半导体存储器装置，其特征在于，所述第一子阵列的第一奇偶校验单元区的第一数据存储容量相同于所述第二子阵列的第二奇偶校验单元区的第二数据存储容量。
11.根据权利要求10所述的半导体存储器装置，其特征在于，所述错误校正码引擎被配置成使用双错误检测和单错误校正码。
12.根据权利要求10所述的半导体存储器装置，其特征在于，所述输入/输出门控电路包括：
第一开关电路，其连接到所述第一子阵列的第一正常单元区；
第二开关电路，其连接到所述第一子阵列的第一奇偶校验单元区；
第三开关电路，其连接到所述第二子阵列的第二正常单元区；以及
第四开关电路，其连接到所述第二子阵列的第二奇偶校验单元区。
13.根据权利要求12所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的写入操作中，
所述错误校正码引擎被配置成基于包含2p位的所述数据位而产生包含2*(p-1)位的所述奇偶校验位，其中p是等于或大于8的自然数；以及
所述第二开关电路和所述第四开关电路被配置成响应于来自所述控制逻辑电路的列控制信号而对所述奇偶校验位执行2*(p-2)到2p多路分用。
14.根据权利要求13所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的读取操作中，
所述第二开关电路和所述第四开关电路被配置成响应于所述列控制信号而对存储于所述第一奇偶校验单元区和所述第二奇偶校验单元区中的奇偶校验位执行2p到2*(p-2)多路复用。
15.根据权利要求12所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的写入操作中，
所述错误校正码引擎被配置成基于包含2p位的所述数据位而产生包含2*(p-1)位的所述奇偶校验位，其中p是等于或大于8的自然数；以及
所述输入/输出门控电路被配置成通过使用第一至第r内部列地址存取所述第一正常单元区、所述第一奇偶校验单元区、所述第二正常单元区以及所述第二奇偶校验单元区中的一个页，其中r＝2p-2。
16.根据权利要求15所述的半导体存储器装置，其特征在于，在所述半导体存储器装置的读取操作中，
所述第四开关电路被配置成通过使用所述第一至第r/2内部列地址中的2p/r个内部列地址而启用同一列选择信号；以及
所述第二开关电路被配置成通过使用所述第(r/2)+1至第r内部列地址中的2p/r个内部列地址而启用同一列选择信号。
17.根据权利要求1所述的半导体存储器装置，其特征在于，
其中所述控制逻辑电路被配置成控制所述错误校正码引擎以根据所述突发长度的所述非整倍数对所述奇偶校验单元区执行列存取；
所述存储体阵列中的每一个包含耦合到多个字线和多个位线的多个动态存储单元；以及
所述半导体存储器装置符合低功率双数据速率4标准。
18.一种存储器系统，其特征在于，包括：
至少一个半导体存储器装置；以及
存储器控制器，其被配置成控制所述至少一个半导体存储器装置，其中所述至少一个半导体存储器装置包括：
存储单元阵列，其包含多个存储体阵列，其中所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区；
错误校正码引擎，其被配置成基于所述数据位产生所述奇偶校验位且被配置成使用所述奇偶校验位校正所述数据位的至少一个错误位；
输入/输出门控电路，其连接于所述错误校正码引擎与所述存储单元阵列之间；以及
控制逻辑电路，其被配置成基于来自所述存储器控制器的命令和地址而控制对所述存储单元阵列的存取，
其中所述控制逻辑电路被配置成响应于所述地址而控制所述输入/输出门控电路以根据突发长度的整倍数对所述正常单元区执行列存取且部分地根据所述突发长度的非整倍数对所述奇偶校验单元区执行列存取。
19.根据权利要求18所述的存储器系统，其特征在于：
所述正常单元区的第一数据存储容量不同于所述奇偶校验单元区的第二数据存储容量；
所述第一子阵列的第一奇偶校验单元区的第三数据存储容量不同于所述第二子阵列的第二奇偶校验单元区的第四数据存储容量；以及
所述错误校正码引擎被配置成使用双错误校正码。
20.一种操作半导体存储器装置的方法，所述半导体存储器装置包含具有多个存储体阵列的存储单元阵列，其中所述存储体阵列中的每一个包含第一子阵列和第二子阵列，且所述第一子阵列和所述第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储与所述数据位相关联的奇偶校验位的奇偶校验单元区，其特征在于，所述方法包括：
基于所述数据位产生所述奇偶校验位；
在所述第一子阵列的第一正常单元区以及所述第二子阵列的第二正常单元区中存储所述数据位；以及
在所述第一正常单元区和所述第二正常单元区中存储所述数据位的同时在所述第一子阵列的第一奇偶校验单元区以及所述第二子阵列的第二奇偶校验单元区中存储所述奇偶校验位，
其中根据突发长度的整倍数执行对所述正常单元区的列存取，且部分地根据所述突发长度的非整倍数执行对所述奇偶校验单元区的列存取。
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