TWI748755B - 記憶體模組以及堆疊記憶體裝置 - Google Patents

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TWI748755B
TWI748755B TW109140314A TW109140314A TWI748755B TW I748755 B TWI748755 B TW I748755B TW 109140314 A TW109140314 A TW 109140314A TW 109140314 A TW109140314 A TW 109140314A TW I748755 B TWI748755 B TW I748755B
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吳成一
孫鍾弼
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種記憶體模組，記憶體模組包括安裝於電路板上的半導體記憶體裝置及安裝於電路板上的控制裝置。每一半導體記憶體裝置包括記憶胞陣列以儲存資料。控制裝置自外部裝置接收命令及存取位址且將命令及存取位址提供至半導體記憶體裝置。每一半導體記憶體裝置執行位址調換操作以隨機調換存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能記憶胞陣列中的字元線當中的各別目標字元線，使得半導體記憶體裝置中的兩個或大於兩個回應於存取位址而賦能不同目標字元線。

Description

記憶體模組以及堆疊記憶體裝置
例示性實施例是關於記憶體裝置，且更特定言之，是關於記憶體模組及堆疊記憶體裝置。
[相關申請案的交叉參考]
本申請案主張2020年4月20日在韓國智慧財產局中所申請的韓國專利申請案第10-2020-0047233號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
在記憶體裝置中，動態隨機存取記憶體(dynamic random access memory；DRAM)裝置可藉由將電荷儲存至記憶胞的電容器來儲存資料。由於電容器中的電荷會隨時間推移洩漏，故DRAM裝置可更新記憶胞。記憶體控制器可隨機存取DRAM裝置的位址，且特定言之，可頻繁地或集中地存取特定位址。由於作為一種揮發性記憶體裝置的動態隨機存取記憶體(DRAM)具有較高的存取速度，故DRAM廣泛地用作計算系統的工作記憶體、緩衝記憶體、主記憶體或類似者。對於高電容，可以記憶體模組形式提供多個DRAM。
一態樣提供能夠分配由集中地存取的位址所引起的干擾的記憶體模組。
另一態樣提供能夠分配由集中地存取的位址所引起的干擾的堆疊記憶體裝置。
根據例示性實施例的態樣，提供一種記憶體模組，所述記憶體模組包括安裝於電路板上的多個半導體記憶體裝置及安裝於電路板上的控制裝置。多個半導體記憶體裝置中的每一者包括記憶胞陣列以儲存資料。控制裝置自外部裝置接收命令及存取位址且將命令及存取位址提供至多個半導體記憶體裝置。多個半導體記憶體裝置中的每一者執行位址調換操作以隨機調換存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能半導體記憶體裝置的記憶胞陣列中的多個字元線當中的各別目標字元線，使得多個半導體記憶體裝置中的至少兩者回應於存取位址而賦能不同目標字元線。
根據例示性實施例的另一態樣，提供一種記憶體模組，所述記憶體模組包括安裝於電路板上的多個半導體記憶體裝置及安裝於電路板上的控制裝置。多個半導體記憶體裝置中的每一者包括記憶胞陣列以儲存資料。控制裝置自外部裝置接收命令及存取位址，執行位址調換操作以隨機調換存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且將命令及經調換位址提供至多個半導體記憶體裝置。多個半導體記憶體裝置賦能記憶胞陣列中的多個字元線當中的各別目標字元線，使得多個 半導體記憶體裝置中的至少兩者相對於存取位址而賦能不同目標字元線。
根據例示性實施例的又一態樣，提供一種堆疊記憶體裝置，所述堆疊記憶體裝置包括：緩衝晶粒；多個記憶體晶粒，堆疊在緩衝晶粒上；以及多個矽穿孔(through silicon vias；TSV)，延伸穿過多個記憶體晶粒以連接至緩衝晶粒。緩衝晶粒自外部裝置接收命令及存取位址。多個記憶體晶粒包括記憶胞陣列以儲存資料。多個記憶體晶粒中的每一者經由TSV接收存取位址，執行位址調換操作以隨機調換存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能記憶胞陣列中的多個字元線當中的各別目標字元線，使得多個記憶體晶粒中的至少兩者回應於存取位址而賦能不同目標字元線。
10、800:記憶體系統
20:主機
25、810、911:記憶體控制器
100、100a、100b、100c、100d、820、830、950:記憶體模組
101:電路板
103:第一邊緣部分
105:第二邊緣部分
141、145、151、155:資料緩衝器
160、170:模組電阻單元
161、163、171、173:命令/位址傳輸線
180:串列存在偵測晶片
185:功率管理積體電路
200、201a、201b、201c、201d、201e、202a、202e、203a、203e、204a、204e、205a、205b、205c、205d、205e、206a、206e、207a、207e、208a、208e、600a、600b、951、95q:半導體記憶體裝 置
210:控制邏輯電路
211、621a、621d:命令解碼器
212:模式暫存器
220、220a:位址暫存器
225、530:通電訊號產生器
230:組控制邏輯
240:列位址多工器
245:更新計數器
250:行位址鎖存器
260:列解碼器
260a:第一列解碼器
260h:第八列解碼器
270:行解碼器
270a:第一行解碼器
270h:第八行解碼器
285:感測放大器單元
285a:第一感測放大器
285h:第八感測放大器
290:輸入/輸出閘控電路
295:資料輸入/輸出緩衝器
297、614、624:錯誤校正碼引擎
300、300a、300b、300c、300d、300e:記憶胞陣列
310:第一組陣列
380:第八組陣列
400、400a、400b、540a、540b、540k、626、626a、626d:位址調換電路
410、541:隨機選擇訊號產生器
410a:物理不可克隆函數
410b:反熔絲電路
430、543:位址調換器
431、433、435、437:多工器
500、500a、500b、961:控制裝置
510、616:記憶體管理單元
511:控制電路
513:命令緩衝器
517:位址緩衝器
520、617:位址調換電路塊
710:堆疊記憶體裝置
610、610-1:第一組晶粒
611、611-1:緩衝晶粒
612、612a:介面電路
613、ICG:內部命令產生器
620、620-1:第二組晶粒
620-s、620a-1、620a-s、620a、620b、620c、620d:記憶體晶粒
622:胞核
632:資料矽穿孔線組
634:同位矽穿孔線組
700:半導體封裝
720:圖形處理單元
730:插入件
740:封裝襯底
750:焊球
811:傳輸器
813:接收器
820:第一記憶體模組
830:第二記憶體模組
840:匯流排
900:行動系統
910:應用處理器
920:連接性模組
930:使用者介面
940:非揮發性記憶體裝置
970:電源
ADDR:存取位址
B10:資料匯流排
BANK_ADDR:組位址
BL、BTL、BTL1、BTL2n:位元線
CA:位址訊號
CK:時脈訊號
CK_BUF:時脈緩衝器
CMD:命令
COL_ADDR:行位址
CTL1:第一控制訊號
CTL2:第二控制訊號
CW:碼字
D1:第一方向
D2:第二方向
DB:資料緩衝器
DI:裝置資訊
DQ:資料訊號
DQS:資料選通訊號
ICMD:內部命令
L1、Ls、L10、Lt:矽穿孔線
MC:記憶胞
MCB:微型凸塊
PUP:通電訊號
RA、ROW_ADDR:列位址
RA0、RA1、RA2、RA3、SRA0、SRA1、SRA2、SRA3:位元
REF_ADDR:更新列位址
RK1、RK2、RK3、RK4:記憶體列
RSS:隨機選擇訊號
RSS1:第一隨機選擇訊號
RSS2:第二隨機選擇訊號
RST:重設訊號
RTT:電阻器
Rtt/2:端接電阻器
S110、S130、S150:步驟
SADDRa、SADDRb、SADDRc、SADDRd、SADDRe、SADDRk:調換位址
S_ROW_ADDR、S_ROW_ADDRa:調換列位址
TSV:矽穿孔
TSV_C:命令矽穿孔
VDD、VDDQ:電源電壓
VIN:輸入電壓
Vtt:端接電壓
WL、WL1、WL2m:字元線
WLa、WLb、WLc、WLd、WLe、WLa1、WLb1、WLc1、WLd1、WLe1:目標字元線
WLf、WLg、WLh、WLi、WLj、WLf1、WLg1、WLh1、WLi1、WLj1:受害者字元線
藉由參考隨附圖式詳細地描述其例示性實施例將更清楚地理解上述及其他態樣，在隨附圖式中：圖1為示出根據各種例示性實施例的記憶體系統的方塊圖。
圖2為詳細示出根據例示性實施例的圖1的記憶體系統的記憶體模組的方塊圖。
圖3為示出根據各種例示性實施例的圖2的記憶體模組中的半導體記憶體裝置中的一者的方塊圖。
圖4示出根據各種例示性實施例的圖3的半導體記憶體裝置的第一組陣列。
圖5為示出根據例示性實施例的圖3的半導體記憶體裝置中 的位址調換電路的方塊圖。
圖6為示出根據例示性實施例的圖5的位址調換電路的實例的方塊圖。
圖7為根據例示性實施例的圖6的位址調換電路中的物理不可克隆函數(physically unclonable function；PUF)的實例。
圖8為示出根據例示性實施例的圖5的位址調換電路的位址調換器的電路圖。
圖9為示出根據例示性實施例的圖5的位址調換電路的另一實例的方塊圖。
圖10示出根據例示性實施例的圖2的記憶體模組的位址調換操作的實例。
圖11為詳細示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
圖12為示出根據例示性實施例的圖11的記憶體模組中的控制裝置的實例的方塊圖。
圖13為示出根據例示性實施例的圖12的控制裝置中的位址調換電路塊(address swapping circuit block；ASB)的實例的方塊圖。
圖14為示出根據例示性實施例的圖13的ASB的位址調換電路中的一者的方塊圖。
圖15為示出根據各種例示性實施例的圖11的記憶體模組中的半導體記憶體裝置中的一者的方塊圖。
圖16示出根據例示性實施例的圖11的記憶體模組的位址調換操作的實例。
圖17A為示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
圖17B為示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
圖18為示出根據例示性實施例的堆疊記憶體裝置的實例的方塊圖。
圖19示出根據例示性實施例圖18的堆疊記憶體裝置的實例。
圖20為示出根據例示性實施例的堆疊記憶體裝置的另一實例的方塊圖。
圖21為示出根據例示性實施例的操作記憶體模組的方法的流程圖。
圖22為示出根據例示性實施例的包括堆疊記憶體裝置的半導體封裝的圖。
圖23為示出根據例示性實施例的具有四列記憶體模組的記憶體系統的方塊圖。
圖24為示出根據例示性實施例的包括記憶體模組的行動系統的方塊圖。
例示性實施例提供一種能夠對稱地傳輸位址訊號的記憶體模組。
例示性實施例亦提供一種操作能夠對稱地傳輸位址訊號的記憶體模組的方法。
根據各種例示性實施例，記憶體模組包括多個半導體記憶體裝置及控制裝置。半導體記憶體裝置或控制裝置可基於存取位址中的列位址產生經調換列位址。半導體記憶體裝置中的每一者中的列解碼器回應於經調換列位址而賦能不同目標字元線，使得半導體記憶體裝置中的至少兩者相對於存取位址而賦能不同目標字元線。因此，半導體記憶體裝置可分配受集中地存取的位址干擾的受害者字元線(victim word-line)，且因此減小由於駭客入侵的故障的可能性。
將參考隨附圖式在下文更充分地描述各種例示性實施例。在本申請案中，類似附圖標號可指類似元件。
圖1為示出根據各種例示性實施例的記憶體系統的方塊圖。
參考圖1，記憶體系統10包括主機20及記憶體模組100。主機20可包括記憶體控制器25。
記憶體模組100可包括控制裝置500、多個半導體記憶體裝置(DRAM)200、串列存在偵測(serial presence detect；SPD)晶片180、功率管理積體電路(power management integrated circuit；PMIC)185。在一些例示性實施例中，控制裝置500可為暫存時脈驅動器(registered clock driver；RCD)。
控制裝置500可在記憶體控制器25的控制下控制半導體記憶體裝置200及PMIC 185。舉例而言，控制裝置500可自記憶體控制器25接收位址ADDR、命令CMD、重設訊號RST以及時脈訊號CK。回應於接收到的訊號，控制裝置500可經由第一控制訊號CTL1控制半導體記憶體裝置200，且可經由第二控制訊號 CTL2控制PMIC 185。
回應於接收到的訊號，控制裝置500可控制半導體記憶體裝置200，使得經由資料訊號DQ及資料選通訊號DQS接收到的資料寫入半導體記憶體裝置200，或使得儲存於半導體記憶體裝置200中的資料經由資料訊號DQ及資料選通訊號DQS輸出。
舉例而言，控制裝置500可將位址ADDR、命令CMD、重設訊號RST以及時脈訊號CK自記憶體控制器25傳輸至半導體記憶體裝置200作為第一控制訊號CTL1。
半導體記憶體裝置200可在控制裝置500的控制下儲存經由資料訊號DQ及資料選通訊號DQS接收到的資料。替代地，半導體記憶體裝置200可在控制裝置500的控制下經由資料訊號DQ及資料選通訊號DQS輸出寫入資料。
舉例而言，半導體記憶體裝置200可包括揮發性記憶體裝置，諸如動態隨機存取記憶體(DRAM)、靜態RAM(static SRAM；SRAM)或同步DRAM(synchronous DRAM；SDRAM)。舉例而言，半導體記憶體裝置200可為基於DRAM的揮發性記憶體裝置。
SPD晶片180可為可程式化唯讀記憶體(例如EEPROM)。SPD晶片180可包括記憶體模組100的初始資訊或裝置資訊DI。在各種例示性實施例中，SPD晶片180可包括記憶體模組100的初始資訊或裝置資訊DI，諸如模組形式、模組組態、儲存容量、模組類型、執行環境或類似者。
當包括記憶體模組100的記憶體系統10啟動時，主機20可讀取來自SPD晶片180的裝置資訊DI且可基於裝置資訊DI識 別記憶體模組100。主機20可基於來自SPD晶片180的裝置資訊DI控制記憶體模組100。舉例而言，主機20可基於來自SPD晶片180的裝置資訊DI識別包括於記憶體模組100中的半導體記憶體裝置200的類型。
在各種例示性實施例中，SPD晶片180可經由串列匯流排與主機20通信。舉例而言，主機20可經由串列匯流排與SPD晶片180交換訊號。SPD晶片180亦可經由串列匯流排與控制裝置500通信。串列匯流排可包括2線串列匯流排中的至少一者，諸如互連積體電路(inter-integrated circuit；I2C)、系統管理匯流排(system management bus；SMBus)、功率管理匯流排(power management bus；PMBus)、智慧型平台管理介面(intelligent platform management interface；IPMI)、管理組件輸送協定(management component transport protocol；MCTP)或類似者。
PMIC 185接收輸入電壓VIN，基於輸入電壓VIN產生電源電壓VDD，且將電源電壓VDD提供至半導體記憶體裝置200及/或控制裝置500。半導體記憶體裝置200基於電源電壓VDD操作。
圖2為詳細示出根據例示性實施例的圖1的記憶體系統的記憶體模組的實例的方塊圖。
參考圖2，記憶體模組100a包括：安置(或安裝)於電路板101中的控制裝置500a；多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e；多個資料緩衝器 (data buffer；DB)141至資料緩衝器145及資料緩衝器151至資料緩衝器155；模組電阻單元(module resistance unit；MRU)160及模組電阻單元170；SPD晶片180；以及PMIC 185。
此處，作為印刷電路板的電路板101可在垂直於第一邊緣部分103與第二邊緣部分105之間的第一方向D1的第二方向D2上延伸。第一邊緣部分103及第二邊緣部分105可在第一方向D1上延伸。
在一些例示性實施例中，控制裝置500a可安置於電路板101的中心上。多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e可以多個列配置於控制裝置500a與第一邊緣部分103之間以及控制裝置500與第二邊緣部分105之間。
在此情況下，半導體記憶體裝置201a至半導體記憶體裝置201e及半導體記憶體裝置202a至半導體記憶體裝置202e可沿多個列配置於控制裝置500a與第一邊緣部分103之間。半導體記憶體裝置203a至半導體記憶體裝置203e及半導體記憶體裝置204a至半導體記憶體裝置204e可沿多個列配置於控制裝置500a與第二邊緣部分105之間。半導體記憶體裝置201a至半導體記憶體裝置201e及半導體記憶體裝置202a至半導體記憶體裝置202e的一部分可為錯誤校正碼(error correction code；ECC)記憶體裝置。ECC記憶體裝置可執行ECC編碼操作以產生關於待寫入於多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶 體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e的記憶胞處的資料的同位位元，以及執行ECC解碼操作以校正自記憶胞讀取的資料中發生的錯誤。
多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者可經由用於接收/傳輸資料訊號DQ及資料選通訊號DQS的資料傳輸線耦接至資料緩衝器(DB)141至資料緩衝器145及資料緩衝器151至資料緩衝器155中的對應一者。
控制裝置500a可經由命令/位址傳輸線161將命令/位址訊號(例如CA)提供至半導體記憶體裝置201a至半導體記憶體裝置201e，且可經由命令/位址傳輸線163將命令/位址訊號提供至半導體記憶體裝置202a至半導體記憶體裝置202e。另外，控制裝置500a可經由命令/位址傳輸線171將命令/位址訊號提供至半導體記憶體裝置203a至半導體記憶體裝置203e，且可經由命令/位址傳輸線173將命令/位址訊號提供至半導體記憶體裝置204a至半導體記憶體裝置204e。
命令/位址傳輸線161及命令/位址傳輸線163可共同地連接至安置以鄰近於第一邊緣部分103的模組電阻單元(MRU)160，且命令/位址傳輸線171及命令/位址傳輸線173可共同地連接至安置以鄰近於第二邊緣部分105的模組電阻單元(MRU)170。模組電阻單元(MRU)160及模組電阻單元170中的每一者可包括連 接至端接電壓Vtt的端接電阻器Rtt/2。在此情況下，模組電阻單元(MRU)160及模組電阻單元170的配置可減少模組電阻單元的數目，因此減小安置端接電阻器的面積。
另外，多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者可為DDR5 SDRAM。
SPD晶片180可安置以鄰近於控制裝置500a，且PMIC 185可安置於半導體記憶體裝置203e與第二邊緣部分105之間。PMIC 185可基於輸入電壓VIN產生電源電壓VDD，且可將電源電壓VDD提供至半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e。
儘管圖2示出安置以鄰近於第二邊緣部分105的PMIC 185，但例示性實施例不限於此，且在一些例示性實施例中，PMIC 185可安置於電路板101的中心部分中以鄰近於控制裝置500a。
半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者可包括位址調換電路，所述位址調換電路執行位址調換操作以隨機調換存取位址ADDR的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能記憶胞陣列中的多個字元線當中的各別目標字元線，使得半導體 記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的至少兩者回應於存取位址而賦能不同目標字元線。
半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者藉由半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的位址調換電路來執行位址調換操作，以回應於通電訊號及/或重設訊號而輸出具有不同邏輯位準的隨機選擇訊號且以調換存取位址ADDR的位元的一部分。
因此，當集中地存取存取位址ADDR時，亦即，當比存取次數的參考數目更頻繁地存取存取位址ADDR時，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e可分配(亦即，區分)受存取位址ADDR干擾的受害者字元線。
此處，當功率自主機20施加至記憶體模組100a時，在初始化操作中的通電序列期間，通電訊號可為賦能有邏輯高位準的訊號，且可回應於提供至多個半導體記憶體裝置201a至半導體 記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者的電源電壓VDD等於或大於參考電壓而進行賦能。重設訊號可為在記憶體模組100a的正常操作期間記憶體控制器25施加至記憶體模組100a的訊號。記憶體模組100a可回應於賦能有邏輯低位準的重設訊號而重設。
圖3為示出根據各種例示性實施例的圖2的記憶體模組中的半導體記憶體裝置中的一者的方塊圖。
參考圖3，半導體記憶體裝置201a可包括控制邏輯電路210、位址暫存器220、組控制邏輯230、列位址多工器(row address multiplexer；RA MUX)240、行位址(column address；CA)鎖存器250、列解碼器260、行解碼器270、記憶胞陣列300、感測放大器單元285、輸入/輸出閘控電路(input/output gating circuit；I/O GATING)290、資料輸入/輸出(input/output；I/O)緩衝器295、通電訊號產生器(power-up signal generator；PUSG)225、更新計數器245以及ECC引擎297。
記憶胞陣列300可包括第一組陣列310至第八組陣列380。記憶胞陣列300可基於電源電壓VDD操作。
列解碼器260可包括分別耦接至第一組陣列310至第八組陣列380的第一列解碼器260a至第八列解碼器260h，行解碼器270可包括分別耦接至第一組陣列310至第八組陣列380的第一行解碼器270a至第八行解碼器270h，且感測放大器單元285可包括分別耦接至第一組陣列310至第八組陣列380的第一感測放大 器285a至第八感測放大器285h。
第一組陣列310至第八組陣列380、第一列解碼器260a至第八列解碼器260h、第一行解碼器270a至第八行解碼器270h以及第一感測放大器285a至第八感測放大器285h可形成第一組至第八組。第一組陣列310至第八組陣列380中的每一者可包括多個字元線WL、多個位元線BTL以及形成於字元線WL與位元線BTL的相交點處的多個記憶胞MC。
儘管半導體記憶體裝置201a在圖3中示出為包括八個組，但半導體記憶體裝置201a可包括任何數目的組。
位址暫存器220可自控制裝置500接收位址ADDR，所述位址ADDR包括組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器220可將接收到的組位址BANK_ADDR提供至組控制邏輯230，可將接收到的列位址ROW_ADDR提供至列位址多工器240，以及可將接收到的行位址COL_ADDR提供至行位址鎖存器250。
位址暫存器220可包括位址調換電路(address swapping circuit；ASC)400。
位址調換電路400可回應於電力開啟通電訊號PUP或重設訊號RST而隨機調換列位址ROW_ADDR的位元的一部分，以輸出經調換列位址S_ROW_ADDR。
組控制邏輯230可回應於組位址BANK_ADDR而產生組控制訊號。可回應於組控制訊號而激活對應於組位址BANK_ADDR的第一列解碼器260a至第八列解碼器260h中的一者，且可回應於組控制訊號而激活對應於組位址BANK_ADDR的 第一行解碼器270a至第八行解碼器270h中的一者。
列位址多工器240可自位址暫存器220接收經調換列位址S_ROW_ADDR，且可自更新計數器245接收更新列位址REF_ADDR。列位址多工器240可將經調換列位址S_ROW_ADDR或更新列位址REF_ADDR選擇性地輸出為列位址RA。自列位址多工器240輸出的列位址RA可施加至第一組列解碼器260a至第八組列解碼器260h。
第一列解碼器260a至第八列解碼器260h中的已激活一者可解碼自列位址多工器240輸出的列位址RA，且可激活對應於列位址RA的字元線WL。舉例而言，已激活的組列解碼器可基於電源電壓VDD產生字元線驅動電壓，且可將字元線驅動電壓施加至對應於列位址RA的字元線WL。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時儲存接收到的行位址COL_ADDR。在各種例示性實施例中，在突發模式下，行位址鎖存器250可產生自接收到的行位址COL_ADDR遞增的行位址。行位址鎖存器250可將暫時儲存的或所產生的行位址施加至第一組行解碼器270a至第八組行解碼器270h。
第一行解碼器270a至第八行解碼器270h中的已激活一者可解碼自行位址鎖存器250輸出的行位址COL_ADDR，且可控制I/O閘控電路290以輸出對應於行位址COL_ADDR的資料。
I/O閘控電路290可包括用於閘控輸入/輸出資料的電路。I/O閘控電路290可更包括用於儲存自第一組陣列310至第八組陣列380輸出的資料的讀取資料鎖存器，及用於將資料寫入第一組 陣列310至第八組陣列380的寫入控制裝置。
待自第一組陣列310至第八組陣列380中的一者讀取的資料可藉由耦接至自其中讀取資料的一個組陣列的感測放大器來感測，且可儲存於讀取資料鎖存器中。
在ECC引擎297對資料(例如碼字CW)執行ECC解碼之後，可經由資料I/O緩衝器295將儲存於讀取資料鎖存器中的資料提供至記憶體控制器25。可自記憶體控制器25將寫入第一組陣列310至第八組陣列380中的一者中的資料提供至資料I/O緩衝器295。ECC引擎297可對提供至資料I/O緩衝器295的資料執行ECC編碼，且ECC引擎297可將經編碼的資料(例如碼字CW)提供至I/O閘控電路290。
在寫入操作中，資料I/O緩衝器295將資料訊號DQ提供至ECC引擎297。在讀取操作中，資料I/O緩衝器295自ECC引擎297接收資料訊號DQ，且將資料訊號DQ及日期選通訊號DQS提供至記憶體控制器25。
通電訊號產生器(PUSG)225產生通電訊號PUP，所述通電訊號PUP回應於來自PMIC 185的電源電壓VDD等於或大於參考電壓而賦能。通電訊號產生器225將通電訊號PUP提供至位址調換電路400。
通電訊號產生器225可包括比較器。比較器比較電源電壓VDD及參考電壓的位準，且為位址調換電路400提供回應於電源電壓VDD等於或大於參考電壓而賦能的通電訊號PUP。
當記憶體模組100a啟動且PMIC 185自記憶體控制器25接收輸入電壓VIN時，PMIC 185基於輸入電壓VIN產生包括電 源電壓VDD的各種電壓。半導體記憶體裝置201a基於電源電壓VDD操作，且當電源電壓VDD等於或大於特定電壓位準時正常地操作。
通電訊號產生器225可將半導體記憶體裝置201正常地操作的特定電壓位準設定為參考電壓，且為位址調換電路400提供回應於電源電壓VDD等於或大於參考電壓而賦能的通電訊號PUP。回應於接收通電訊號PUP，位址調換電路400將存取位址ADDR轉換為經調換位址，且將經調換位址提供至列解碼器260。
控制邏輯電路210可控制半導體記憶體裝置201a的操作。舉例而言，控制邏輯電路210可產生用於記憶體裝置201a的控制訊號，以執行寫入操作或讀取操作。控制邏輯電路210可包括經由控制裝置500a自記憶體控制器25解碼接收到的命令CMD的命令解碼器211及設定半導體記憶體裝置201a的操作模式的模式暫存器212。
舉例而言，命令解碼器211可藉由解碼寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等來產生對應於命令CMD的控制訊號。
圖4示出根據各種例示性實施例的圖3的半導體記憶體裝置的第一組陣列。
參考圖4，第一組陣列310包括多個字元線WL1至字元線WL2m(其中m為大於二的自然數)、多個位元線BTL1至位元線BTL2n(其中n為大於二的自然數)以及安置於字元線WL1至字元線WL2m與位元線BTL1至位元線BTL2n之間的相交點附近的多個記憶胞MC。在例示性實施例中，多個記憶胞MC中的每一 者可包括DRAM胞結構。與多個記憶胞MC連接的多個字元線WL1至字元線WL2m可稱作第一組陣列310的列，且與多個記憶胞MC連接的多個位元線BTL1至位元線BTL3n可稱作第一組陣列310的行。
圖5為示出根據例示性實施例的圖3的半導體記憶體裝置中的位址調換電路的方塊圖。
參考圖5，位址調換電路(ASC)400可包括隨機選擇訊號產生器(random selection signal generator；RSSG)410及位址調換器430。
隨機選擇訊號產生器410可回應於通電訊號PUP或重設訊號RST而隨機產生隨機選擇訊號RSS。位址調換器430可回應於隨機選擇訊號RSS而調換列位址ROW_ADDR的位元的一部分，以輸出經調換列位址S_ROW_ADDR。
隨機選擇訊號產生器410可包括由通電訊號PUP或重設訊號RST觸發以隨機輸出隨機選擇訊號RSS的電路元件，諸如物理不可克隆函數(PUF)、隨機數產生器、反熔絲電路或熔絲電路。
半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的隨機選擇訊號產生器由通電訊號PUP或重設訊號RST觸發，且可產生具有不同邏輯位準的隨機選擇訊號RSS，且位址調換電路中的每一者可回應於具有不同邏輯位準的隨機選擇訊號RSS而將列位址ROW_ADDR轉換為指定不同記憶胞列的不同經調換列位址S_ROW_ADDR。
圖6為示出根據例示性實施例的圖5的位址調換電路的實例的方塊圖。
參考圖6，位址調換電路400a可包括隨機選擇訊號產生器410及位址調換器430。
位址調換電路400a可包括物理不可克隆函數(PUF)410a，且PUF 410a可回應於通電訊號PUP或重設訊號RST而隨機產生隨機選擇訊號RSS。位址調換器430可回應於隨機選擇訊號RSS而調換列位址ROW_ADDR的位元的一部分，以輸出經調換列位址S_ROW_ADDR。
當圖5中的隨機選擇訊號產生器410藉由如圖6中的PUF 410a實施時，位址調換電路400a可執行位址調換操作，同時保護免遭來自記憶體系統外部的駭客入侵。
圖7為根據例示性實施例的圖6的位址調換電路中的物理不可克隆函數(PUF)的實例。
在圖7中，假定隨機選擇訊號RSS包括第一隨機選擇訊號(位元)RSS1及第二隨機選擇訊號(位元)RSS2，且PUF 410a可調換列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的一部分，以輸出經調換列位址S_ROW_ADDR的位元SRA0、位元SRA1、位元SRA2以及位元SRA3的一部分。
參考圖7，當第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2對應於『00』時，列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分可分別調換至經調換列位址S_ROW_ADDR的位元SRA0、位元SRA1、位元SRA2以及位元SRA3的一部分。當第一隨機選擇訊號RSS1及第二隨機選擇訊號 RSS2對應於『01』時，列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分可分別調換至經調換列位址S_ROW_ADDR的位元SRA1、位元SRA2、位元SRA3以及位元SRA0的一部分。
當第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2對應於『10』時，列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分可分別調換至經調換列位址S_ROW_ADDR的位元SRA2、位元SRA3、位元SRA0以及位元SRA1的一部分。當第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2對應於『11』時，列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分可分別調換至經調換列位址S_ROW_ADDR的位元SRA3、位元SRA0、位元SRA1以及位元SRA2的一部分。
因此，當圖5中的隨機選擇訊號產生器410由通電訊號PUP或重設訊號RST觸發且判定隨機選擇訊號RSS的邏輯位準時，位址調換器430可基於隨機判定的隨機選擇訊號RSS的邏輯位準而隨機調換列位址ROW_ADDR的位元的部分，以輸出經調換列位址S_ROW_ADDR。
圖8為示出根據例示性實施例的圖5的位址調換電路的位址調換器的電路圖。
在圖8中，假定隨機選擇訊號RSS包括第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2，且位址調換器430可回應於第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2而調換列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的 一部分，以輸出經調換列位址S_ROW_ADDR的位元SRA0、位元SRA1、位元SRA2以及位元SRA3的部分。
參考圖8，位址調換器430可包括多個多工器431、多工器433、多工器435以及多工器437。
多工器431、多工器433、多工器435以及多工器437中的每一者接收列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分中的對應一者，且基於第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2的組合將位元RA0、位元RA1、位元RA2以及位元RA3的部分中的對應一者輸出為經調換列位址S_ROW_ADDR的位元SRA0、位元SRA1、位元SRA2以及位元SRA3的部分中的對應一者。
如參考圖7所描述，列位址ROW_ADDR的位元RA0、位元RA1、位元RA2以及位元RA3的部分可調換至以下中的一者：位元SRA0、位元SRA1、位元SRA2以及位元SRA3的部分；位元SRA1、位元SRA2、位元SRA3以及位元SRA0的部分；位元SRA2、位元SRA3、位元SRA0以及位元SRA1的部分；或位元SRA3、位元SRA0、位元SRA1以及位元SRA2的部分。
圖8中的位址調換器430中的多工器的數目可根據待調換的位元的數目變化。對於調換列位址ROW_ADDR的p位元，位址調換器430可包括2p多工器，且隨機選擇訊號RSS包括p位元。此處，p位元為自然數。
圖9為示出根據例示性實施例的圖5的位址調換電路的另一實例的方塊圖。
參考圖9，位址調換電路400b可包括反熔絲電路410b及 位址調換器430。
第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2的邏輯位準可在反熔絲電路410b中程式化，且反熔絲電路410b可回應於通電訊號PUP或重設訊號RST而將第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2輸出至位址調換器430。位址調換器430可回應於隨機選擇訊號RSS1及隨機選擇訊號RSS2而調換列位址ROW_ADDR的位元的一部分，以輸出經調換列位址S_ROW_ADDR。
第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2的邏輯位準可以不同序列在半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的反熔絲電路中程式化。
第一隨機選擇訊號RSS1及第二隨機選擇訊號RSS2可以序列『00』在第一半導體記憶體裝置中的反熔絲電路中程式化，可以序列『01』在第二半導體記憶體裝置中的反熔絲電路中程式化，可以序列『10』在第三半導體記憶體裝置中的反熔絲電路中程式化，且可以序列『11』在第四半導體記憶體裝置中的反熔絲電路中程式化。
在一些例示性實施例中，隨機選擇訊號產生器410可採用熔絲電路而非反熔絲電路410b。
圖10示出根據例示性實施例的圖2的記憶體模組的位址調換操作的實例。
在圖10中，示出半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的半導體記憶體裝置201a至半導體記憶體裝置201e及控制裝置500a。將理解，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的剩餘者以類似方式操作，且因此為了簡潔性已省略其描述。
參考圖10，控制裝置500a接收命令CMD、存取位址ADDR以及重設訊號RST，且將命令CMD及存取位址ADDR中繼至半導體記憶體裝置201a至半導體記憶體裝置201e。另外，控制裝置500a將重設訊號RST中繼至半導體記憶體裝置201a至半導體記憶體裝置201e。
半導體記憶體裝置201a包括記憶胞陣列300a，半導體記憶體裝置201b包括記憶胞陣列300b，半導體記憶體裝置201c包括記憶胞陣列300c，半導體記憶體裝置201d包括記憶胞陣列300d，且半導體記憶體裝置201e包括記憶胞陣列300e。
半導體記憶體裝置201a中的位址調換電路將列位址轉換為第一經調換列位址以賦能記憶胞陣列300a的目標字元線WLa，半導體記憶體裝置201b中的位址調換電路將列位址轉換為第二經調換列位址以賦能記憶胞陣列300b的目標字元線WLb，半導體記憶體裝置201c中的位址調換電路將列位址轉換為第三經調換列位 址以賦能記憶胞陣列300c的目標字元線WLc，半導體記憶體裝置201d中的位址調換電路將列位址轉換為第四經調換列位址以賦能記憶胞陣列300d的目標字元線WLd，且半導體記憶體裝置201e中的位址調換電路將列位址轉換為第五經調換列位址以賦能記憶胞陣列300e的目標字元線WLe。
因此，半導體記憶體裝置201a至半導體記憶體裝置201e回應於存取位址ADDR而分別賦能不同目標字元線WLa、目標字元線WLb、目標字元線WLc、目標字元線WLd以及目標字元線WLe。另外，若集中地存取存取位址ADDR，則分別受目標字元線WLa、目標字元線WLb、目標字元線WLc、目標字元線WLd以及目標字元線WLe干擾的受害者字元線WLf、受害者字元線WLg、受害者字元線WLh、受害者字元線WLi以及受害者字元線WLj在半導體記憶體裝置201a至半導體記憶體裝置201e中不同。因此，半導體記憶體裝置201a至半導體記憶體裝置201e可分配受存取位址ADDR干擾的受害者字元線WLf、受害者字元線WLg、受害者字元線WLh、受害者字元線WLi以及受害者字元線WLj。
在圖10中，AWL指示對應於目標字元線WLa、目標字元線WLb、目標字元線WLc、目標字元線WLd以及目標字元線WLe的侵略者字元線，且VWL指示受害者字元線。
圖11為詳細示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
參考圖11，記憶體模組100b包括：安置(或安裝)於電路板101中的控制裝置500b；多個半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置 206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e；多個資料緩衝器(DB)141至資料緩衝器145及資料緩衝器151至資料緩衝器155；模組電阻單元(MRU)160及模組電阻單元170；SPD晶片180；以及PMIC 185。
圖11的記憶體模組100b不同於圖2的記憶體模組100a，不同之處在於控制裝置500b執行位址調換，且將經調換位址提供至半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e，及在於控制裝置500b接收電源電壓VDD。
控制裝置500b接收命令CMD、存取位址ADDR、時脈訊號CK以及重設訊號RST，隨機調換存取位址ADDR的位元的一部分以回應於重設訊號RST或通電訊號而產生經調換位址，以將經調換位址分別提供至半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e。控制裝置500b可包括對應於半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的各別一者的多個位址調換電路。
半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置 207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的每一者接收經調換位址中的各別一者，且賦能對應於經調換位址中的各別一者的目標字元線，使得半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的兩個或大於兩個相對於存取位址ADDR而賦能不同目標字元線。
因此，當集中地存取存取位址ADDR時，半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e可分配(亦即，區分)受存取位址ADDR干擾的受害者字元線。
圖12為示出根據例示性實施例的圖11的記憶體模組中的控制裝置的實例的方塊圖。
參考圖12，控制裝置500b可包括記憶體管理單元(memory management unit；MMU)510、位址調換電路塊(ASB)520。
MMU 510可將命令CMD及時脈訊號CK中繼至半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e，且可將存取位址ADDR提供至ASB 520。
MMU 510可包括控制電路511、命令緩衝器C_BUF 513、 時脈緩衝器CK_BUF以及位址緩衝器A_BUF 517。控制電路511控制命令緩衝器、時脈緩衝器以及位址緩衝器517以控制命令CMD、時脈訊號CK以及存取位址ADDR的緩衝時序。
ASB 520可基於電源電壓VDD回應於重設訊號RST或通電訊號而隨機調換存取位址ADDR的位元的一部分，以以產生經調換位址SADDRa至經調換位址SADDRk，以將經調換位址SADDRa至經調換位址SADDRk分別提供至半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e。
控制電路511可控制提供經調換位址SADDRa至經調換位址SADDRk的時序及提供命令CMD及時脈訊號CK的時序。
圖13為示出根據例示性實施例的圖12的控制裝置中的位址調換電路塊(ASB)的實例的方塊圖。
參考圖13，ASB 520包括通電訊號產生器PUSG 530及多個位址調換電路ASC1 540a至位址調換電路ASCk 540k。
通電訊號產生器530產生通電訊號PUP，所述通電訊號PUP回應於來自PMIC 185的電源電壓VDD等於或大於參考電壓而賦能。通電訊號產生器530將通電訊號PUP提供至位址調換電路540a至位址調換電路540k。
位址調換電路540a至位址調換電路540k可回應於通電訊號PUP或重設訊號RST而隨機調換存取位址ADDR的位元的一部分，以產生經調換位址SADDRa至經調換位址SADDRk，且可將經調換位址SADDRa至經調換位址SADDRk分別提供至半導 體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e。
位址調換電路540a至位址調換電路540k的數目可等於或小於半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e的數目。控制裝置500b可控制位址調換電路540a至位址調換電路540k，以將經調換位址SADDRa至經調換位址SADDRk分別提供至半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e。
圖14為示出根據例示性實施例的圖13的位址調換電路塊的位址調換電路中的一者的方塊圖。
圖14藉助於說明示出位址調換電路540a的組態，且將理解，位址調換電路540b至位址調換電路540k中的每一者的組態可與位址調換電路540a的組態實質上相同，且因此為了簡潔性省略其重複的描述。
參考圖14，位址調換電路540a可包括隨機選擇訊號產生器(RSSG)541及位址調換器543。
隨機選擇訊號產生器541可回應於通電訊號PUP或重設訊號RST而隨機產生隨機選擇訊號RSS。位址調換器543可回應 於隨機選擇訊號RSS而調換列位址ROW_ADDR的位元的一部分，以輸出經調換列位址S_ROW_ADDRa。
位址調換器543可包括由通電訊號PUP或重設訊號RST觸發以隨機輸出隨機選擇訊號RSS的電路元件，諸如物理不可克隆的函數(PUF)、隨機數產生器、反熔絲電路或熔絲電路。
位址調換電路540a至位址調換電路540k中的每一者中的隨機選擇訊號產生器由通電訊號PUP或重設訊號RST觸發，且可產生具有不同邏輯位準的隨機選擇訊號RSS，且位址調換電路540a至位址調換電路540k中的每一者中的位址調換器可回應於具有不同邏輯位準的隨機選擇訊號RSS而將列位址ROW_ADDR轉換為指定不同記憶胞列的不同經調換列位址S_ROW_ADDR。
圖15為示出根據各種例示性實施例的圖11的記憶體模組中的半導體記憶體裝置中的一者的方塊圖。
參考圖15，半導體記憶體裝置205a可包括控制邏輯電路210、位址暫存器220a、組控制邏輯230、列位址多工器(RA MUX)240、行位址(CA)鎖存器250、列解碼器260、行解碼器270、記憶胞陣列300、感測放大器單元285、輸入/輸出閘控電路(I/O GATING)290、資料輸入/輸出(I/O)緩衝器295、更新計數器245以及ECC引擎297。
半導體記憶體裝置205a不同於半導體記憶體裝置201a，不同之處在於半導體記憶體裝置205a包括位址暫存器220a而非位址暫存器220，且不包括通電訊號產生器225。
位址暫存器220a可自控制裝置500b接收包括組位址BANK_ADDR、經調換列位址S_ROW_ADDR以及行位址 COL_ADDR的經調換位址SADDRa。位址暫存器220a可將接收到的組位址BANK_ADDR提供至組控制邏輯230，可將接收到的經調換列位址S_ROW_ADDR提供至列位址多工器240，且可將接收到的行位址COL_ADDR提供至行位址鎖存器250。
位址暫存器220a不執行位址調換操作。
圖16示出根據例示性實施例的圖11的記憶體模組的位址調換操作的實例。
在圖16中，示出半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的半導體記憶體裝置205a至半導體記憶體裝置205e及控制裝置500b。將理解，半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的剩餘者以類似方式操作，且因此為了簡潔性已省略其描述。
參考圖16，控制裝置500b接收命令CMD、存取位址ADDR以及重設訊號RST，自PMIC 185接收電源電壓VDD，將命令CMD中繼至半導體記憶體裝置205a至半導體記憶體裝置205e，且將經調換位址SADDRa至經調換位址SADDRe分別提供至半導體記憶體裝置205a至半導體記憶體裝置205e。
半導體記憶體裝置205a包括記憶胞陣列300a，半導體記憶體裝置205b包括記憶胞陣列300b，半導體記憶體裝置205c包 括記憶胞陣列300c，半導體記憶體裝置205d包括記憶胞陣列300d，且半導體記憶體裝置205e包括記憶胞陣列300e。
半導體記憶體裝置205a的列解碼器回應於經調換位址SADDRa的第一調換列位址而賦能記憶胞陣列300a的目標字元線WLa1，且半導體記憶體裝置205b的列解碼器回應於經調換位址SADDRb的第二調換列位址而賦能記憶胞陣列300b的目標字元線WLb1。
半導體記憶體裝置205c的列解碼器回應於經調換位址SADDRc的第三調換列位址而賦能記憶胞陣列300c的目標字元線WLc1，半導體記憶體裝置205d的列解碼器回應於經調換位址SADDRd的第四調換列位址而賦能記憶胞陣列300d的目標字元線WLd1，且半導體記憶體裝置205e的列解碼器回應於經調換位址SADDRe的第五調換列位址而賦能記憶胞陣列300e的目標字元線WLe1。
因此，當記憶體控制器25提供存取位址ADDR時，半導體記憶體裝置205a至半導體記憶體裝置205e分別賦能不同目標字元線WLa1、目標字元線WLb1、目標字元線WLc1、目標字元線WLd1以及目標字元線WLe1。另外，若集中地存取存取位址ADDR，則受目標字元線WLa1、目標字元線WLb1、目標字元線WLc1、目標字元線WLd1以及目標字元線WLe1干擾的受害者字元線WLf1、受害者字元線WLg1、受害者字元線WLh1、受害者字元線WLi1以及受害者字元線WLj1在半導體記憶體裝置205a至半導體記憶體裝置205e中分別不同。因此，半導體記憶體裝置205a至半導體記憶體裝置205e可分配受存取位址ADDR干擾的 受害者字元線WLf、受害者字元線WLg、受害者字元線WLh、受害者字元線WLi以及受害者字元線WLj。
在圖16中，AWL指示對應於目標字元線WLa1、目標字元線WLb1、目標字元線WLc1、目標字元線WLd1以及目標字元線WLe1的侵略者字元線，且VWL指示受害者字元線。
圖17A為示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
圖17A的記憶體模組100c不同於圖2的記憶體模組100a，不同之處在於記憶體模組100c不包括自多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e接收資料訊號DQ及資料選通訊號DQS/將資料訊號DQ及資料選通訊號DQS傳輸至所述多個半導體記憶體裝置的資料緩衝器(DB)。記憶體模組100c可經由控制裝置500a自記憶體控制器25接收資料訊號DQ及資料選通訊號DQS/將資料訊號DQ及資料選通訊號DQS傳輸至記憶體控制器25。
如參考圖2所描述，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者可包括位址調換電路，所述位址調換電路執行位址調換操作以隨機調換存取位址ADDR的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能記憶胞陣列中的多個字元線當中的各 別目標字元線，使得半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的至少兩者回應於存取位址而賦能不同目標字元線。
圖17B為示出根據例示性實施例的圖1的記憶體系統的記憶體模組的另一實例的方塊圖。
圖17B的記憶體模組100d不同於圖11的記憶體模組100b，不同之處在於記憶體模組100d不包括自多個半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e接收資料訊號DQ及資料選通訊號DQS/將資料訊號DQ及資料選通訊號DQS傳輸至所述多個半導體記憶體裝置的資料緩衝器(DB)。記憶體模組100d可經由控制裝置500b自記憶體控制器25接收資料訊號DQ及資料選通訊號DQS/將資料訊號DQ及資料選通訊號DQS傳輸至記憶體控制器25。控制裝置500b自記憶體控制器25接收重設訊號RST，且自PMIC 185接收電源電壓VDD。
如參考圖11所描述，控制裝置500b接收命令CMD、存取位址ADDR、時脈訊號CK以及重設訊號RST，隨機調換存取位址ADDR的位元的一部分以回應於重設訊號RST或通電訊號而產生經調換位址，以將經調換位址分別提供至圖17B中的記憶體模組100d中的半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體 裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e。控制裝置500b可包括對應於半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的各別一者的多個位址調換電路。
半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的每一者接收經調換位址中的各別一者，且賦能對應於經調換位址中的各別一者的目標字元線，使得半導體記憶體裝置205a至半導體記憶體裝置205e、半導體記憶體裝置206a至半導體記憶體裝置206e、半導體記憶體裝置207a至半導體記憶體裝置207e以及半導體記憶體裝置208a至半導體記憶體裝置208e中的兩個或大於兩個相對於存取位址ADDR而賦能不同目標字元線。
圖18為示出根據例示性實施例的堆疊記憶體裝置的實例的方塊圖。
參考圖18，半導體記憶體裝置600a可包括提供堆疊晶片結構的第一組晶粒610及第二組晶粒620。
第一組晶粒610可包括至少一個緩衝晶粒611。第二組晶粒620可包括多個記憶體晶粒620-1至記憶體晶粒620-s，所述多個記憶體晶粒堆疊於至少一個緩衝晶粒611上且經由多個襯底穿孔(或矽穿孔(TSV))線傳達資料。此處，s為大於二的整數。
記憶體晶粒620-1至記憶體晶粒620-s中的每一者可包括胞核622(包括記憶胞陣列以儲存資料)、ECC引擎624以及位址調換電路(ASC)626。位址調換電路626可採用圖5的位址調換電路400。因此，位址調換電路626可隨機調換列位址ROW_ADDR的位元的一部分以產生經調換列位址，且可將經調換列位址提供至胞核中的列解碼器。因此，記憶體晶粒620-1至記憶體晶粒620-s中的列解碼器可相對於記憶體控制器的相同存取位址而賦能不同目標字元線。
記憶體晶粒620-1至記憶體晶粒620-s中的每一者可採用與圖3的半導體記憶體裝置201a相似的組態。
緩衝晶粒611可包括介面電路IFC 612，其包括ECC引擎614及MMU 616。
ECC引擎614可稱作通孔ECC引擎，且可校正自記憶體晶粒620-1至記憶體晶粒620-s中的至少一者所提供的傳輸中的傳輸錯誤。
形成在一個記憶體晶粒620-s處的資料TSV線組632可包括多個TSV線L1至TSV線Ls，且同位TSV線組634可包括多個TSV線L10至TSV線Lt。資料TSV線組632的TSV線L1至TSV線Ls及同位TSV線組634的同位TSV線L10至同位TSV線Lt可連接至對應地形成於記憶體晶粒620-1至記憶體晶粒620-s當中的微型凸塊MCB。
堆疊記憶體裝置600a可具有三維(three-dimensional；3D)晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機通信。緩衝晶粒611可經由資料匯流排B10與記憶體控制器連接。
圖19示出根據例示性實施例圖18的堆疊記憶體裝置的實例。
參考圖19，堆疊記憶體裝置600a可包括緩衝晶粒611及對應於記憶體晶粒620-1至記憶體晶粒620-s的多個記憶體晶粒620a、記憶體晶粒620b、記憶體晶粒620c以及記憶體晶粒620d。
參考圖19，緩衝晶粒611包括內部命令產生器ICG 613及介面電路IFC 612。介面電路IFC 611包括MMU 616。經由針對每一通道獨立地形成矽穿孔TSV_C的命令將來自內部命令產生器613的內部命令ICMD提供至記憶體晶粒620a、記憶體晶粒620b、記憶體晶粒620c以及記憶體晶粒620d。
介面電路612可經由在寫入操作中針對記憶體晶粒620a、記憶體晶粒620b、記憶體晶粒620c以及記憶體晶粒620d通常形成矽穿孔TSV_D的資料將資料DQ及存取位址ADDR提供至對應的記憶體晶粒，且可將資料自對應的記憶體晶粒提供至外部。
記憶體晶粒620a、記憶體晶粒620b、記憶體晶粒620c以及記憶體晶粒620d可分別包括藉由解碼內部命令輸出內部控制訊號的命令解碼器(command decoder，CMDC)621a至命令解碼器621d，以及隨機調換存取位址中的列位址的位元的一部分以輸出經調換列位址的位址調換電路626a至位址調換電路626d。位址調換電路626a至位址調換電路626d中的每一者可採用圖4的位址調換電路400，且可包括隨機選擇訊號產生器及位址調換器。
位址調換電路626a至位址調換電路626d可賦能不同目標字元線，所述不同目標字元線在記憶體晶粒620a、記憶體晶粒620b、記憶體晶粒620c以及記憶體晶粒620d中指定相對於相同 存取位址ADDR的不同記憶體位置。
圖20為示出根據例示性實施例的堆疊記憶體裝置的另一實例的方塊圖。
參考圖20，半導體記憶體裝置600b可包括提供堆疊晶片結構的第一組晶粒610-1及第二組晶粒620-1。
第一組晶粒610-1可包括至少一個緩衝晶粒611-1。第二組晶粒620-1可包括多個記憶體晶粒620a-1至記憶體晶粒620a-s，所述多個記憶體晶粒堆疊於至少一個緩衝晶粒611-1上且經由多個襯底穿孔(或矽穿孔(TSV))線傳達資料。此處，s為大於二的整數。
記憶體晶粒620a-1至記憶體晶粒620a-s中的每一者可包括胞核622(包括記憶胞陣列以儲存資料)及ECC引擎624。
記憶體晶粒620a-1至記憶體晶粒620a-s中的每一者可採用與圖15的半導體記憶體裝置205a相似的組態。
緩衝晶粒611-1可包括介面電路IFC 612a，其包括ECC引擎614及ASB 617。
ASB 617可採用圖13的ASB 520。因此，ASB 617可包括通電訊號產生器及多個位址調換電路。
位址調換電路的數目可等於或小於記憶體晶粒620a-1至記憶體晶粒620a-s的數目。
通電訊號產生器產生通電訊號，所述通電訊號回應於電源電壓等於或大於參考電壓而賦能。通電訊號產生器將通電訊號提供至位址調換電路。位址調換電路可回應於通電訊號或重設訊號RST而隨機調換存取位址ADDR的位元的一部分以產生經調換 位址，且可將經調換位址分別提供至記憶體晶粒620a-1至記憶體晶粒620a-s。
記憶體晶粒620a-1至記憶體晶粒620a-s中的每一者中的位址暫存器接收經調換位址的對應經調換位址，且將經調換位址提供至列解碼器。列解碼器可在記憶胞陣列中賦能由經調換位址所指定的目標字元線。
記憶體晶粒620a-1至記憶體晶粒620a-s可賦能不同目標字元線，所述不同的目標字元線在記憶體晶粒620a-1至記憶體晶粒620a-s中指定相對於相同存取位址ADDR的不同記憶體位置。
ECC引擎614可稱作通孔ECC引擎，且可校正自記憶體晶粒620a-1至記憶體晶粒620a-s中的至少一者所提供的傳輸中的傳輸錯誤。
形成在一個記憶體晶粒620a-s處的資料TSV線組632可包括多個TSV線L1至TSV線Ls，且同位TSV線組634可包括多個TSV線L10至TSV線Lt。資料TSV線組632的TSV線L1至TSV線Ls及同位TSV線組634的同位TSV線L10至同位TSV線Lt可連接至對應地形成於記憶體晶粒620a-1至記憶體晶粒620a-s當中的微型凸塊MCB。
堆疊記憶體裝置600b可具有三維(3D)晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機通信。緩衝晶粒611-1可經由資料匯流排B10與記憶體控制器連接。
圖21為示出根據例示性實施例的操作記憶體模組的方法的流程圖。
參考圖1至圖17B及圖21，提供一種操作記憶體模組 500a的方法，所述記憶體模組500a包括安裝於電路板上的控制裝置500a及多個半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e。
根據方法，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的位址調換電路400可基於來自控制裝置500a的通電訊號PUP或重設訊號RST來隨機產生隨機選擇訊號RSS(步驟S110)。半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的位址調換電路400可以不同序列產生隨機選擇訊號RSS。
半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的位址調換電路400可將存取位址轉換為經調換位址(步驟S130)。舉例而言，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中 的每一者中的位址調換電路400可回應於隨機選擇訊號RSS而調換列位址ROW_ADDR的位元的一部分，以產生經調換列位址S_ROW_ADDR(步驟S130)。
半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的列解碼器260可回應於對應經調換位址而賦能不同字元線(步驟S150)。舉例而言，半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的每一者中的列解碼器260可回應於經調換列位址S_ROW_ADDR而賦能目標字元線，使得半導體記憶體裝置201a至半導體記憶體裝置201e、半導體記憶體裝置202a至半導體記憶體裝置202e、半導體記憶體裝置203a至半導體記憶體裝置203e以及半導體記憶體裝置204a至半導體記憶體裝置204e中的至少兩個或大於兩個賦能不同目標字元線。
因此，根據方法，若集中地存取存取位址ADDR，則半導體記憶體裝置201a至半導體記憶體裝置201e可分配受存取位址ADDR干擾的受害者字元線。
圖22為示出根據例示性實施例的包括堆疊記憶體裝置的半導體封裝的圖。
參考圖22，半導體封裝700可包括一或多個堆疊記憶體裝置710及圖形處理單元(graphics processing unit；GPU)720。
堆疊記憶體裝置710及GPU 720可安裝於插入件730上，且其上安裝堆疊記憶體裝置710及GPU 720的插入件可安裝於封裝襯底740上。封裝襯底740安裝於焊球750上。GPU 720可執行與圖1中的記憶體控制器25相同的操作，或可包括記憶體控制器25。GPU 720可將在圖形處理中產生或使用的資料儲存於堆疊記憶體裝置710中。
堆疊記憶體裝置710可以各種形式實施，且堆疊記憶體裝置710可為其中堆疊多個層的高頻寬記憶體(high bandwidth memory；HBM)形式的記憶體裝置。在一些例示性實施例中，堆疊記憶體裝置710可採用根據圖18或圖20的堆疊記憶體裝置。因此，堆疊記憶體裝置710可包括緩衝晶粒及多個記憶體晶粒。緩衝晶粒可包括介面電路。
記憶體晶粒中的每一者可包括胞核(包括記憶胞陣列)、ECC引擎以及位址調換電路。
位址調換電路可採用圖5的位址調換電路400。因此，位址調換電路可隨機調換列位址的位元的一部分以產生經調換列位址，且可將經調換列位址提供至胞核中的列解碼器。因此，記憶體晶粒中的列解碼器可相對於來自記憶體控制器的相同存取位址而賦能不同目標字元線。
緩衝晶粒可包括ASB。ASB可採用圖13的ASB。因此，ASB 617可包括通電訊號產生器及多個位址調換電路。位址調換電路可回應於通電訊號或重設訊號而隨機調換存取位址的位元的一部分以產生經調換位址，且可將經調換位址分別提供至記憶體晶粒。
多個堆疊記憶體裝置710可安裝於插入件730上，且GPU 720可與多個堆疊記憶體裝置710通信。舉例而言，堆疊記憶體裝置710中的每一者及GPU 720可包括實體區域，且可經由實體區域在堆疊記憶體裝置710與GPU 720之間執行通信。
圖23為示出根據例示性實施例的具有四列記憶體模組的記憶體系統的方塊圖。
參考圖23，記憶體系統800可包括記憶體控制器810及一或多個記憶體模組820及記憶體模組830。在圖23中示出兩個記憶體模組820及記憶體模組830，但此僅為實例。
記憶體控制器810可控制一或多個記憶體模組820及記憶體模組830，以便執行自處理器或主機供應的命令。記憶體控制器810可在處理器或主機中實施，或可藉由應用處理器或晶片上系統(system-on-a-chip；SoC)實施。為了訊號完整性，源極端接可藉由記憶體控制器810的匯流排840上的電阻器RTT實施。電阻器RTT可耦接至電源電壓VDDQ。記憶體控制器810可包括將訊號傳輸至一或多個記憶體模組820及記憶體模組830的傳輸器811及自一或多個記憶體模組820及記憶體模組830接收訊號的接收器813。
一或多個記憶體模組820及記憶體模組830可稱作第一記憶體模組820及第二記憶體模組830。第一記憶體模組820及第二記憶體模組830可經由匯流排840耦接至記憶體控制器810。第一記憶體模組820及第二記憶體模組830中的每一者可對應於圖2的記憶體模組100或圖18的記憶體模組100a。第一記憶體模組820可包括一或多個記憶體列RK1及記憶體列RK2，且第二記憶 體模組830可包括一或多個記憶體列RK3及記憶體列RK4。
第一記憶體模組820及第二記憶體模組830中的每一者可包括安置於電路板的中心上的控制裝置，第一組半導體記憶體裝置安置於控制裝置與電路板的第一邊緣部分之間，且第二組半導體記憶體裝置安置於控制裝置與電路板的第二邊緣部分之間。
在例示性實施例中，半導體記憶體裝置中的每一者可包括位址調換電路，且位址調換電路調換列位址的位元的一部分以產生經調換列位址，且將經調換列位址施加至列解碼器。在例示性實施例中，控制裝置可包括對應於半導體記憶體裝置的多個位址調換電路，位址調換電路調換列位址的位元的一部分以產生經調換列位址，且將經調換列位址施加至半導體記憶體裝置。半導體記憶體裝置中的每一者中的列解碼器可回應於經調換列位址中的對應一者而賦能不同目標字元線。
第一記憶體模組820及第二記憶體模組830中的半導體記憶體裝置可相對於相同存取位址而賦能不同目標字元線，以分配受存取位址干擾的受害者字元線。
圖24為示出根據例示性實施例的包括記憶體模組的行動系統的方塊圖。
參考圖24，行動系統900可包括應用處理器(application processor；AP)910、連接性模組920、記憶體模組(memory module；MM)950、非揮發性記憶體裝置(nonvolatile memory device；NVM)940、使用者介面930以及電源970。應用處理器910可包括記憶體控制器(memory controller；MCT)911。
應用處理器910可執行應用，諸如網路瀏覽器、遊戲應 用、視訊播放器等。連接性模組920可執行與外部裝置的有線或無線通信。
記憶體模組950可儲存由應用處理器910處理的資料，或操作為工作記憶體。記憶體模組950可包括多個半導體記憶體裝置(memory device；MD)951至半導體記憶體裝置95q(其中q為大於三的自然數)及控制裝置961。半導體記憶體裝置951至半導體記憶體裝置95q中的每一者可包括位址調換電路，且位址調換電路可調換列位址的位元的一部分以產生經調換列位址，且將經調換列位址施加至列解碼器。在一些例示性實施例中，控制裝置961可包括對應於半導體記憶體裝置951至半導體記憶體裝置95q的多個位址調換電路，位址調換電路可調換列位址的位元的一部分以產生經調換列位址，且將經調換列位址施加至半導體記憶體裝置951至半導體記憶體裝置95q。半導體記憶體裝置951至半導體記憶體裝置95q中的每一者中的列解碼器可回應於經調換列位址中的對應一者而賦能不同目標字元線。
因此，半導體記憶體裝置951至半導體記憶體裝置95q可相對於相同存取位址而賦能不同目標字元線，以在集中地存取存取位址時來分配受存取位址干擾的受害者字元線。
非揮發性記憶體裝置940可儲存用於啟動行動系統900的啟動影像。使用者介面930可包括至少一個輸入裝置，諸如小鍵盤、觸控式螢幕等，及至少一個輸出裝置，諸如揚聲器、顯示裝置等。電源970可將操作電壓供應至行動系統900。
在各種例示性實施例中，行動系統900及/或行動系統900的組件可以各種形式封裝。
可使用記憶體模組或堆疊記憶體裝置將如上文所描述的各種例示性實施例應用至系統。
雖然各種例示性實施例已在上文繪示及描述，但對於所屬領域具有通常知識者將顯而易見的是，可在不脫離本揭露內容的精神及範圍的情況下對其作出形式及細節上的修改及變化，如以下申請專利範圍所闡述。
100a:記憶體模組 101:電路板 103:第一邊緣部分 105:第二邊緣部分 141、145、151、155:資料緩衝器 160、170:模組電阻單元 161、163、171、173:命令/位址傳輸線 180:串列存在偵測晶片 185:功率管理積體電路 201a、201b、201c、201d、201e、202a、202e、203a、203e、204a、204e:半導體記憶體裝置 500a:控制裝置 ADDR:存取位址 CK:時脈訊號 CMD:命令 D1:第一方向 D2:第二方向 DB:資料緩衝器 DQ:資料訊號 DQS:資料選通訊號 DI:裝置資訊 Rtt/2:端接電阻器 VDD:電源電壓 VIN:輸入電壓 Vtt:端接電壓

Claims (20)

  1. 一種記憶體模組，包括：多個半導體記憶體裝置，安裝於電路板上，所述多個半導體記憶體裝置中的每一者包括記憶胞陣列以儲存資料；以及控制裝置，安裝於所述電路板上，且組態成自外部裝置接收命令及存取位址，且將所述命令及所述存取位址提供至所述多個半導體記憶體裝置，其中所述多個半導體記憶體裝置中的每一者組態成執行位址調換操作以隨機調換所述存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能所述半導體記憶體裝置的所述記憶胞陣列中的多個字元線當中的各別目標字元線，使得所述多個半導體記憶體裝置中的至少兩者回應於所述存取位址而賦能不同目標字元線。
  2. 如請求項1所述的記憶體模組，其中：所述多個半導體記憶體裝置中的每一者包括組態成對所述存取位址中的列位址執行所述位址調換操作的位址調換電路。
  3. 如請求項2所述的記憶體模組，其中所述位址調換電路包括：隨機選擇訊號產生器，組態成回應於所述通電訊號或所述重設訊號而隨機產生隨機選擇訊號；以及位址調換器，組態成回應於所述隨機選擇訊號而調換所述列位址的位元的一部分以產生所述經調換位址且輸出所述經調換位址。
  4. 如請求項3所述的記憶體模組， 其中所述隨機選擇訊號產生器包括組態成回應於所述通電訊號或所述重設訊號而產生所述隨機選擇訊號的物理不可克隆函數(PUF)。
  5. 如請求項3所述的記憶體模組，其中所述隨機選擇訊號產生器包括其中所述隨機選擇訊號隨機程式化的反熔絲電路，所述反熔絲電路組態成回應於所述通電訊號或所述重設訊號而輸出所述隨機選擇訊號，且其中所述隨機選擇訊號以不同序列在所述多個半導體記憶體裝置中的所述反熔絲電路中程式化。
  6. 如請求項3所述的記憶體模組，其中所述位址調換器包括多個多工器，所述多個多工器組態成回應於所述隨機選擇訊號的組合而選擇所述列位址的位元的所述部分中的不同位元，以產生所述經調換位址且輸出所述經調換位址。
  7. 如請求項1所述的記憶體模組，其中所述多個半導體記憶體裝置中的每一者更包括：列解碼器，經由所述多個字元線耦接至所述記憶胞陣列，所述列解碼器組態成接收所述經調換位址；以及通電訊號產生器，組態成回應於電源電壓等於或大於參考電壓而產生所述通電訊號。
  8. 如請求項7所述的記憶體模組，其中所述多個半導體記憶體裝置中的每一者更包括：位址暫存器，組態成接收所述存取位址及所述通電訊號，且所述位址暫存器包括執行所述位址調換操作的位址調換電路。
  9. 如請求項7所述的記憶體模組，其中所述列解碼器組態成回應於所述經調換位址而使所述多個字元線中的一者賦能為所述目標字元線。
  10. 如請求項1所述的記憶體模組，其中所述多個半導體記憶體裝置組態成回應於比存取次數的參考數目更頻繁地存取的所述存取位址而分配受所述存取位址干擾的受害者字元線。
  11. 一種記憶體模組，包括：多個半導體記憶體裝置，安裝於電路板上，所述多個半導體記憶體裝置中的每一者包括記憶胞陣列以儲存資料；以及控制裝置，安裝於所述電路板上，且組態成自外部裝置接收命令及存取位址，執行位址調換操作以隨機調換所述存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且將所述命令及所述經調換位址提供至所述多個半導體記憶體裝置，其中所述多個半導體記憶體裝置組態成賦能所述記憶胞陣列中的多個字元線當中的各別目標字元線，使得所述多個半導體記憶體裝置中的至少兩者相對於所述存取位址而賦能不同目標字元線。
  12. 如請求項11所述的記憶體模組，其中所述控制裝置包括：通電訊號產生器，組態成回應於提供至所述控制裝置的電源電壓等於或大於參考電壓而產生所述通電訊號；以及多個位址調換電路，分別對應於所述多個半導體記憶體裝置，所述多個位址調換電路組態成接收所述通電訊號且對所述存取位 址中的列位址執行所述位址調換操作。
  13. 如請求項12所述的記憶體模組，其中所述多個位址調換電路中的每一者包括：隨機選擇訊號產生器，組態成回應於所述通電訊號或所述重設訊號而隨機產生隨機選擇訊號；以及位址調換器，組態成回應於所述隨機選擇訊號而調換所述列位址的位元的一部分以產生所述經調換位址且輸出所述經調換位址。
  14. 如請求項13所述的記憶體模組，其中所述隨機選擇訊號產生器包括組態成回應於所述通電訊號或所述重設訊號而產生所述隨機選擇訊號的物理不可克隆函數(PUF)。
  15. 如請求項13所述的記憶體模組，其中所述隨機選擇訊號產生器包括其中所述隨機選擇訊號隨機程式化的反熔絲電路，所述反熔絲電路組態成回應於所述通電訊號或所述重設訊號而輸出所述隨機選擇訊號，且其中所述隨機選擇訊號在所述反熔絲電路中程式化。
  16. 如請求項13所述的記憶體模組，其中所述位址調換器包括多個多工器，所述多個多工器組態成回應於所述隨機選擇訊號的組合而選擇所述列位址的位元的所述部分中的不同位元以產生所述經調換位址且輸出所述經調換位址。
  17. 如請求項13所述的記憶體模組，其中，所述多個半導體記憶體裝置中的每一者更包括經由所述多個 字元線耦接至所述記憶胞陣列的列解碼器，所述列解碼器組態成接收所述經調換位址，且所述列解碼器組態成回應於所述經調換位址而使所述多個字元線中的一者賦能為所述目標字元線。
  18. 一種堆疊記憶體裝置，包括：緩衝晶粒，組態成自外部裝置接收命令及存取位址，多個記憶體晶粒，堆疊在所述緩衝晶粒上，所述多個記憶體晶粒中的每一者包括記憶胞陣列以儲存資料；以及多個矽穿孔(TSV)，延伸穿過所述多個記憶體晶粒以連接至所述緩衝晶粒，其中所述多個記憶體晶粒中的每一者組態成經由所述多個矽穿孔接收所述存取位址，執行位址調換操作以隨機調換所述存取位址的位元的一部分以回應於通電訊號或重設訊號而產生經調換位址，且賦能所述記憶胞陣列中的多個字元線當中的各別目標字元線，使得所述多個記憶體晶粒中的至少兩者回應於所述存取位址而賦能不同目標字元線。
  19. 如請求項18所述的堆疊記憶體裝置，其中所述多個記憶體晶粒中的每一者包括：位址調換電路，組態成對所述存取位址中的列位址執行所述位址調換操作以產生所述經調換位址；列解碼器，經由所述多個字元線耦接至所述記憶胞陣列，所述列解碼器組態成接收所述經調換位址；以及通電訊號產生器，組態成回應於電源電壓等於或大於參考電壓而產生所述通電訊號。
  20. 如請求項19所述的堆疊記憶體裝置，其中所述位址調換電路包括：隨機選擇訊號產生器，組態成回應於所述通電訊號或所述重設訊號而隨機產生隨機選擇訊號；以及位址調換器，組態成回應於所述隨機選擇訊號而調換所述列位址的位元的一部分以產生所述經調換位址且輸出所述經調換位址。
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