JP2017118118A - 半導体装置及びその作製方法 - Google Patents

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知昭 熱海
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高 奥田
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Abstract

【課題】ビット線及びワード線の寄生抵抗及び寄生容量が低い記憶装置を提供する。【解決手段】記憶装置は、点対称に配置された一対のビット線駆動回路１１２ａ、ｂの一方と他方、点対称に配置された一対のワード線駆動回路１２１ａ、ｂの一方と他方と重畳するメモリセルアレイ１０１ａ〜ｄと、第１及び第２のメモリセルアレイ１０１ａ、１０１ｂの中央の領域と第３及び第４のメモリセルアレイ１０１ｃ、１０１ｄの中央の領域に設けられた一対の第１の接続点１０９を介して、一対のビット線駆動回路及び複数のビット線１０５を電気的に接続する第１の接続配線１３１と、第１及び第４のメモリセルアレイ１０１ａ、１０１ｄの中央の領域と第２及び第３のメモリセルアレイ１０１ｂ、１０１ｃの中央の領域に設けられた第２の接続点１０９を介して、一対のワード線駆動回路及び複数のワード線１０４と電気的に接続する第２の接続配線１３１を有する。【選択図】図１

Description

開示される発明の一態様は、記憶装置及びその作製方法に関する。
絶縁表面を有する基板上の半導体薄膜を用いてトランジスタを構成する技術が注目されて
いる。トランジスタは、液晶テレビに代表されるような表示装置や、記憶素子がマトリク
ス状に配置された記憶装置等に用いられている。トランジスタに適用可能な半導体薄膜の
材料としてシリコンが広く用いられているが、近年では酸化物半導体も注目されている（
特許文献１参照）。
特開２０１１−１０９０８４号公報
ところで、半導体記憶装置（以下、単に記憶装置ともいう）には、揮発性メモリに分類さ
れるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて
形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、Ｄ
ＲＡＭは、トランジスタとキャパシタ（以下、容量素子ともいう）でメモリセルを構成す
る単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するた
めの半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高
めることができ、低コスト化を実現できる。
ＤＲＡＭの記憶素子について、メモリセルのスイッチング素子として、酸化物半導体をチ
ャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という）を用
いる場合、酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に
小さいので、保持時間が長く、リフレッシュ期間が長いＤＲＡＭを作製することができる
。
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつ
つ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面
積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メ
モリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを
得ない。
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの
電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維
持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が
増加し、消費電力が嵩んでしまう。
大記憶容量化を図るためにＤＲＡＭのメモリセルの数を増やすと、一のビット線に接続さ
れるメモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。
よって、ビット線の有する寄生容量と寄生抵抗が増大する。そのため、容量素子の面積縮
小化により各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記
電荷量の差、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。
また、メモリセルの数を増やすと、ビット線の場合と同様に、一のワード線に接続される
メモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よっ
て、ワード線の有する寄生容量と寄生抵抗が増大する。そのため、ワード線に入力された
信号のパルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線
を介してトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、
メモリセルによって、データが書き込まれない、データを十分に保持しきれずに消失して
しまう、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、デ
ータの書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。
上述の課題に鑑み、開示される発明の一態様は、データの保持期間を確保しつつ、単位面
積あたりの記憶容量を高めることができる記憶装置を得ることを課題の一とする。或いは
、開示される発明の一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高
めることができる記憶装置を得ることを課題の一とする。或いは、開示される発明の一態
様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを課題の一
とする。
開示される発明の一様態の記憶装置は、複数のメモリセルを配列させたメモリセルアレイ
を有し、当該メモリセルは、スイッチング素子として酸化物半導体トランジスタと、当該
酸化物半導体トランジスタに電気的に接続された保持容量と、を有する。
酸化物半導体トランジスタは、オフ状態でのリーク電流が非常に小さいので、データ保持
時間が長いメモリセルを得ることができる。
当該酸化物半導体トランジスタのソース又はドレインの一方は、ビット線に電気的に接続
されており、ソース又はドレインの他方は、保持容量の一方の端子に電気的に接続されて
いる。また当該酸化物半導体トランジスタのゲートは、ワード線に電気的に接続されてい
る。保持容量の他方の端子には、低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加さ
れている。
ビット線が電気的に接続されたビット線駆動回路、及び、ワード線が電気的に接続された
ワード線駆動回路は、メモリセルアレイと一部あるいは全部が積層して作製される。ビッ
ト線駆動回路及びメモリセルアレイ、並びに、ワード線駆動回路とメモリセルアレイは、
それぞれ接続配線によって電気的に接続される。
ビット線駆動回路及びメモリセルアレイ、並びに、ワード線駆動回路とメモリセルアレイ
をそれぞれ積層するため、単位面積あたりの記憶容量を高めた記憶装置を得ることができ
る。
ただし、接続配線とビット線との接続点、及び、接続配線とワード線との接続点をメモリ
セルアレイ端に配置すると、ビット線の寄生抵抗及びワード線の寄生抵抗が高くなってし
まう。そのため、接続配線とビット線との接続点、及び、接続配線とワード線との接続点
を、隣り合うメモリセルアレイの境界部に配置する。
接続配線とビット線との接続点、及び、接続配線とワード線との接続点を、隣り合うメモ
リセルアレイの境界部に配置すると、接続配線とビット線との接続点、及び、接続配線と
ワード線との接続点を、メモリセルアレイ端に配置する場合と比較して、ビット線及びワ
ード線それぞれの寄生抵抗を半分にすることができる。よって、ビット線の寄生抵抗及び
ワード線の寄生抵抗を低減させることができる。
より好ましくは、接続配線とビット線との接続点を、接続配線の抵抗の抵抗値及びビット
線の寄生抵抗の抵抗値が最小となる位置に設ける。接続配線とワード線との接続点を、接
続配線の抵抗の抵抗値及びワード線の寄生抵抗の抵抗値が最小となる位置に設ける。これ
により、ビット線の寄生抵抗及びワード線の寄生抵抗を最小とすることができる。
さらに、ビット線を分割し、当該分割したビット線をそれぞれ接続点を介し、接続配線を
用いて増幅素子の第１の端子及び第２の端子に電気的に接続する。これにより、ビット線
の配線の長さを分割しない場合の半分にすることができるので、寄生容量の容量値も半分
となる。
ビット線の有する寄生容量と寄生抵抗、並びに、ワード線の有する寄生容量と寄生抵抗を
低減させることができるので、エラー発生率が抑えられた記憶装置を得ることができる。
開示される発明の一様態は、点対称に配置された第１のビット線駆動回路と第２のビット
線駆動回路と、点対称に配置された第１のワード線駆動回路と第２のワード線駆動回路と
、第１のビット線と第１のワード線とを有し、当該第１のビット線駆動回路と少なくとも
一部が重畳する第１のメモリセルアレイと、第２のビット線と第２のワード線とを有し、
当該第１のワード線駆動回路と少なくとも一部が重畳する第２のメモリセルアレイと、第
３のビット線と当該第２のワード線を当該第２のメモリセルアレイと共通に用いる第３の
メモリセルアレイと、第４のビット線と当該第１のワード線を当該第１のメモリセルアレ
イと共通に用いる第４のメモリセルアレイと、有し、当該第１のワード線は、当該第１の
メモリセルアレイと当該第４のメモリセルアレイの境界部で当該第２のワード線駆動回路
と接続され、当該第２のワード線は、当該第２のメモリセルアレイと当該第３のメモリセ
ルアレイの境界部で当該第１のワード線駆動回路と接続され、当該第１のビット線と、当
該第２のビット線は、当該第１のメモリセルアレイと当該第２のメモリセルアレイとの境
界部で当該第１のビット線駆動回路に接続され、当該第３のビット線と、当該第４のビッ
ト線は、当該第３のメモリセルアレイと当該第４のメモリセルアレイとの境界部で当該第
２のビット線駆動回路に接続されていることを特徴とする記憶装置に関する。
開示される発明の一態様において、当該第１のビット線駆動回路は、当該第１のビット線
と当該第２のビット線の電位の差を増幅する増幅素子を有し、当該第２のビット線駆動回
路は、当該第３のビット線と当該第４のビット線の電位の差を増幅する増幅素子を有する
ことを特徴とする。
開示される発明の一様態において、当該ビット線駆動回路のそれぞれは、デコーダ、セレ
クタ、及び、読み出し回路を有し、当該ワード線駆動回路はそれぞれ、デコーダ、レベル
シフタ、及び、バッファを有することを特徴とする。
開示される発明の一様態において、当該複数のビット線それぞれ、及び、当該複数のワー
ド線それぞれの交点に隣接したメモリセルと、当該メモリセルは、スイッチング素子であ
る酸化物半導体トランジスタと、当該酸化物半導体トランジスタのソース又はドレインの
一方に電気的に接続された保持容量とを有することを特徴とする。
開示される発明の一態様により、データの保持期間を確保しつつ、単位面積あたりの記憶
容量を高めることができる記憶装置を得ることができる。或いは、開示される発明の一態
様により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記
憶装置を得ることができる。或いは、開示される発明の一態様は、上記記憶装置を用いる
ことで、信頼性の高い半導体装置を実現することができる。
記憶装置の上面図及び斜視図。 記憶装置の回路構成を示す図。 記憶装置の回路図。 記憶装置の斜視図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の上面図。 記憶装置の断面図。 酸化物半導体トランジスタの断面図。 酸化物半導体トランジスタの作製工程を説明する断面図。 酸化物半導体トランジスタの作製工程を説明する断面図。 半導体装置の具体例を示す図。 記憶装置の回路構成を示す図。 記憶装置のタイミングチャート。 酸化物半導体トランジスタの上面図及び断面図。 記憶装置の上面図。 記憶装置の回路構成を示す図。 記憶装置の動作波形を示す図。 書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ）と電源電圧条件、読み出し時間（Ｒｅａｄ・Ｔｉｍｅ）と電源電圧条件のｓｈｍｏｏプロット。 記憶装置の８５℃での保持特性を示す図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し
、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書
に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限
定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機
能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお、本明細書に開示された発明において、半導体装置とは、半導体を利用することで機
能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置および
その電気装置を搭載した電子機器をその範疇とする。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくす
るために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
＜記憶装置の構成＞
図１に本実施の形態の記憶装置の構成を示す。図１（Ａ）に示す記憶装置は、第１の入出
力回路１１１ａ、並びに、第１のデコーダ１１３ａ、第１のセレクタ１１４ａ、及び第１
の読み出し回路１１５ａを有する第１のビット線駆動回路１１２ａを有する第１のサブモ
ジュール１４１ａを有している。また、図１（Ａ）に示す記憶装置は、第２のデコーダ１
２２ａ、第１のレベルシフタ１２３ａ、第１のバッファ１２４ａを有する第１のワード線
駆動回路１２１ａである第２のサブモジュール１４１ｂを有している。また、図１（Ａ）
に示す記憶装置は、第２の入出力回路１１１ｂ、並びに、第３のデコーダ１１３ｂ、第２
のセレクタ１１４ｂ、及び第２の読み出し回路１１５ｂを有する第２のビット線駆動回路
１１２ｂを有する第３のサブモジュール１４１ｃを有している。また、図１（Ａ）に示す
記憶装置は、第４のデコーダ１２２ｂ、第２のレベルシフタ１２３ｂ、第２のバッファ１
２４ｂを有する第２のワード線駆動回路１２１ｂである第４のサブモジュール１４１ｄを
有している。
図１に示す記憶装置は、第１のサブモジュール１４１ａの上部に積層してメモリセルアレ
イ１０１ａ、第２のサブモジュール１４１ｂの上部に積層してメモリセルアレイ１０１ｂ
、第３のサブモジュール１４１ｃの上部に積層してメモリセルアレイ１０１ｃ、及び、第
４のサブモジュール１４１ｄの上部に積層してメモリセルアレイ１０１ｄが配置されてい
る（図１（Ｃ）参照）。なお、メモリセルアレイ１０１ａ乃至１０１ｄはそれぞれ積層の
構造を有していてもよい。
図１（Ａ）に示す記憶装置では、第１のビット線駆動回路１１２ａ及び第２のビット線駆
動回路１１２ｂが、第１のサブモジュール１４１ａ乃至第４のサブモジュール１４１ｄの
中心点から点対称になるように配置する。同様に、第１のワード線駆動回路１２１ａ及び
第２のワード線駆動回路１２１ｂを、第１のサブモジュール１４１ａ乃至第４のサブモジ
ュール１４１ｄの中心点から点対称になるように配置する。また、第１のビット線駆動回
路１１２ａは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと
隣り合う。第１のワード線駆動回路１２１ａは、第１のビット線駆動回路１１２ａ及び第
２のビット線駆動回路１１２ｂと隣り合う。第２のビット線駆動回路１１２ｂは、第１の
ワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂと隣り合う。
ビット線１０５はメモリセルアレイ１０１ａからメモリセルアレイ１０１ｂに伸びており
、また、ビット線１０５はメモリセルアレイ１０１ｃからメモリセルアレイ１０１ｄに伸
びている。ワード線１０４はメモリセルアレイ１０１ａからメモリセルアレイ１０１ｄに
伸びており、また、ワード線１０４はメモリセルアレイ１０１ｂからメモリセルアレイ１
０１ｃに伸びている（図１（Ｂ）参照）。
メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれは、複数のメモリセ
ル１０６が二次元的に配列されたものである（図２参照）。
各ビット線１０５及び各ワード線１０４の交点に隣接したメモリセル１０６の構成につい
て、図３（Ａ）を用いて説明する。
メモリセル１０６は、スイッチング素子である酸化物半導体トランジスタ１０７、酸化物
半導体トランジスタ１０７のソース又はドレインの一方に電気的に接続されたビット線１
０５、酸化物半導体トランジスタ１０７のゲートに電気的に接続されたワード線１０４、
酸化物半導体トランジスタ１０７のソース又はドレインの他方に一方の端子が電気的に接
続された保持容量１０８を有している。保持容量１０８の他方の端子には、低電源電位Ｖ
ＳＳ（例えば、接地電位ＧＮＤ）が印加されている。
図１（Ｂ）に示されるように、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂ
に配置されるビット線１０５には、メモリセルアレイ１０１ａ及びメモリセルアレイ１０
１ｂの境界部（メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂの両方）に、接
続配線１３１（図１（Ｃ）参照）との接続点１０９が配置されている。メモリセルアレイ
１０１ｃ及びメモリセルアレイ１０１ｄに配置されるビット線１０５には、メモリセルア
レイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部（メモリセルアレイ１０１ｃ及びメ
モリセルアレイ１０１ｄの両方）に、接続配線１３１との接続点１０９が配置されている
。また、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄに配置されるワード線
１０４には、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄの境界部（ただし
メモリセルアレイ１０１ｄ側）に、接続配線１３１との接続点１０９が配置されている。
メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃに配置されるワード線１０４に
は、メモリセルアレイ１０１ｂ及びメモリセルアレイ１０１ｃの境界部（ただしメモリセ
ルアレイ１０１ｂ側）に、接続配線１３１との接続点１０９が配置されている。
すなわち、各ビット線１０５に対しては、メモリセルアレイ１０１ａ及びメモリセルアレ
イ１０１ｂの境界部、並びに、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄ
の境界部それぞれに、一対の接続点が設けられている。各ワード線１０４に対しては、メ
モリセルアレイ１０１ａ及びメモリセルアレイ１０１ｄの境界部、並びに、メモリセルア
レイ１０１ｂ及びメモリセルアレイ１０１ｃの境界部それぞれに、１つの接続点が設けら
れている。
ビット線１０５は二本に分割され、メモリセルアレイ１０１ａ及びメモリセルアレイ１０
１ｂのそれぞれ、並びに、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのそ
れぞれに設けられた接続点１０９を通り、接続配線１３１を介して、第１の読み出し回路
１１５ａ及び第２の読み出し回路１１５ｂのそれぞれに電気的に接続されている。ビット
線１０５を二本に分割するのは、寄生容量を低減するためであり、詳細は後述する。
＜寄生抵抗＞
ビット線１０５及び接続配線１３１との接続点１０９、並びに、ワード線１０４及び接続
配線１３１との接続点１０９は、２つのメモリセルアレイの境界部に配置される。そのた
め、接続点１０９が２つのメモリセルアレイの端部に配置された場合に比べて、ビット線
１０５の寄生抵抗及びワード線１０４の寄生抵抗が半分となり、それぞれの寄生抵抗を低
減することができる。
図１（Ａ）に示す矢印１５１ａは、書き込み時における第１のサブモジュール１４１ａの
信号の伝達方向を示している。図１（Ａ）に示す矢印１５１ｂは、書き込み時における第
２のサブモジュール１４１ｂの信号の伝達方向を示している。図１（Ａ）に示す矢印１５
１ｃは、書き込み時における第３のサブモジュール１４１ｃの信号の伝達方向を示してい
る。図１（Ａ）に示す矢印１５１ｄは、書き込み時における第４のサブモジュール１４１
ｄの信号の伝達方向を示している。
メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄにおいて、各ビット線１０５及
び各ワード線１０４の交点に隣接したメモリセル１０６の配置された向きを、図５に示す
。
図１（Ｂ）及び図５に示すように、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０
１ｄに設けられるメモリセル１０６の酸化物半導体トランジスタ１０７は、全て同じ方向
に設けられる。
また、メモリセル１０６の配置された向きの別の例を、図６に示す。
図１（Ｂ）及び図６に示すように、メモリセルアレイ１０１ａに設けられるメモリセル１
０６の酸化物半導体トランジスタ１０７、及び、メモリセルアレイ１０１ｂに設けられる
メモリセル１０６の酸化物半導体トランジスタ１０７は、メモリセルアレイ１０１ａに設
けられている接続点１０９を結ぶ線を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半導体トランジスタ１
０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体ト
ランジスタ１０７は、メモリセルアレイ１０１ｃに設けられている接続点１０９を結ぶ線
を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ａに設けられるメモリセル１０６の酸化物半導体トランジスタ１
０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半導体ト
ランジスタ１０７は、メモリセルアレイ１０１ｄに設けられている接続点１０９を結ぶ線
を対称軸として、線対称の位置に配置されている。
メモリセルアレイ１０１ｂに設けられるメモリセル１０６の酸化物半導体トランジスタ１
０７、及び、メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半導体ト
ランジスタ１０７は、メモリセルアレイ１０１ｂに設けられている接続点１０９を結ぶ線
を対称軸として、線対称の位置に配置されている。
また、メモリセルアレイ１０１ａに設けられるメモリセル１０６の酸化物半導体トランジ
スタ１０７、及び、メモリセルアレイ１０１ｃに設けられるメモリセル１０６の酸化物半
導体トランジスタ１０７は、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの
中心点を対称点として、点対称の位置に配置されている。なお、本実施の形態において、
メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの中心点とは、メモリセルアレ
イ１０１ａ乃至メモリセルアレイ１０１ｄの全てから等距離にある点のことをいう。
また、メモリセルアレイ１０１ｂに設けられるメモリセル１０６の酸化物半導体トランジ
スタ１０７、及び、メモリセルアレイ１０１ｄに設けられるメモリセル１０６の酸化物半
導体トランジスタ１０７は、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄの
中心点を対称点として、点対称の位置に配置されている。
書き込み時において、第１のサブモジュール１４１ａを矢印１５１ａが示す方向に伝達さ
れた信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０１ａ及
びメモリセルアレイ１０１ｂに伝達される。メモリセルアレイ１０１ａにおいて、当該信
号は、矢印１６１ａが示す方向に伝達される。メモリセルアレイ１０１ｂにおいては、当
該信号は、矢印１６１ｂが示す方向に伝達される。
また、書き込み時において、第２のサブモジュール１４１ｂを矢印１５１ｂが示す方向に
伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０
１ｂ及びメモリセルアレイ１０１ｃに伝達される。メモリセルアレイ１０１ｂにおいて、
当該信号は、矢印１７１ｂが示す方向に伝達される。メモリセルアレイ１０１ｃにおいて
は、当該信号は、矢印１７１ｃが示す方向に伝達される。
また、書き込み時において、第３のサブモジュール１４１ｃを矢印１５１ｃが示す方向に
伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０
１ｃ及びメモリセルアレイ１０１ｄに伝達される。メモリセルアレイ１０１ｃにおいて、
当該信号は、矢印１６１ｃが示す方向に伝達される。メモリセルアレイ１０１ｄにおいて
は、当該信号は、矢印１６１ｄが示す方向に伝達される。
また、書き込み時において、第４のサブモジュール１４１ｄを矢印１５１ｄが示す方向に
伝達された信号は、接続配線１３１を通り、接続点１０９を介し、メモリセルアレイ１０
１ｄ及びメモリセルアレイ１０１ａに伝達される。メモリセルアレイ１０１ｄにおいて、
当該信号は、矢印１７１ｄが示す方向に伝達される。メモリセルアレイ１０１ａにおいて
は、当該信号は、矢印１７１ａが示す方向に伝達される。
なお、メモリセル１０６に蓄えられた信号を読み出す際には、当該信号は、各矢印の逆方
向に伝達される。
以上のように、第１のサブモジュール１４１ａの第１の入出力回路１１１ａ、並びに、第
１のデコーダ１１３ａ、第１のセレクタ１１４ａ、及び第１の読み出し回路１１５ａを有
する第１のビット線駆動回路１１２ａを、書き込み時の信号の伝達する方向に配置し、当
該信号の到達する領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルア
レイ１０１ａ及びメモリセルアレイ１０１ｂのそれぞれに設けられた接続点１０９を介し
て、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのビット線１０５に電気的
に接続されている。メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂのそれぞれ
に設けられた接続点１０９は、メモリセルアレイ１０１ａ及びメモリセルアレイ１０１ｂ
の境界部に配置されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモ
リセルアレイ１０１ａのビット線１０５を矢印１６１ａが示す方向に、及び、メモリセル
アレイ１０１ｂのビット線１０５を矢印１６１ｂが示す方向に伝達される。
第２のサブモジュール１４１ｂの第２のデコーダ１２２ａ、第１のレベルシフタ１２３ａ
、第１のバッファ１２４ａを有する第１のワード線駆動回路１２１ａを、書き込み時の信
号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接
続配線１３１は、メモリセルアレイ１０１ｂに設けられた接続点１０９を介して、メモリ
セルアレイ１０１ｂ及びメモリセルアレイ１０１ｃのワード線１０４に電気的に接続され
ている。メモリセルアレイ１０１ｂに設けられた接続点１０９は、メモリセルアレイ１０
１ｃ及びメモリセルアレイ１０１ｄの境界部に配置されている。接続配線１３１及び接続
点１０９を介し、当該信号は、メモリセルアレイ１０１ｂのワード線１０４を矢印１７１
ｂが示す方向に、及び、メモリセルアレイ１０１ｃのワード線１０４を矢印１７１ｃが示
す方向に伝達される。
第３のサブモジュール１４１ｃの第２の入出力回路１１１ｂ、並びに、第３のデコーダ１
１３ｂ、第２のセレクタ１１４ｂ、及び第２の読み出し回路１１５ｂを有する第２のビッ
ト線駆動回路１１２ｂを、書き込み時の信号の伝達する方向に配置し、当該信号の到達す
る領域に、接続配線１３１を形成する。接続配線１３１は、メモリセルアレイ１０１ｃ及
びメモリセルアレイ１０１ｄのそれぞれに設けられた接続点１０９を介して、メモリセル
アレイ１０１ｃ及びメモリセルアレイ１０１ｄのビット線１０５に電気的に接続されてい
る。メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄのそれぞれに設けられた接
続点１０９は、メモリセルアレイ１０１ｃ及びメモリセルアレイ１０１ｄの境界部に配置
されている。接続配線１３１及び接続点１０９を介し、当該信号は、メモリセルアレイ１
０１ｃのビット線１０５を矢印１６１ｃが示す方向に、及び、メモリセルアレイ１０１ｄ
のビット線１０５を矢印１６１ｄが示す方向に伝達される。
第４のサブモジュール１４１ｄの第４のデコーダ１２２ｂ、第２のレベルシフタ１２３ｂ
、第２のバッファ１２４ｂを有する第２のワード線駆動回路１２１ｂを、書き込み時の信
号の伝達する方向に配置し、当該信号の到達する領域に、接続配線１３１を形成する。接
続配線１３１は、メモリセルアレイ１０１ｄに設けられた接続点１０９を介して、メモリ
セルアレイ１０１ｄ及びメモリセルアレイ１０１ａのワード線１０４に電気的に接続され
ている。メモリセルアレイ１０１ｄに設けられた接続点１０９は、メモリセルアレイ１０
１ｄ及びメモリセルアレイ１０１ａの境界部に配置されている。接続配線１３１及び接続
点１０９を介し、当該信号は、メモリセルアレイ１０１ａのワード線１０４を矢印１７１
ａが示す方向に、及び、メモリセルアレイ１０１ｄのワード線１０４を矢印１７１ｄが示
す方向に伝達される。
第１のサブモジュール１４１ａ乃至第４のサブモジュール１４１ｄのそれぞれにおける回
路の配置、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれに設けら
れた接続点１０９の位置は、各ビット線１０５及び各接続配線１３１、並びに、各ワード
線１０４及び各接続配線１３１のそれぞれの寄生抵抗が最小になるように、設けられてい
る。
よって、本実施の形態により、ビット線１０５、ワード線１０４、及び、接続配線１３１
の寄生抵抗が低減された記憶装置を得ることができる。
ここで、接続点１０９がメモリセルアレイの端部に配置された記憶装置のブロック図を、
図２に示す。図２に示す記憶装置３００であるＤＲＡＭは、メモリセルアレイ３０１、入
出力回路３１１、ビット線駆動回路３１２、及び、ワード線駆動回路３２１を有している
。ビット線駆動回路３１２は、デコーダ３１３、セレクタ３１４、及び、増幅回路３１５
を有している。ワード線駆動回路３２１は、デコーダ３２２、レベルシフタ３２３、及び
、バッファ３２４を有している。
メモリセルアレイ３０１は、複数のメモリセル１０６が二次元的に配列されたものである
。メモリセル１０６は、スイッチング素子である酸化物半導体トランジスタ１０７及び保
持容量１０８を有する。酸化物半導体トランジスタ１０７のソース又はドレインの一方は
ビット線１０５に電気的に接続され、酸化物半導体トランジスタ１０７のゲートはワード
線１０４に電気的に接続され、酸化物半導体トランジスタ１０７のソース又はドレインの
他方は保持容量１０８の一方の端子に接続されている。保持容量１０８の他方の端子には
低電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）が印加されている。
メモリセルアレイ３０１中の複数のメモリセル１０６において、各列のメモリセル１０６
は１つのビット線１０５を共有している。また、各行のメモリセル１０６は１つのワード
線１０４を共有している。
メモリセルアレイ３０１中の複数のビット線１０５は、ビット線駆動回路３１２に電気的
に接続されており、メモリセルアレイ３０１中の複数のワード線１０４は、ワード線駆動
回路３２１に電気的に接続されている。ビット線１０５及びビット線駆動回路３１２との
接続点、並びに、ワード線１０４及びワード線駆動回路３２１との接続点を、接続点１０
９とする。
図２に示されるように、接続点１０９は、メモリセルアレイ３０１の端部に配置される。
そのため、ビット線１０５及びワード線１０４の寄生抵抗は大きくなってしまう。
図７は、図２に示す記憶装置３００の駆動回路及びメモリセルアレイ３０１を分割して作
製した複数のサブモジュールを組み合わせた記憶装置を示すブロック図である。記憶装置
を当該複数のサブモジュールで作製すると、各メモリセルに信号を印加する時間を短くす
ることができる。
図７に示す記憶装置１００は、図２に示す記憶装置３００に含まれる回路を十六分割し、
分割されたそれぞれの回路を並び替えたものである。
図７に示す記憶装置１００は、１６個のメモリセルアレイ１０１、１６個の入出力回路１
１１、１６個のビット線駆動回路１１２、及び、１６個のワード線駆動回路１２１を有し
ている。各ビット線駆動回路１１２は、デコーダ１１３、セレクタ１１４、及び、読み出
し回路１１５を有している。各ワード線駆動回路１２１は、デコーダ１２２、レベルシフ
タ１２３、及び、バッファ１２４を有している。
なお、各メモリセルアレイ１０１は、図２のメモリセルアレイ３０１と同様に、二次元的
に配列された複数のメモリセル１０６を有している。図７の各メモリセルアレイ１０１中
のメモリセル１０６の構成は、図１と同様である。
また、図７に示す記憶装置１００の１６個のメモリセルアレイ１０１は、図２に示す記憶
装置３００のメモリセルアレイ３０１を十六分割したものである。図７に示す記憶装置１
００では、十六分割されたメモリセルアレイに応じて、入出力回路、ビット線駆動回路、
及び、ワード線駆動回路も十六分割されている。図７に示す記憶装置１００において、メ
モリセルアレイ１０１、入出力回路１１１、ビット線駆動回路１１２、及び、ワード線駆
動回路１２１はそれぞれ１６個配置されている。分割する数は必要に応じて変えることが
可能であり、例えば、六十四分割等でもよい。
なお、図７において、符号の向きは、回路の配置された向きを示している。符号の向き及
び回路の配置された向きの関係を、図８に示す。
図８（Ａ）及び図８（Ｂ）は、ビット線駆動回路１１２の配置された向きを示している。
図８（Ａ）に示すビット線駆動回路１１２は、メモリセルアレイ１０１の上側に配置され
ている。図８（Ａ）に示すように、上側から下側へ、デコーダ１１３、セレクタ１１４、
読み出し回路１１５の順に配置されているビット線駆動回路１１２は、「１１２」の上下
が正常な向きで描かれている。
図８（Ｂ）に示すビット線駆動回路１１２は、メモリセルアレイ１０１の下側に配置され
ている。図８（Ｂ）に示すように、下側から上側へ、デコーダ１１３、セレクタ１１４、
読み出し回路１１５の順に配置されているビット線駆動回路１１２、すなわち、上側から
下側へ、読み出し回路１１５、セレクタ１１４、デコーダ１１３が配置されているビット
線駆動回路１１２は、「１１２」の上下が逆の向きに描かれている。
図８（Ａ）及び図８（Ｂ）のいずれにおいても、ビット線駆動回路１１２のデコーダ１１
３、セレクタ１１４、読み出し回路１１５のうち、読み出し回路１１５がメモリセルアレ
イ１０１の最も近くに配置される。
図８（Ｃ）及び図８（Ｄ）は、ワード線駆動回路１２１の配置された向きを示している。
図８（Ｃ）に示すワード線駆動回路１２１は、メモリセルアレイ１０１の右側に配置され
ている。図８（Ｃ）に示すように、右側から左側へ、デコーダ１２２、レベルシフタ１２
３、バッファ１２４の順に配置されているワード線駆動回路１２１は、「１２１」が右に
９０°回転した位置に描かれている。
図８（Ｄ）に示すワード線駆動回路１２１は、メモリセルアレイ１０１の左側に配置され
ている。図８（Ｄ）に示すように、左側から右側へ、デコーダ１２２、レベルシフタ１２
３、バッファ１２４の順に配置されているワード線駆動回路１２１（すなわち、右側から
左側へ、バッファ１２４、レベルシフタ１２３、デコーダ１２２の順に配置されている）
ワード線駆動回路１２１は、「１２１」が左に９０°回転した位置に描かれている。
図８（Ｃ）及び図８（Ｄ）のいずれにおいても、ワード線駆動回路１２１のデコーダ１２
２、レベルシフタ１２３、バッファ１２４のうち、バッファ１２４がメモリセルアレイ１
０１に最も近くなるように配置される。
また図８（Ｅ）に示すように、入出力回路１１１、ビット線駆動回路１１２、ワード線駆
動回路１２１、及び、メモリセルアレイ１０１を、回路１９０とする。また図８（Ｅ）で
は、メモリセルアレイ１０１の上側にビット線駆動回路１１２、メモリセルアレイ１０１
の左側にワード線駆動回路１２１、かつ、メモリセルアレイの左上であり、ビット線駆動
回路１１２の左側であり、ワード線駆動回路１２１の上側に入出力回路１１１に配置され
た回路１９０を、四角で囲んだアルファベット「Ｆ」で示す。
図７に示す記憶装置１００を、図８（Ｅ）に示す四角で囲んだアルファベット「Ｆ」で示
された回路１９０で書き替えたものを、図９に示す。
図９に示されるように、隣り合う回路１９０は、隣り合う辺を軸にして線対称に配置され
る。
上述したように、図２に示す記憶装置３００の駆動回路及びメモリセルアレイ３０１を、
図７及び図９に示すように、それぞれ分割してサブモジュール化すると、各メモリセルに
信号を印加する時間を短くすることができる。
しかし、図７及び図９に示すメモリセルアレイ及び駆動回路をサブモジュール化して作製
した記憶装置においても、ビット線及びビット線駆動回路との接続点、並びに、ワード線
及びワード線駆動回路との接続点は、メモリセルアレイの端部である。
また、メモリセルアレイ及び駆動回路をサブモジュール化して記憶装置を作製すると、メ
モリセルアレイ及び駆動回路それぞれの面積が増大するという欠点が生じる。
図１０に、回路１９０におけるビット線１０５、ワード線１０４、及び、接続点１０９の
配置を示す。
図１０に示す回路１９０においても、ビット線１０５及びビット線駆動回路１１２との接
続点１０９、及び、ワード線１０４及びワード線駆動回路１２１との接続点１０９は、メ
モリセルアレイ１０１端に配置される。そのため、ワード線１０４及びビット線１０５の
寄生抵抗が大きくなってしまう。
よって、記憶装置をメモリセルアレイ及び駆動回路をサブモジュール化して作製すると、
各メモリセルに信号を印加する時間を短くすることができるという利点が生じるが、ビッ
ト線駆動回路とビット線の接続点、及び、ワード線駆動回路とワード線の接続点が、ビッ
ト線及びワード線それぞれの端部（メモリセルアレイの端部）に配置されている限り、ワ
ード線１０４及びビット線１０５の寄生抵抗が大きくなってしまう。
以上から、図１に示す本実施の形態の記憶装置のように、駆動回路及びメモリセルアレイ
を分割してサブモジュールを作製し、さらに、ビット線及び接続配線の接続点、並びに、
ワード線及び接続配線の接続点を、２つのメモリセルアレイの境界部に配置することで、
ビット線、ワード線、及び、接続配線の寄生抵抗が低減された記憶装置を得ることができ
る。
また、図１に示す記憶装置は、メモリセルアレイの少なくとも一部、及び駆動回路が積層
されているので、記憶装置の面積を低減することができる。
図７及び図９に示す記憶装置１００から、図１に示す記憶装置に至る過程を以下に示す。
図１０に示すように、回路１９０において、ビット線駆動回路１１２は、第１のビット線
駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂに、ワード線駆動回路１２１は、
第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂに分割される。第
１のビット線駆動回路１１２ａは、第１のデコーダ１１３ａ、第１のセレクタ１１４ａ、
第１の読み出し回路１１５ａを有し、第２のビット線駆動回路１１２ｂは、第３のデコー
ダ１１３ｂ、第２のセレクタ１１４ｂ、第２の読み出し回路１１５ｂを有している。第１
のワード線駆動回路１２１ａは、第２のデコーダ１２２ａ、第１のレベルシフタ１２３ａ
、第１のバッファ１２４ａを有している。第２のワード線駆動回路１２１ｂは、第４のデ
コーダ１２２ｂ、第２のレベルシフタ１２３ｂ、第２のバッファ１２４ｂを有している。
図１０に示す回路１９０において、メモリセルアレイ１０１は、メモリセルアレイ１０１
ａ、メモリセルアレイ１０１ｂ、メモリセルアレイ１０１ｃ、メモリセルアレイ１０１ｄ
に分割されている。
メモリセルアレイ１０１ａは、第１のビット線駆動回路１１２ａ及び第２のワード線駆動
回路１２１ｂによって駆動される。メモリセルアレイ１０１ｂは、第１のビット線駆動回
路１１２ａ及び第１のワード線駆動回路１２１ａによって駆動される。メモリセルアレイ
１０１ｃは、第２のビット線駆動回路１１２ｂ及び第１のワード線駆動回路１２１ａによ
って駆動される。メモリセルアレイ１０１ｄは、第２のビット線駆動回路１１２ｂ及び第
２のワード線駆動回路１２１ｂによって駆動される。
図１１（Ａ）に示すように、第１のビット線駆動回路１１２ａ及び第２のビット線駆動回
路１１２ｂを、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第
１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂの中心点から点
対称になるように配置する。なお、第１のビット線駆動回路１１２ａ、第２のビット線駆
動回路１１２ｂ、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２
１ｂの中心点とは、第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ
、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂから等距離
にある点のことである。同様に、第１のワード線駆動回路１２１ａ及び第２のワード線駆
動回路１２１ｂを、当該中心点から点対称になるように配置する。また、第１のビット線
駆動回路１１２ａは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２
１ｂと隣り合うように配置する。第１のワード線駆動回路１２１ａは、第１のビット線駆
動回路１１２ａ及び第２のビット線駆動回路１１２ｂと隣り合うように配置する。第２の
ビット線駆動回路１１２ｂは、第１のワード線駆動回路１２１ａ及び第２のワード線駆動
回路１２１ｂと隣り合うように配置する。第２のワード線駆動回路１２１ｂは、第１のビ
ット線駆動回路１１２ａ及び第２のビット線駆動回路１１２ｂと隣り合うように配置する
。
また、メモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄのそれぞれを、第１のビ
ット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ、第１のワード線駆動回路１
２１ａ、及び、第２のワード線駆動回路１２１ｂのそれぞれに対応させて配置する（図１
１（Ｂ）参照）。
図１１（Ａ）に示す第１のビット線駆動回路１１２ａ、第２のビット線駆動回路１１２ｂ
、第１のワード線駆動回路１２１ａ、及び、第２のワード線駆動回路１２１ｂ、並びに、
図１１（Ｂ）に示すメモリセルアレイ１０１ａ乃至メモリセルアレイ１０１ｄを、図１に
示す記憶装置と同様に、２つのメモリセルアレイの境界部に設けた接続点を介して、接続
配線にて電気的に接続する。
以上、本実施の形態により、ビット線及びワード線の寄生抵抗が低い記憶装置を提供する
ことができる。
また、本実施の形態の記憶装置はビット線及びワード線の寄生抵抗が低いので、配線遅延
を低減することが可能である。
また、本実施の形態により、記憶領域の占有面積が小さい記憶装置を得ることができる。
＜寄生容量＞
上述のように、メモリセル１０６には、酸化物半導体トランジスタ１０７、一方の端子が
酸化物半導体トランジスタ１０７のソース又はドレインの他方に電気的に接続された保持
容量１０８が配置されている。保持容量１０８の他方の端子には、低電源電位ＶＳＳ（例
えば、接地電位ＧＮＤ）が印加されている。酸化物半導体トランジスタ１０７のソース又
はドレインの一方は、ビット線１０５に電気的に接続されており、酸化物半導体トランジ
スタ１０７のゲートは、ワード線１０４電気的に接続されている（図３（Ａ）参照）。
ところで、ビット線１０５には、他の電極や配線との間に寄生容量が発生してしまう。例
えば、酸化物半導体トランジスタ１０７のソース又はドレインの他方と保持容量１０８の
一方の端子を電気的に接続するノード及びビット線１０５との間、保持容量１０８の他方
の端子とビット線１０５との間に、寄生容量が発生する。
上述のビット線１０５、及び、他の電極や配線との間に発生する寄生容量全体を、寄生容
量１３３とし、スイッチング素子１３２である酸化物半導体トランジスタ１０７、保持容
量１０８を図３（Ｂ）に示す。
読み出しの動作において、まず、スイッチング素子１３２がオフの状態で、ビット線１０
５に高電源電位ＶＤＤの半分の電圧（１／２×ＶＤＤ）を印加する（図３（Ｃ）参照）。
スイッチング素子１３２がオフの状態で、ビット線１０５に高電源電位ＶＤＤの半分の電
圧（１／２×ＶＤＤ）を印加することを、１／２（ＶＤＤ）プリチャージと呼ぶ。
ここで、保持容量１０８の容量値を容量値Ｃｓ、寄生容量１３３の容量値を容量値Ｃｂ、
保持容量１０８に蓄えられている電荷を電荷Ｑｓ、寄生容量１３３に蓄えられている電荷
を電荷Ｑｂとすると、Ｑｂ＝Ｃｂ×１／２×（ＶＤＤ）である。また、保持容量１０８に
予め電荷が蓄えられている場合は、Ｑｓ＝Ｃｓ×ＶＤＤであり、保持容量１０８に電荷が
蓄えられていなかった場合は、Ｑｓ＝０である。
その後、メモリセル１０６のワード線１０４が選択され、スイッチング素子１３２である
酸化物半導体トランジスタ１０７のゲートに高電源電位ＶＤＤが印加されることにより、
スイッチング素子１３２がオンとなる（図３（Ｄ）参照）。
スイッチング素子１３２がオンになると、保持容量１０８及び寄生容量１３３に印加され
る電圧は等しくなる。当該電圧を電圧Ｖｂとすると、保持容量１０８に予め電荷が蓄えら
れていた場合は、Ｖｂ＝１／２×ＶＤＤ×（（Ｃｂ＋２Ｃｓ）／（Ｃｂ＋Ｃｓ））である
。保持容量１０８に電荷が蓄えられていなかった場合は、Ｖｂ＝１／２×ＶＤＤ×（Ｃｂ
／（Ｃｂ＋Ｃｓ））となる。
電圧Ｖｂと、最初に印加された電圧（１／２×ＶＤＤ）との差を、変動電圧ΔＶｂとする
と、保持容量１０８に予め電荷が蓄えられていた場合は、ΔＶｂ＝１／２×ＶＤＤ×（Ｃ
ｓ／（Ｃｂ＋Ｃｓ））となり、保持容量１０８に電荷が蓄えられていなかった場合は、Δ
Ｖｂ＝−１／２×ＶＤＤ×（Ｃｓ／（Ｃｂ＋Ｃｓ））となる。
以上のように、まず、１／２（ＶＤＤ）プリチャージを行い、次いで、スイッチング素子
１３２をオン状態にすると、ビット線１０５に印加されている電圧が、変動電圧ΔＶｂだ
け変化する。変動電圧ΔＶｂを、ビット線１０５に接続した増幅素子（例えばセンスアン
プ）により増幅し、増幅した変動電圧ΔＶｂをフィードバック及び読み出し信号として出
力する。
しかしながら、変動電圧ΔＶｂが小さすぎると、増幅素子で増幅できない恐れがある。変
動電圧ΔＶｂが小さすぎて、増幅素子で増幅できないと、読み出しの際にメモリセル１０
６に蓄えられたデータを読み出しできない恐れが生じる。そのため、増幅素子で増幅でき
る程度に変動電圧ΔＶｂを設定する必要がある。上述のように、変動電圧ΔＶｂは、保持
容量１０８の容量値Ｃｓ及び寄生容量１３３の容量値Ｃｂの関数である。よって、変動電
圧ΔＶｂを制御するには、保持容量１０８の容量値Ｃｓを制御すればよい。増幅素子で増
幅できる程度に変動電圧ΔＶｂを設定した場合、保持容量１０８の容量値Ｃｓは、２０ｆ
Ｆ以上３０ｆＦ以下が好ましい。
本実施の形態のメモリセル１０６のスイッチング素子１３２として用いる酸化物半導体ト
ランジスタ１０７は、オフ状態でのリーク電流が非常に小さい。そのため、一定時間に保
持する電荷量を鑑みてメモリセル１０６の保持容量１０８の容量値Ｃｓを決定すると、メ
モリセル１０６の保持容量１０８の容量値Ｃｓを極めて小さくすることが可能である。
よって、極めて小さい容量値Ｃｓを有する保持容量１０８を形成することが可能であるの
にもかかわらず、メモリセル１０６のデータを読み出す際には、保持容量１０８の容量値
Ｃｓは、ある程度の大きさが必要である。
しかしながら、大きな容量値Ｃｓを有する保持容量１０８を作製すると、保持容量１０８
の占有面積が増大するという問題点や、保持容量１０８の作製工程が難しくなるという問
題点等が生じる。
また、ここで、一本のビット線１０５に電気的に接続されるメモリセル１０６の数が増え
ると、当該ビット線１０５全体の寄生容量１３３が増えてしまうという問題がある。ビッ
ト線１０５の寄生容量１３３の容量値Ｃｂが増えると、上述の変動電圧ΔＶｂを表す式に
示されるように、変動電圧ΔＶｂが低減する。変動電圧ΔＶｂが低減すると、読み出しの
際にメモリセル１０６のデータを読み出しにくくなる。
以上から、本実施の形態の記憶装置は、保持容量１０８にはある程度の容量値Ｃｓが必要
であり、寄生容量１３３の容量値Ｃｂを低減することが好ましいと言える。
ここで、第１の読み出し回路１１５ａ及び第２の読み出し回路１１５ｂのそれぞれに設け
られる増幅素子１３５、第１の読み出し回路１１５ａ及び第２の読み出し回路１１５ｂの
それぞれに設けられるプリチャージ回路１１６、第１のセレクタ１１４ａ及び第２のセレ
クタ１１４ｂのそれぞれに設けられる第１のスイッチ１１８、第１のセレクタ１１４ａ及
び第２のセレクタ１１４ｂのそれぞれに設けられる第２のスイッチ１１９、入出力回路１
１１に設けられるメインアンプ１１７との配置を、図４に示す。増幅素子１３５は、第１
の端子及び第２の端子に入力される電位の差分を増幅する。プリチャージ回路１１６は、
上述の電圧１／２（ＶＤＤ）を印加する回路である。
図４に示されるように、一本のビット線１０５は、二本に分割されており、分割されたビ
ット線１０５は、それぞれ接続点１０９を介して接続配線１３１に電気的に接続されてい
る。接続点１０９を介して二本に分割されたビット線１０５に電気的に接続されている接
続配線１３１は、それぞれ増幅素子１３５の第１の端子及び第２の端子に電気的に接続さ
れている。
よって、一本のビット線１０５に対して、配線の長さが半分となるので、寄生容量１３３
の容量値Ｃｂも半分となる。変動電圧ΔＶｂを固定した場合、寄生容量１３３の容量値Ｃ
ｂが半分になることで、メモリセル１０６の保持容量１０８の容量値Ｃｓを半分に低減す
ることができる。
増幅素子１３５の第３の端子及び第４の端子は、プリチャージ回路１１６の第１の端子及
び第２の端子にそれぞれ電気的に接続されている。
プリチャージ回路１１６の第１の端子及び第２の端子は、増幅素子１３５の第３の端子及
び第４の端子にそれぞれ電気的に接続されている。プリチャージ回路１１６の第３の端子
は、第１のスイッチ１１８の一方の端子に電気的に接続されている。プリチャージ回路１
１６の第４の端子は、第２のスイッチ１１９の一方の端子に電気的に接続されている。
第１のスイッチ１１８の一方の端子は、プリチャージ回路１１６の第３の端子に電気的に
接続されている。第１のスイッチ１１８の他方の端子は、メインアンプ１１７の第１の端
子に電気的に接続されている。
第２のスイッチ１１９の一方の端子は、プリチャージ回路１１６の第４の端子に電気的に
接続されている。第２のスイッチ１１９の他方の端子は、メインアンプ１１７の第２の端
子に電気的に接続されている。
増幅素子１３５、プリチャージ回路１１６、第１のスイッチ１１８、及び、第２のスイッ
チ１１９のより具体的な回路構成を図１７に示す。なお、図１７において、上述の二本に
分かれたビット線１０５の一方及び当該一方に接続された接続配線１３１をビット線ＢＬ
、他方及び当該他方に接続された接続配線１３１をビット線ＢＬＢとする。
増幅素子１３５は、ｐチャネル型トランジスタ２２１、ｐチャネル型トランジスタ２２２
、ｎチャネル型トランジスタ２２３、及び、ｎチャネル型トランジスタ２２４を有してい
る。
ｐチャネル型トランジスタ２２１のソース又はドレインの一方は、増幅素子１３５の電源
電位ＳＡＰを与える配線２３１、及び、ｐチャネル型トランジスタ２２２のソース又はド
レインの一方に電気的に接続されている。ｐチャネル型トランジスタ２２１のソース又は
ドレインの他方は、ｎチャネル型トランジスタ２２３のソース又はドレインの一方、ビッ
ト線ＢＬＢ、ｐチャネル型トランジスタ２２２のゲート、及び、ｎチャネル型トランジス
タ２２４のゲートに電気的に接続されている。ｐチャネル型トランジスタ２２１のゲート
は、ビット線ＢＬ、ｐチャネル型トランジスタ２２２のソース又はドレインの他方、ｎチ
ャネル型トランジスタ２２３のゲート、及び、ｎチャネル型トランジスタ２２４のソース
又はドレインの一方に電気的に接続されている。
ｐチャネル型トランジスタ２２２のソース又はドレインの一方は、増幅素子１３５の電源
電位ＳＡＰを与える配線２３１、及び、ｐチャネル型トランジスタ２２１のソース又はド
レインの一方に電気的に接続されている。ｐチャネル型トランジスタ２２２のソース又は
ドレインの他方は、ビット線ＢＬ、ｐチャネル型トランジスタ２２１のゲート、ｎチャネ
ル型トランジスタ２２３のゲート、及び、ｎチャネル型トランジスタ２２４のソース又は
ドレインの一方に電気的に接続されている。
ｎチャネル型トランジスタ２２３のソース又はドレインの一方は、ｐチャネル型トランジ
スタ２２１のソース又はドレインの他方、ビット線ＢＬＢ、ｐチャネル型トランジスタ２
２２のゲート、及び、ｎチャネル型トランジスタ２２４のゲートに電気的に接続されてい
る。ｎチャネル型トランジスタ２２３のソース又はドレインの他方は、ｎチャネル型トラ
ンジスタ２２４のソース又はドレインの他方、及び、増幅素子１３５の電源電位ＳＡＮを
与える配線２３２に電気的に接続されている。ｎチャネル型トランジスタ２２３のゲート
は、ｐチャネル型トランジスタ２２１のゲート、ビット線ＢＬ、ｐチャネル型トランジス
タ２２２のソース又はドレインの他方、及び、ｎチャネル型トランジスタ２２４のソース
又はドレインの一方に電気的に接続されている。
ｎチャネル型トランジスタ２２４のソース又はドレインの一方は、ｐチャネル型トランジ
スタ２２１のゲート、ビット線ＢＬ、ｐチャネル型トランジスタ２２２のソース又はドレ
インの他方、及び、ｎチャネル型トランジスタ２２３のゲートに電気的に接続されている
。ｎチャネル型トランジスタ２２４のソース又はドレインの他方は、ｎチャネル型トラン
ジスタ２２３のソース又はドレインの他方、及び、増幅素子１３５の電源電位ＳＡＮを与
える配線２３２に電気的に接続されている。ｎチャネル型トランジスタ２２４のゲートは
、ビット線ＢＬＢ、ｐチャネル型トランジスタ２２１のソース又はドレインの他方、ｐチ
ャネル型トランジスタ２２２のゲート、及び、ｎチャネル型トランジスタ２２３のソース
又はドレインの一方に電気的に接続されている。
プリチャージ回路１１６は、ｎチャネル型トランジスタ２２５、ｎチャネル型トランジス
タ２２６、及び、ｎチャネル型トランジスタ２２７を有している。
ｎチャネル型トランジスタ２２５のソース又はドレインの一方は、ビット線ＢＬ、及び、
ｎチャネル型トランジスタ２２６のソース又はドレインの一方に電気的に接続されている
。ｎチャネル型トランジスタ２２５のソース又はドレインの他方は、ビット線ＢＬＢ、及
び、ｎチャネル型トランジスタ２２７のソース又はドレインの一方に電気的に接続されて
いる。ｎチャネル型トランジスタ２２５のゲートは、電位ＰＲＥを与える配線２３３、ｎ
チャネル型トランジスタ２２６のゲート、及び、ｎチャネル型トランジスタ２２７のゲー
トに電気的に接続されている。
ｎチャネル型トランジスタ２２６のソース又はドレインの一方は、ビット線ＢＬ、及び、
ｎチャネル型トランジスタ２２５のソース又はドレインの一方に電気的に接続されている
。ｎチャネル型トランジスタ２２６のソース又はドレインの他方は、ｎチャネル型トラン
ジスタ２２７のソース又はドレインの他方、及び、電位ＶＰＲＥを与える端子２３４に電
気的に接続されている。ｎチャネル型トランジスタ２２６のゲートは、電位ＰＲＥを与え
る配線２３３、ｎチャネル型トランジスタ２２５のゲート、及び、ｎチャネル型トランジ
スタ２２７のゲートに電気的に接続されている。
ｎチャネル型トランジスタ２２７のソース又はドレインの一方は、ビット線ＢＬＢ、及び
、ｎチャネル型トランジスタ２２５のソース又はドレインの他方に電気的に接続されてい
る。ｎチャネル型トランジスタ２２７のソース又はドレインの他方は、ｎチャネル型トラ
ンジスタ２２６のソース又はドレインの他方、及び、電位ＶＰＲＥを与える端子２３４に
電気的に接続されている。ｎチャネル型トランジスタ２２７のゲートは、電位ＰＲＥを与
える配線２３３、ｎチャネル型トランジスタ２２５のゲート、及び、ｎチャネル型トラン
ジスタ２２６のゲートに電気的に接続されている。
図４に示す第１のスイッチ１１８として、ｎチャネル型トランジスタ２２８が用いられる
。また図４に示される第２のスイッチ１１９として、ｎチャネル型トランジスタ２２９が
用いられる。
ｎチャネル型トランジスタ２２８のソース又はドレインの一方は、ビット線ＢＬに電気的
に接続されている。ｎチャネル型トランジスタ２２８のソース又はドレインの他方は、メ
インアンプ１１７の第１の端子に電気的に接続される配線２３５（配線ＩＮともいう）に
電気的に接続されている。ｎチャネル型トランジスタ２２８のゲートは、配線２３７、及
び、ｎチャネル型トランジスタ２２９のゲートに電気的に接続されている。
ｎチャネル型トランジスタ２２９のソース又はドレインの一方は、ビット線ＢＬＢに電気
的に接続されている。ｎチャネル型トランジスタ２２９のソース又はドレインの他方は、
メインアンプ１１７の第２の端子に電気的に接続される配線２３６（配線ＩＮＢともいう
）に電気的に接続されている。ｎチャネル型トランジスタ２２９のゲートは、配線２３７
、及び、ｎチャネル型トランジスタ２２８のゲートに電気的に接続されている。
配線２３７は、第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択さ
れた配線である（配線ＣＳＬともいう）。
図４及び図１７に示す回路の動作のタイミングチャートを図１８に示す。なお、図１８に
示すタイミングチャートにおいて、「ＰＲＥ」は配線２３３に与えられる電位ＰＲＥ、「
ＷＬ」はワード線１０４の電位、「ＳＡＰ」は配線２３１に与えられる増幅素子１３５の
電源電位ＳＡＰ、「ＳＡＮ」は配線２３２に与えられる増幅素子１３５の電源電位ＳＡＮ
、「ＢＬ」はビット線ＢＬの電位、「ＢＬＢ」はビット線ＢＬＢの電位、「ＣＳＬ」は、
第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択された配線２３７
の電位を示す。また電位ＢＬ及び電位ＢＬＢを示す曲線において、いずれが上側の曲線又
は下側の曲線で表されるかは、ビット線ＢＬ又はビット線ＢＬＢのどちらが選択されるか
、あるいは、各ビット線に接続されているメモリセル１０６の保持容量１０８に保持され
ている電位が、ハイレベル電位かローレベル電位で変わってしまう。例えば、ビット線Ｂ
Ｌに接続されているメモリセル１０６の保持容量１０８に保持されている電位がハイレベ
ル電位である場合は、電位ＢＬは上側の曲線、及び、電位ＢＬＢは下側の曲線で示される
。
期間Ｔ１は非選択期間であり、電位ＰＲＥがハイレベルであるため、プリチャージ回路１
１６が機能し、端子２３４に１／２（ＶＤＤ）である電位ＶＰＲＥが入力される。これに
より、ビット線ＢＬ及びビット線ＢＬＢがプリチャージされる。期間Ｔ１での状態は、図
３（Ｃ）に示すとおりである。
期間Ｔ２では、電位ＰＲＥがローレベルとなる。これによりプリチャージ期間が終了する
。
期間Ｔ３では、ワード線１０４の電位ＷＬがハイレベルとなり、対象のメモリセル１０６
の酸化物半導体トランジスタ１０７がオンとなる。ビット線ＢＬの電位が、対象のメモリ
セル１０６の保持容量１０８に保持された電位と同じになる。期間Ｔ３での状態は、図３
（Ｄ）に示すとおりである。このとき、ビット線ＢＬの電位の変動電圧ΔＶｂは、図３を
用いた説明で述べたとおり、保持容量１０８の容量値Ｃｓ及び寄生容量１３３の容量値Ｃ
ｂの比によって決定される。
期間Ｔ４では、増幅素子１３５の電源電位ＳＡＰ及び電源電位ＳＡＮが入力され、ビット
線ＢＬ及びビット線ＢＬＢの一方の電位が高電源電位ＶＤＤ、他方の電位が低電源電位Ｖ
ＳＳまで増幅される。これにより、メモリセル１０６の保持容量１０８に保持された電位
が上昇する。
期間Ｔ５では、第１のデコーダ１１３ａ又は第３のデコーダ１１３ｂのいずれかに選択さ
れた配線２３７の電位ＣＳＬがハイレベルとなる。これにより、選択された配線２３７に
接続されているビット線ＢＬ及びビット線ＢＬＢが配線２３５（配線ＩＮともいう）及び
配線２３６（配線ＩＮＢともいう）に電気的に接続される。これにより、期間Ｔ４で上昇
したメモリセル１０６の保持容量１０８に保持された電位が、メインアンプ１１７により
更に上昇する。
また、期間Ｔ５では、ワード線１０４の電位ＷＬが引き続きハイレベルであるので、メモ
リセル１０６の保持容量１０８にも、上昇したビット線ＢＬ又はビット線ＢＬＢの電位が
書き込まれる。
期間Ｔ６では、配線２３７の電位ＣＳＬ及びワード線１０４の電位ＷＬがローレベルとな
る。よって期間Ｔ５にてメモリセル１０６の保持容量１０８に書き込まれた電位が保持さ
れる。
期間Ｔ７は、非選択期間であり、電位ＰＲＥがハイレベルである。期間Ｔ７では期間Ｔ１
と同様に、ビット線ＢＬ及びビット線ＢＬＢがプリチャージされる。
以上述べた回路構成及びその動作に示されるように、ビット線１０５を二本に分割すると
、配線の長さが半分となるので、寄生容量の容量値Ｃｂも半分となる。変動電圧ΔＶｂを
固定した場合、寄生容量の容量値Ｃｂが半分になることで、メモリセル１０６の保持容量
１０８の容量値Ｃｓを半分に低減することができる。
以上、本実施の形態により、保持容量１０８の占有面積の増大を抑制し、記憶領域の占有
面積が小さい記憶装置を得ることができる。
また、ビット線の寄生容量を低減させることができるので、エラー発生率が抑えられた記
憶装置を得ることができる。
＜記憶装置の断面構造例＞
図２０は、本実施の形態の記憶装置の構造の一例を示す上面図であり、図１２は、図２０
の二点鎖線Ｃ−Ｄに対応する断面図である。図２０及び図１２に示す記憶装置は、上部に
メモリセル１０６が複数設けられたメモリセルアレイ１０１を有し、下部に駆動回路２１
０を有する。上部のメモリセルアレイ１０１は、酸化物半導体膜６４４を用いた酸化物半
導体トランジスタ１０７を有し、下部の駆動回路２１０は、単結晶または多結晶のシリコ
ンまたはゲルマニウムなどの半導体を用いたトランジスタ６６０を有する。また、図１３
は、図１２に示す酸化物半導体トランジスタ１０７の拡大図である。
なお、駆動回路２１０とは、上述した、第１の入出力回路１１１ａ、第１のビット線駆動
回路１１２ａ、第１のワード線駆動回路１２１ａ、第２の入出力回路１１１ｂ、第２のビ
ット線駆動回路１１２ｂ、第２のワード線駆動回路１２１ｂである。
トランジスタ６６０は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれ
も用いることができる。ここでは、トランジスタ６６０、酸化物半導体トランジスタ１０
７が、いずれもｎチャネル型である場合を例に挙げて、以下の説明を行う。
トランジスタ６６０は、シリコンやゲルマニウムなどの半導体を含む基板６００に設けら
れたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物
領域６２０と、不純物領域６２０に接する金属間化合物領域６２４と、チャネル形成領域
６１６上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に設けられたゲート
電極６１０と、金属間化合物領域６２４と電気的に接続するソース電極又はドレイン電極
である電極６３０ａ及び電極６３０ｂを有する。また、トランジスタ６６０を覆うように
、絶縁膜６２８が設けられている。ソース電極またはドレイン電極である電極６３０ａ及
び電極６３０ｂは、絶縁膜６２８に形成された開口部を通じて、金属間化合物領域６２４
と電気的に接続されている。また、後述する絶縁膜６４０、絶縁膜６７４、絶縁膜６７５
、絶縁膜６７６、絶縁膜６７７上には、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶
縁膜６７６、絶縁膜６７７に設けられた開口部を介して電極６３０ｂに電気的に接続され
る電極６３６が形成されている。
また、基板６００上にはトランジスタ６６０を囲むように素子分離絶縁層６０６が設けら
れている。なお、高集積化を実現するためには、図１２に示すようにトランジスタ６６０
がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ６
６０の特性を重視する場合には、ゲート電極６１０の側面にサイドウォール絶縁膜を設け
、そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含め
て不純物領域６２０を設けても良い。
トランジスタ６６０を囲むように、絶縁膜６４０が設けられている。絶縁膜６４０は、プ
ラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化
アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混
合材料を用いて形成する。
酸化物半導体トランジスタ１０７は、絶縁膜６４０上において、酸化物半導体膜６４４と
、ゲート絶縁膜６４６と、ゲート絶縁膜６４６上に酸化物半導体膜６４４と重畳するよう
に設けられたゲート電極６４８とを有する。また、酸化物半導体トランジスタ１０７は、
ゲート絶縁膜６４６及びゲート電極６４８の側面に設けられたサイドウォール６７２ａ及
びサイドウォール６７２ｂを有している。サイドウォール６７２ａ、サイドウォール６７
２ｂを覆って、並びに、酸化物半導体膜６４４のうち、ゲート絶縁膜６４６、サイドウォ
ール６７２ａ、及び、サイドウォール６７２ｂが形成されていない領域を覆って、ソース
電極及びドレイン電極として機能する電極６７３ａ及び電極６７３ｂが設けられている。
なお、電極６７３ａ及び電極６７３ｂは、それぞれサイドウォール６７２ａ及びサイドウ
ォール６７２ｂを介して、ゲート電極６４８とは絶縁されている。
さらに、電極６７３ａ及び電極６７３ｂ上には絶縁膜６７４が設けられている。絶縁膜６
７４の一部の上には、絶縁膜６７５が設けられている。絶縁膜６７４及び絶縁膜６７５を
覆って、絶縁膜６７６が設けられている。絶縁膜６７４及び絶縁膜６７６に設けられた開
口部を介して、電極６７３ａ及び電極６７３ｂとそれぞれ電気的に接続する電極６４２ａ
及び電極６４２ｂが設けられている。
電極６４２ａ、電極６４２ｂ、及び、絶縁膜６７６を覆って、絶縁膜６７７が設けられて
いる。ソース電極又はドレイン電極の一方として機能する電極６７３ｂに電気的に接続さ
れている電極６４２ｂの一部、及び、絶縁膜６７７の一部の上には、電極６４９が設けら
れている。当該電極６４２ｂの一部及び電極６４９は、保持容量１０８の端子として機能
し、当該絶縁膜６７７の一部は、保持容量１０８の誘電体として機能する。
また、上述のように、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁
膜６７７上には、絶縁膜６４０、絶縁膜６７４、絶縁膜６７５、絶縁膜６７６、絶縁膜６
７７に設けられた開口部を介して電極６３０ｂに電気的に接続される電極６３６が設けら
れる。
絶縁膜６７７、電極６４９、電極６３６を覆って、層間絶縁膜６５２が設けられる。層間
絶縁膜６５２上には、層間絶縁膜６５２及び絶縁膜６７７に設けられた開口部を介して電
極６４２ａに電気的に接続されるビット線１０５が設けられる。
層間絶縁膜６５２のうち、電極６３６に達する開口部が設けられ、該開口部を介して、ビ
ット線１０５及び電極６３６が電気的に接続されている。上述のように、電極６３６は電
極６３０ｂに接続されている。よって、ビット線１０５の電極６３６と接続されている部
分及び電極６３６は、接続配線１３１であるといえる。
酸化物半導体膜６４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あ
るいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用い、酸化物半導体の酸素欠損を減らすためのスタビライザーとして
、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとし
てスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ
）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有する
ことが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ま
しい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化
物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化
物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ
系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系
酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸
化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化
物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物
、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸
化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を
適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。
酸化物半導体膜６４４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
また、好ましくは、酸化物半導体膜６４４は、ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：
Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）膜とする。
ここで、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）は、ｃ軸が酸化物
半導体膜の被形成面または表面に垂直な方向を向き、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、こ
の混相構造においてＣＡＡＣ同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよ
い。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数ｎｍから数十ｎｍ
程度と見積もられるが、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅ
ｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察では、ＣＡＡＣ−ＯＳ膜に含まれる非晶
質とＣＡＡＣとの境界は必ずしも明確ではない。また、ＣＡＡＣ−ＯＳ膜には結晶粒界（
グレインバウンダリーともいう。）は確認されない。ＣＡＡＣ−ＯＳ膜が結晶粒界を有さ
ないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶領域の分布は均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長した場合、ＣＡＡＣ−ＯＳ膜の表面の近
傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなること
がある。
ＣＡＡＣにおける結晶部分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方
向を向くため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）に
よって、ｃ軸が向く方向が異なることがある。なお、ＣＡＡＣにおける結晶部分のｃ軸が
向く方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に略垂直な方向と
なる。ＣＡＡＣは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形
成される。
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性
の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
酸化物半導体膜６４４の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、酸化物半導体膜６４４の成膜方法として、スパッタリング法、ＭＢＥ（Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、Ａ
ＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができ
る。また、酸化物半導体膜６４４は、スパッタリングターゲット表面に対し、略垂直に複
数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
なお、酸化物半導体トランジスタ１０７には、微細化に起因して素子間に生じるリークを
抑制するために、島状に加工された酸化物半導体膜６４４を用いているが、島状に加工さ
れていない構成を採用しても良い。酸化物半導体膜を島状に加工しない場合には、マスク
の枚数を削減することができる。
酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高
純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不
純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好
ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、また
はプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不
純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、
酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また
、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態
とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場
合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気
（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い
条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上とし
ても、膜中からのＺｎの放出が抑えられる。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸素
が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが
望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以
下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とする
ため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁層（ＳｉＯｘなど）を接して
設ける。
また、過剰酸素を含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要で
ある。
以下に、トランジスタの特性に与える、過剰酸素を含む絶縁層中の水素濃度の影響につい
て説明する。
まずは、過剰酸素を含む絶縁層中に意図的に水素を添加し、その水素濃度をＳＩＭＳによ
り評価した。
以下にＳＩＭＳ分析用の試料の作製方法を示す。
まず、ガラス基板を準備し、当該ガラス基板上に酸化シリコン膜をスパッタリング法にて
厚さ３００ｎｍ成膜した。
酸化シリコン膜は、石英ターゲットを用い、圧力を０．４Ｐａ、電力を１．５ｋＷ（１３
．５６ＭＨｚ）、成膜時の基板温度を１００℃として成膜した。
試料は４種類用意した。なお、各試料は、酸化シリコン膜の成膜に用いる成膜ガスである
酸素ガス（Ｏ２）、重水素ガス（Ｄ２）およびアルゴンガス（Ａｒ）の流量が異なる以外
は同様とした。
表１に、試料名と、酸化シリコン膜の成膜に用いた各成膜ガスの流量と、酸化シリコン膜
中の３０ｎｍの深さにおけるＤ（重水素）濃度およびＨ（水素）濃度を示す。なお、各試
料の成膜ガス中のＤ２割合（Ｄ２／（Ｏ２＋Ａｒ＋Ｄ２））は、試料１が０体積％、試料
２が０．００５体積％、試料３が０．５０体積％、試料４が２．５０体積％とした。
表１より、成膜ガス中のＤ２割合が高いほど酸化シリコン膜中に含まれるＤ濃度が高いこ
とがわかった。
次に、表１で示した試料１乃至試料４を用いて、トランジスタを作製した。
図１９（Ａ）は評価に用いたトランジスタの上面図である。図１９（Ａ）に示す一点鎖線
Ａ−Ｂに対応する断面図を図１９（Ｂ）に示す。なお、簡単のため、図１９（Ａ）におい
ては、保護絶縁膜２１１８、ゲート絶縁膜２１１２、絶縁層２１０２などを省略して示す
。
図１９（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた過剰
酸素を含む絶縁層２１０２と、絶縁層２１０２上に設けられた酸化物半導体膜２１０６と
、酸化物半導体膜２１０６上に設けられた一対の電極２１１６と、酸化物半導体膜２１０
６および一対の電極２１１６を覆って設けられたゲート絶縁膜２１１２と、ゲート絶縁膜
２１１２を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１０４と、
ゲート電極２１０４およびゲート絶縁膜２１１２上に設けられた保護絶縁膜２１１８と、
を有する。
ここで、絶縁層２１０２は、表１で示した試料１乃至試料４のいずれかを用いた。なお、
絶縁層２１０２の厚さは３００ｎｍとした。
そのほか、基板２１００はガラス、酸化物半導体膜２１０６はＩＧＺＯ（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１［原子数比］ターゲットを用いて成膜したもの）を厚さ２０ｎｍ、一対の
電極２１１６はタングステンを厚さ１００ｎｍ、ゲート絶縁膜２１１２は酸化窒化シリコ
ン膜を厚さ３０ｎｍ、ゲート電極２１０４は、ゲート絶縁膜２１１２側から窒化タンタル
を厚さ１５ｎｍおよびタングステンを厚さ１３５ｎｍ、保護絶縁膜２１１８は酸化窒化シ
リコンを厚さ３００ｎｍとした。
以上のような構造を有するトランジスタに対し、ＢＴストレス試験を行った。なお、測定
には、チャネル長（Ｌ）が１０μｍ、チャネル幅（Ｗ）が１０μｍ、ゲート電極２１０４
と一対の電極２１１６の重なり（Ｌｏｖ）がそれぞれ１μｍ（合計２μｍ）であるトラン
ジスタを用いた。実施したＢＴストレス試験の方法を以下に示す。
まず、基板温度２５℃において、トランジスタのドレイン電圧（Ｖｄ）を３Ｖとし、ゲー
ト電圧（Ｖｇ）を−６Ｖから６Ｖに掃引したときのドレイン電流（Ｉｄ）を評価した。こ
のときのトランジスタの特性を、ＢＴ試験前のトランジスタの特性と呼ぶ。
次に、Ｖｄを０．１Ｖとし、Ｖｇを−６Ｖとし、基板温度１５０℃にて１時間保持した。
次に、Ｖｄ、Ｖｇ、温度を加えることを止め、基板温度２５℃において、Ｖｄを３Ｖとし
、Ｖｇを−６Ｖから６Ｖに掃引したときのＩｄを評価した。このときのトランジスタの特
性を、ＢＴストレス試験後のトランジスタの特性と呼ぶ。
ＢＴストレス試験前およびＢＴストレス試験後における、しきい値電圧（Ｖｔｈ）および
電界効果移動度（μＦＥ）を表２に示す。なお、表２に示す試料名は、表１に示す試料名
と対応している。
表２より、試料４は、ＢＴストレス試験後にμＦＥが大幅に低下していることがわかった
。
また、試料４は他の試料と比べ、Ｖｔｈのマイナス方向のばらつきが大きくなった。
以上に示すように、酸化シリコン膜が酸化物半導体膜と接する構造のトランジスタにおい
て、酸化シリコン膜中のＤ濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３であるとき、トラ
ンジスタに特性異常が生じることがわかった。
このように、過剰酸素を含む絶縁層の重水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ
３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、
さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度
は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度
は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７
．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、
酸化物半導体膜の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）を設けると好まし
い。
過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体膜を包み込むことで、酸化物
半導体膜において化学量論比組成とほぼ一致するような状態、または化学量論的組成より
酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜がＩＧＺＯの場合
、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比
］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
なお、酸化物半導体トランジスタ１０７及び保持容量１０８において、ソース電極又はド
レイン電極、あるいは一方の端子である電極６４２ｂの端部は、テーパ形状であることが
好ましい。電極６４２ｂの端部をテーパ形状とすることにより、絶縁膜６７７の被覆性を
向上させ、上記端部における絶縁膜６７７の膜切れを防止することができる。ここでは、
テーパ角は、例えば、３０°以上６０°以下とする。なお、テーパ角とは、テーパ形状を
有する膜（例えば、電極６４２ａ）を、その断面（基板の表面と直交する面）に垂直な方
向から観察した際に、当該膜の側面と底面がなす傾斜角を示す。
ワード線１０４は、ビット線１０５と同様に、接続配線１３１を介して、下層の駆動回路
２１０と電気的に接続される。
なお、図１２においては、駆動回路２１０上に、１層のメモリセルアレイ１０１を積層さ
せる例について示したが、本実施の形態の記憶装置はこれに限定されず、２層以上のメモ
リセルアレイを積層してもよい。すなわち、メモリセルアレイ１０１を複数のメモリセル
アレイ層を用いて構成することが可能である。なお、２層目のメモリセルアレイ層は、１
層目のメモリセルアレイ層の上に設けられる。３層目以上のメモリセルアレイ層について
も同様である。また、２層目以上のメモリセルアレイ層についても、１層目のメモリセル
アレイ層と同様の構成を適用することができる。または、２層目以上のメモリセルアレイ
層については、１層目のメモリセルアレイ層とは異なる構成を適用することもできる。こ
のような積層構造を適用することにより、記憶装置の集積化をさらに図ることができる。
ここで、図１４（Ａ）乃至図１４（Ｄ）、及び、図１５（Ａ）乃至図１５（Ｃ）を用いて
、酸化物半導体トランジスタ１０７の作製方法の一例を示す。
まず、駆動回路２１０上の絶縁膜６４０上に、酸化物半導体膜６４４を形成する（図１４
（Ａ）参照）。絶縁膜６４０及び酸化物半導体膜６４４の材料は上述した通りである。
絶縁膜６４０を成膜後、絶縁膜６４０を切削（研削、研磨）する。切削（研削、研磨）方
法としては化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ：ＣＭＰ）法を用いる。
絶縁膜６４０を切削後、酸化物半導体膜を成膜する。なお、本実施の形態において、酸化
物半導体膜６４４を、スパッタリング法で作製するためのターゲットとしては、組成とし
て、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ
−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
酸化物半導体膜を成膜する際に用いるスパッタリングガスは、水素、水、水酸基又は水素
化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて絶縁膜６
４０上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の
真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップ
を加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素
原子、水（Ｈ２Ｏ）など水素原子を含む化合物、炭素原子を含む化合物、等が排気される
ため、当該成膜室で成膜した酸化物半導体膜６４４に含まれる不純物の濃度を低減できる
。
酸化物半導体膜６４４は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の
酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜６４４を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチ
ング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴ
Ｏ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチ
ングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法によ
り、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：
２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状
に加工することができる。
また、酸化物半導体膜６４４に、過剰な水素（水や水酸基を含む）を除去（脱水化または
脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００
℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行う
ことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
膜６４４に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理を行っても被処理物と反応しない
不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜
の形成後でも、島状の酸化物半導体膜６４４の形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理を兼
ねてもよい。
また、脱水化又は脱水素化処理を行った酸化物半導体膜６４４に、酸素（少なくとも、酸
素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給し
てもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離し
た箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性の変動を
招くドナー準位が生じてしまう。
脱水化又は脱水素化処理を行った酸化物半導体膜６４４に、酸素を導入して膜中に酸素を
供給することによって、酸化物半導体膜６４４を高純度化、及び電気的にＩ型（真性）化
することができる。高純度化し、電気的にＩ型（真性）化した酸化物半導体膜６４４を有
する酸化物半導体トランジスタは、電気的特性の変動が抑制されており、電気的に安定で
ある。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体膜６４４に直接導入してもよいし、ゲート絶縁膜６４６
などの他の膜を通過させて酸化物半導体膜６４４へ導入してもよい。酸素を他の膜を通過
させて導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオ
ンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体膜６４
４へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体膜６４４への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましい
が、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体膜６４
４への酸素の導入は複数回行ってもよい。
次いで、酸化物半導体膜６４４を覆う絶縁膜６４５を形成する（図１４（Ａ）参照）。
絶縁膜６４５の膜厚は、１ｎｍ以上２０ｎｍ以下とし、絶縁膜６４５の成膜方法としては
、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用い
ることができる。また、絶縁膜６４５は、スパッタリングターゲット表面に対し、略垂直
に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい
。
絶縁膜６４５の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、
窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコ
ン膜を用いて形成することができる。絶縁膜６４５は、酸化物半導体膜６４４と接する部
分において酸素を含むことが好ましい。特に、絶縁膜６４５は、膜中（バルク中）に少な
くとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜６４５と
して、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実
施の形態では、絶縁膜６４５として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコ
ン膜を用いる。この酸化シリコン膜を絶縁膜６４５として用いることで、酸化物半導体膜
６４４に酸素を供給することができ、特性を良好にすることができる。さらに、絶縁膜６
４５は、作製するトランジスタのサイズや絶縁膜６４５の段差被覆性を考慮して形成する
ことが好ましい。
また、絶縁膜６４５の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケ
ート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（
ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ
＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電
流を低減できる。さらに、絶縁膜６４５は、単層構造としても良いし、積層構造としても
良い。
次に絶縁膜６４５上に導電膜を形成し、該導電膜をエッチングして、ゲート電極６４８を
形成する（図１４（Ｂ）参照）。
ゲート電極６４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウ
ム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金
材料を用いることができる。また、ゲート電極６４８としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド
膜を用いてもよい。ゲート電極６４８は、単層構造としてもよいし、積層構造としてもよ
い。
次に、ゲート電極６４８をマスクとして酸化物半導体膜６４４にドーパントを導入し、酸
化物半導体膜６４４のうちゲート電極６４８と重畳しない領域に低抵抗領域を形成する。
ドーパントは、酸化物半導体膜６４４の導電率を変化させる不純物である。ドーパントと
しては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチ
モン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ネオン（Ｎ
ｅ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択され
る一以上を用いることができる。
ドーパントは、注入法により、他の膜（例えば絶縁膜６４５）を通過して、酸化物半導体
膜６４４に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオ
ンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いること
ができる。
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚
を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イ
オン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏ
ｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０
２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
ドーパントを導入する際に、トランジスタ６６０、電極６３０ａ、電極６３０ｂ、酸化物
半導体膜６４４、ゲート電極６４８、及び、絶縁膜６４５を加熱しながら行ってもよい。
なお、酸化物半導体膜６４４にドーパントを導入する処理は、複数回行ってもよく、ドー
パントの種類も複数種用いてもよい。
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３０
０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で
行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を
行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜６４４に、リン（Ｐ）イオンを注
入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１
０１５ｉｏｎｓ／ｃｍ２とする。
酸化物半導体膜６４４をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非
晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、
酸化物半導体膜６４４の結晶性を回復することができる。
上記工程により、酸化物半導体膜６４４のうちゲート電極６４８と重畳しない領域に低抵
抗領域、酸化物半導体膜６４４のうちゲート電極６４８と重畳する領域にチャネル形成領
域が形成される。当該チャネル形成領域は、一対の低抵抗領域に挟まれる位置に設けられ
る。
次に、ゲート電極６４８上に絶縁膜を形成し、該絶縁膜をエッチングしてサイドウォール
６７２ａ及びサイドウォール６７２ｂを形成する。さらに、ゲート電極６４８、サイドウ
ォール６７２ａ、及びサイドウォール６７２ｂをマスクとして、ゲート電極６４８、サイ
ドウォール６７２ａ、及びサイドウォール６７２ｂと重なる領域以外の絶縁膜６４５をエ
ッチングし、ゲート絶縁膜６４６を形成する（図１４（Ｃ）参照）。
サイドウォール６７２ａ及びサイドウォール６７２ｂは、代表的には酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒
化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用
いることができる。サイドウォール６７２ａ及びサイドウォール６７２ｂは、プラズマＣ
ＶＤ法又はスパッタリング法等を用いて形成することができる。本実施の形態では、ＣＶ
Ｄ法により形成した酸化窒化シリコン膜を用いる。
次いで、酸化物半導体膜６４４、ゲート絶縁膜６４６、ゲート電極６４８、サイドウォー
ル６７２ａ及びサイドウォール６７２ｂ上に、ソース電極及びドレイン電極（ソース電極
及びドレイン電極と同じ層で形成される配線を含む）となる導電膜を形成する。
当該導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極及びドレイン電極に用
いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元
素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モ
リブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金
属膜の下側及び上側の一方、又は下側及び上側の双方にＴｉ、Ｍｏ、Ｗなどの高融点金属
膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）を積層させた構成としても良い。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行って島状の導電膜６７８を形成した後、レジストマスクを除去する（図１４（Ｄ）参
照）。なお、該エッチング工程では、ゲート電極６４８上の導電膜６７８の除去は行わな
い。
また、図１２に示す、隣り合うメモリセルのワード線１０４においては、当該選択的なエ
ッチングにより、ワード線１０４上に成膜された当該導電膜が除去される。
導電膜として膜厚２０ｎｍのタングステン膜を用いる場合、該導電膜のエッチングは、例
えばドライエッチング法により、タングステン膜をエッチング（エッチング条件：エッチ
ングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ、電源電
力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ））して、島状のタングステン
膜を形成すればよい。
島状の導電膜６７８上に絶縁膜６７４及び絶縁膜６７５を積層する（図１５（Ａ）参照）
。
絶縁膜６７４は、緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を用い、単
層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
絶縁膜６７５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜
、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６７５は、プ
ラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に絶縁膜６７４及び絶縁膜６７５に対して化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により切削（研削、研磨）処理を行う
。当該切削（研削、研磨）処理により、絶縁膜６７４の一部、絶縁膜６７５の一部、及び
導電膜６７８の一部を除去し、ゲート電極６４８を露出させる。当該切削（研削、研磨）
処理により、導電膜６７８はソース電極及びドレイン電極である電極６７３ａ及び電極６
７３ｂに形成される。電極６７３ａ及び電極６７３ｂは、サイドウォール６７２ａ及びサ
イドウォール６７２ｂにて絶縁される。
本実施の形態では、絶縁膜６７４の一部、絶縁膜６７５の一部、及び導電膜６７８の一部
の除去に化学的機械的研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。
また、ゲート電極６４８上の導電膜６７８を除去する工程において、化学的機械的研磨法
などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング
）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械的研磨法による除
去工程後、ドライエッチング法やプラズマ処理（逆スパッタリングなど）を行い、処理表
面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処
理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜６７４、絶縁膜６７５
、及び導電膜６７８の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極及びドレイン電極である電極６７３ａ及び電
極６７３ｂは、ゲート電極６４８の側面に設けられたサイドウォール６７２ａ及びサイド
ウォール６７２ｂの側面に接するように設けられている。
以上の工程で、本実施の形態の酸化物半導体トランジスタ１０７が作製される（図１５（
Ｂ）参照）。
次いで、酸化物半導体トランジスタ１０７、絶縁膜６７４、及び絶縁膜６７５を覆って、
絶縁膜６７６が形成される（図１５（Ｃ）参照）。
絶縁膜６７６は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜
、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６７６は、プ
ラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
絶縁膜６７６の一部をエッチングし、電極６７３ａ及び電極６７３ｂに達する開口部を形
成する。当該開口部を形成後、絶縁膜６７６上に導電膜を形成する。当該導電膜は、例え
ば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上
述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングス
テン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方
または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタ
ン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
次いで、当該導電膜の一部をエッチングにて除去し、ソース電極又はドレイン電極の他方
として機能する電極６７３ａに電気的に接続する電極６４２ａ、及び、ソース電極又はド
レイン電極の一方として機能する電極６７３ｂに電気的に接続する電極６４２ｂを形成す
る（図１３参照）。
＜半導体装置＞
以下に、上述した記憶装置を有する半導体装置の例について説明する。当該半導体装置は
、開示される発明の一態様に係る記憶装置を用いることで、信頼性を高め、小型化を実現
することが可能である。特に携帯用の半導体装置の場合、開示される発明の一態様に係る
記憶装置を用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリ
ットが得られる。
開示される発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ
、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉ
ｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置
）に用いることができる。その他に、開示される発明の一態様に係る記憶装置を用いるこ
とができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビ
デオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け
入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら半導体装置の具体例を図１
６に示す。
図１６（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカ７０３６、操作キー７０３７、スタイ
ラス７０３８等を有する。開示される発明の一態様に係る記憶装置は、携帯型ゲーム機の
駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御する
ための集積回路に開示される発明の一態様に係る記憶装置を用いることで、信頼性が高い
携帯型ゲーム機、コンパクトな携帯型ゲーム機を提供することができる。なお、図１６（
Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有している
が、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１６（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。開
示される発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用
いることができる。携帯電話の駆動を制御するための集積回路に開示される発明の一態様
に係る記憶装置を用いることで、信頼性が高い携帯電話、コンパクトな携帯電話を提供す
ることができる。
図１６（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１６（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。開示される発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するた
めの集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に開
示される開示される発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯情報
端末、コンパクトな携帯情報端末を提供することができる。
以上本実施の形態により、データの保持期間を確保しつつ、単位面積あたりの記憶容量を
高めることができる記憶装置を得ることができる。或いは、本実施の形態により、エラー
発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ること
ができる。或いは、本実施の形態は、上記記憶装置を用いることで、信頼性の高い半導体
装置を実現することができる。
本実施例では、実施の形態で述べた記憶装置の動作について説明する。
図２１は、本実施例で用いた記憶装置の回路図である。図２１（Ａ）に示す記憶装置は、
メモリセルアレイ４０１（８ｋｂ・ＤＯＳＲＡＭ・ＡＲＲＡＹ）、入出力回路４１１、ビ
ット線駆動回路４１２（ＣＯＬＵＭＮ・ＤＲＩＶＥＲ（カラムドライバ）ともいう）、ワ
ード線駆動回路４２１（ＲＯＷ・ＤＲＩＶＥＲ（ロウドライバ）ともいう）を有している
。
なお、本明細書において、「ＤＯＳＲＡＭ」とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」の略であり、実
施の形態で述べた酸化物半導体トランジスタを、メモリセルの選択トランジスタ（スイッ
チング素子としてのトランジスタ）に用いた記憶装置を指す。ＤＯＳＲＡＭは、メモリセ
ルの選択トランジスタのオフ電流を極小に抑えることで、長時間データを保持することが
可能である。そのため、リフレッシュサイクルを非常に長くすることができる。
メモリセルアレイ４０１は、複数のメモリセル４０６（ＣＥＬＬ（セル）ともいう）、複
数のビット線４０５（Ｂｉｔ・Ｌｉｎｅ（ＢＬ）ともいう。またカラムライン（Ｃｏｌｕ
ｍｎ・Ｌｉｎｅ）ともいう）、複数のワード線４０４（Ｗｏｒｄ・Ｌｉｎｅ（ＷＬ）とも
いう。またロウライン（Ｒｏｗ・Ｌｉｎｅ）ともいう）を有している。本実施例のメモリ
セルアレイ４０１は、８ｋｂのメモリセル４０６を有している。
なお、本実施例のメモリセルアレイ４０１は、実施の形態におけるメモリセルアレイ１０
１ａ乃至メモリセルアレイ１０１ｄに対応している。本実施例の入出力回路４１１は、実
施の形態の第１の入出力回路１１１ａ及び第２の入出力回路１１１ｂに対応している。本
実施例のビット線駆動回路４１２は、実施の形態の第１のビット線駆動回路１１２ａ及び
第２のビット線駆動回路１１２ｂに対応している。本実施例のワード線駆動回路４２１は
、実施の形態の第１のワード線駆動回路１２１ａ及び第２のワード線駆動回路１２１ｂに
対応している。
すなわち、本実施例の記憶装置において、入出力回路４１１、ビット線駆動回路４１２、
及びワード線駆動回路４２１の上部に積層されて、メモリセルアレイ４０１が配置されて
いる。
また、メモリセルアレイ４０１は、複数に分割され、当該複数に分割されたメモリセルア
レイ４０１に応じて、入出力回路４１１、ビット線駆動回路４１２、及びワード線駆動回
路４２１もそれぞれ複数に分割される。当該複数に分割された入出力回路４１１、ビット
線駆動回路４１２、及びワード線駆動回路４２１の上部には、対応する当該複数に分割さ
れたメモリセルアレイ４０１が配置されている。
ビット線駆動回路４１２は、デコーダ４１３（ＣＯＬＵＭＮ・ＤＥＣＯＤＥＲ（カラムデ
コーダ）ともいう）（デコーダ１１３に対応）、セレクタ及び読み出し回路の機能を有す
るＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６を有している。
入出力回路４１１は、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴＡ−ＯＵＴ・ＢＵＦ
ＦＥＲ４８２、ＣＯＮＴＲＯＬＬＥＲ４８３を有している。
ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６は、複数のセンスアンプ４３５（ＳＥ
ＮＳＥ・ＡＭＰ）を有している。複数のセンスアンプ４３５のそれぞれは、ビット線４０
５により、メモリセル４０６に電気的に接続されている（図２１（Ｂ）参照）。なお、セ
ンスアンプ４３５は、実施の形態の増幅素子１３５に対応している。また、図１７と同様
に、センスアンプ４３５に接続される２本のビット線４０５の一方をビット線ＢＬ、他方
をビット線ＢＬＢとし、ビット線ＢＬ及びビット線ＢＬＢに印加される電位をそれぞれ電
位ＢＬ及び電位ＢＬＢとすると、電位ＢＬ及び電位ＢＬＢの変化は、図１８に示されると
おりである。
ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１は、外部から当該記憶装置に入力されるデータを一
時的に記憶しておくバッファ回路である。ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１は、端子
ＤＩＮ（Ｄａｔａ・Ｉｎｐｕｔ）及びＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６
に電気的に接続されている。
なお、端子には、同名の電位が印加される。例えば、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８
１が電気的に接続される端子ＤＩＮには、電位ＤＩＮが印加される。これにより、電位Ｄ
ＩＮがＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１が印加される。なお、電位ＤＩＮは、外部か
ら当該記憶装置に入力される信号の電位である。
ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２は、当該記憶装置から外部に出力されるデータを
一時的に記憶しておくバッファ回路である。ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２は、
端子ＤＯＵＴ（Ｄａｔａ・Ｏｕｔｐｕｔ）、ＣＯＮＴＲＯＬＬＥＲ４８３、及びＳＥＮＳ
Ｅ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６に電気的に接続されている。なお、端子ＤＯＵ
Ｔに印加される電位ＤＯＵＴは、当該記憶装置から外部に出力される信号の電位である。
ＣＯＮＴＲＯＬＬＥＲ４８３は、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴＡ−ＯＵ
Ｔ・ＢＵＦＦＥＲ４８２、デコーダ４１３、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ
４１６、及びワード線駆動回路４２１を制御する制御回路である。ＣＯＮＴＲＯＬＬＥＲ
４８３は、端子ＣＬＥ（Ｃｏｌｕｍｎ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、端子ＲＷＢ（Ｒｅａ
ｄ−Ｗｒｉｔｅ・Ｂａｒ）、端子ＰＲＥ（Ｐｒｅｃｈａｒｇｅ）、端子ＳＡＥ（Ｓｅｎｓ
ｅ・Ａｍｐ・Ｅｎａｂｌｅ）、端子ＷＬＥ（Ｗｏｒｄ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、ＤＡ
ＴＡ−ＯＵＴ・ＢＵＦＦＥＲ４８２、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６
、デコーダ４１３に電気的に接続されている。なお、端子ＰＲＥに印加される電位ＰＲＥ
は、図１７に示す電位ＰＲＥと同様である。また、端子ＲＷＢに印加される電位ＲＷＢが
ハイレベル電位であるかローレベル電位により、読み込みと書き込みが切り替えられる。
ワード線駆動回路４２１は、端子ＲＡ［５：０］（端子ＲＡ［０］乃至ＲＡ［５］）（Ｒ
ｏｗ・Ａｄｄｒｅｓｓ）、端子ＶＨ、端子ＶＬ、ＣＯＮＴＲＯＬＬＥＲ４８３、メモリセ
ルアレイ４０１に電気的に接続されている。
なお、端子ＶＨに印加される電位ＶＨは、高電源電位ＶＤＤよりも高い電位であり、電位
ＶＨも電源電位として用いられる。また、端子ＶＬに印加される電位ＶＬは、低電源電位
ＶＳＳよりも低い電位であり、電位ＶＬも電源電位として用いられる。
デコーダ４１３は、端子ＣＡ［６：０］（端子ＣＡ［０］乃至端子ＣＡ［６］）（Ｃｏｌ
ｕｍｎ・Ａｄｄｒｅｓｓ）、ＣＯＮＴＲＯＬＬＥＲ４８３、ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ
・ＧＡＴＩＮＧ４１６に電気的に接続されている。
ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ４１６は、端子ＶＰＲＥ（Ｖｏｌｔａｇｅ・
Ｐｒｅｃｈａｒｇｅ）、デコーダ４１３、ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ４８１、ＤＡＴ
Ａ−ＯＵＴ・ＢＵＦＦＥＲ４８２、ＣＯＮＴＲＯＬＬＥＲ４８３、メモリセルアレイ４０
１に電気的に接続されている。なお、端子ＶＰＲＥに印加される電位ＶＰＲＥは、図１７
に示す電位ＶＰＲＥと同様である。
図２２に本実施例の記憶装置の動作波形を示す。図２２（Ａ）には、データ”１”（ハイ
レベル電位）書き込み時の電位ＷＬＥ（Ｗｏｒｄ・Ｌｉｎｅ・Ｅｎａｂｌｅ）、電位ＳＡ
Ｅ（Ｓｅｎｓｅ・Ａｍｐ・Ｅｎａｂｌｅ）、電位ＣＬＥ（Ｃｏｌｕｍｎ・Ｌｉｎｅ・Ｅｎ
ａｂｌｅ）、電位ＤＩＮ（Ｄａｔａ・Ｉｎｐｕｔ）の波形を示す。また図２２（Ｂ）には
、データ”１”（ハイレベル電位）読み出し時の電位ＷＬＥ、電位ＳＡＥ、電位ＣＬＥ、
電位ＤＯＵＴ（Ｄａｔａ・Ｏｕｔｐｕｔ）の波形を示す。
データ”１”（ハイレベル電位）書き込み時には、電位ＤＩＮとしてデータ”１”（ハイ
レベル電位）の信号が与えられ、電位ＷＬＥ及び電位ＳＡＥが”１”（ハイレベル電位）
の状態で、電位ＣＬＥが”１”（ハイレベル電位）になることでビット線（カラムライン
）が選択されることで、データ”１”（ハイレベル電位）を書き込む動作が行われる。
また、データ”１”（ハイレベル電位）読み出し時には、電位ＷＬＥ及び電位ＳＡＥがデ
ータ”１”（ハイレベル電位）の状態で、電位ＣＬＥがデータ”１”（ハイレベル電位）
になる。これにより、電位ＤＯＵＴがデータ”１”（ハイレベル電位）に変わり、データ
”１”（ハイレベル電位）を読み出す動作が行われる。
図２３（Ａ）及び図２３（Ｂ）に、メモリセルへの書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ
）と電源電圧条件を対象としたｓｈｍｏｏプロット、メモリセルからの読み出し時間（Ｒ
ｅａｄ・Ｔｉｍｅ）と電源電圧条件を対象としたｓｈｍｏｏプロットを示す。
なお「ｓｈｍｏｏプロット」とは、相関のあるパラメータを変化させて相互の依存性を測
定したものを、２軸のグラフとしてプロットし、測定結果を視覚的に表すプロットである
。図２３（Ａ）において、横軸は書き込み時間（Ｗｒｉｔｅ・Ｔｉｍｅ）、縦軸は電源電
圧条件（ＶＤＤ、ＶＰＲＥ、ＶＨ）とした。また図２３（Ｂ）において、横軸は読み出し
時間（Ｒｅａｄ・Ｔｉｍｅ）、縦軸は電源電圧条件（ＶＤＤ、ＶＰＲＥ、ＶＨ）とした。
ここで、書き込み時間「Ｗｒｉｔｅ・Ｔｉｍｅ」とは電位ＣＬＥの立ち上がりから電位Ｗ
ＬＥの立ち下がりの期間、つまり、書き込むデータを与えてからメモリセルの選択トラン
ジスタを閉じるまで（選択トランジスタがオン状態からオフ状態に変わるまで）の時間と
定義した。
また、読み出し時間「Ｒｅａｄ・Ｔｉｍｅ」は、電位ＷＬＥの立ち上がりから電位ＳＡＥ
の立ち上がりの時間、つまり、ワード線にメモリセルの選択トランジスタがオンとなる電
位を供給してからメモリセルの選択トランジスタがオンとなり、センスアンプを駆動する
までの時間と定義した。
実際に電位ＤＯＵＴがデータ”１”（ハイレベル電位）に変わり、データ”１”（ハイレ
ベル電位）を読み出す動作が行われるのは、電位ＣＬＥがデータ”１”（ハイレベル電位
）に変わってからである。しかし、記憶装置から外部へデータ”１”（ハイレベル電位）
の電位ＤＯＵＴが出力されるのは、電位ＣＬＥがデータ”１”（ハイレベル電位）に変わ
るタイミングにだけ依存している。したがって、記憶装置の内部では、電位ＷＬＥの立ち
上がりから電位ＳＡＥの立ち上がりの時間、つまり、ワード線にメモリセルの選択トラン
ジスタがオンとなる電位を供給してからメモリセルの選択トランジスタがオンとなり、セ
ンスアンプを駆動するまでの時間を、読み出し時間「Ｒｅａｄ・Ｔｉｍｅ」としてみなす
ことができる。
電源電圧条件は、電位ＶＤＤに対し、電位ＶＰＲＥはＶＤＤ／２、電位ＶＨはＶＤＤ＋１
．５Ｖと設定した。
また、図２３（Ａ）において、「Ｐａｓｓ」は８ｋｂのメモリセルへの書き込み動作が、
全て正常に行われたことを示しており、「Ｆａｉｌ」は、正常に行われなかったことを示
している。また図２３（Ｂ）において、「Ｐａｓｓ」は８ｋｂのメモリセルへの読み出し
動作が、全て正常に行われたことを示しており、「Ｆａｉｌ」は、正常に行われなかった
ことを示している。
本実施例の記憶装置は、定格のＶＤＤ１．８Ｖにおいて、Ｗｒｉｔｅ Ｔｉｍｅが７５ｎ
ｓ、Ｒｅａｄ Ｔｉｍｅが３５ｎｓという結果が得られた。
図２４に、本実施例の記憶装置の８５℃での保持特性を示す。図２４は、所定時間後に正
常に保持されているデータのビット数をプロットしたグラフである。図２４に示されるよ
うに、本実施例の記憶装置において、データ保持期間が２４０時間（１０日）で、全ての
メモリセルでデータを保持していることを確認した。
以上本実施例で述べたように、データの保持期間を確保しつつ、単位面積あたりの記憶容
量を高めることができる記憶装置を得ることができた。或いは、本実施例により、エラー
発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記憶装置を得ること
ができた。
１００ 記憶装置
１０１ メモリセルアレイ
１０１ａ メモリセルアレイ
１０１ｂ メモリセルアレイ
１０１ｃ メモリセルアレイ
１０１ｄ メモリセルアレイ
１０４ ワード線
１０５ ビット線
１０６ メモリセル
１０７ 酸化物半導体トランジスタ
１０８ 保持容量
１０９ 接続点
１１１ 入出力回路
１１１ａ 第１の入出力回路
１１１ｂ 第２の入出力回路
１１２ ビット線駆動回路
１１２ａ 第１のビット線駆動回路
１１２ｂ 第２のビット線駆動回路
１１３ デコーダ
１１３ａ 第１のデコーダ
１１３ｂ 第３のデコーダ
１１４ セレクタ
１１４ａ 第１のセレクタ
１１４ｂ 第２のセレクタ
１１５ 読み出し回路
１１５ａ 第１の読み出し回路
１１５ｂ 第２の読み出し回路
１１６ プリチャージ回路
１１７ メインアンプ
１１８ 第１のスイッチ
１１９ 第２のスイッチ
１２１ ワード線駆動回路
１２１ａ 第１のワード線駆動回路
１２１ｂ 第２のワード線駆動回路
１２２ デコーダ
１２２ａ 第２のデコーダ
１２２ｂ 第４のデコーダ
１２３ レベルシフタ
１２３ａ 第１のレベルシフタ
１２３ｂ 第２のレベルシフタ
１２４ バッファ
１２４ａ 第１のバッファ
１２４ｂ 第２のバッファ
１３１ 接続配線
１３２ スイッチング素子
１３３ 寄生容量
１３５ 増幅素子
１４１ａ 第１のサブモジュール
１４１ｂ 第２のサブモジュール
１４１ｃ 第３のサブモジュール
１４１ｄ 第４のサブモジュール
１５１ａ 矢印
１５１ｂ 矢印
１５１ｃ 矢印
１５１ｄ 矢印
１６１ａ 矢印
１６１ｂ 矢印
１６１ｃ 矢印
１６１ｄ 矢印
１７１ａ 矢印
１７１ｂ 矢印
１７１ｃ 矢印
１７１ｄ 矢印
１９０ 回路
２１０ 駆動回路
２２１ ｐチャネル型トランジスタ
２２２ ｐチャネル型トランジスタ
２２３ ｎチャネル型トランジスタ
２２４ ｎチャネル型トランジスタ
２２５ ｎチャネル型トランジスタ
２２６ ｎチャネル型トランジスタ
２２７ ｎチャネル型トランジスタ
２２８ ｎチャネル型トランジスタ
２２９ ｎチャネル型トランジスタ
２３１ 配線
２３２ 配線
２３３ 配線
２３４ 端子
２３５ 配線
２３６ 配線
２３７ 配線
３００ 記憶装置
３０１ メモリセルアレイ
３１１ 入出力回路
３１２ ビット線駆動回路
３１３ デコーダ
３１４ セレクタ
３１５ 増幅回路
３２１ ワード線駆動回路
３２２ デコーダ
３２３ レベルシフタ
３２４ バッファ
４０１ メモリセルアレイ
４０４ ワード線
４０５ ビット線
４０６ メモリセル
４１１ 入出力回路
４１２ ビット線駆動回路
４１３ デコーダ
４１６ ＳＥＮＳＥ・ＡＭＰＳ・ＩＯ・ＧＡＴＩＮＧ
４２１ ワード線駆動回路
４８１ ＤＡＴＡ−ＩＮ・ＢＵＦＦＥＲ
４８２ ＤＡＴＡ−ＯＵＴ・ＢＵＦＦＥＲ
４８３ ＣＯＮＴＲＯＬＬＥＲ
６００ 基板
６０６ 素子分離絶縁層
６０８ ゲート絶縁膜
６１０ ゲート電極
６１６ チャネル形成領域
６２０ 不純物領域
６２４ 金属間化合物領域
６２８ 絶縁膜
６３０ａ 電極
６３０ｂ 電極
６３６ 電極
６４０ 絶縁膜
６４２ａ 電極
６４２ｂ 電極
６４４ 酸化物半導体膜
６４５ 絶縁膜
６４６ ゲート絶縁膜
６４８ ゲート電極
６４９ 電極
６５２ 層間絶縁膜
６６０ トランジスタ
６７２ａ サイドウォール
６７２ｂ サイドウォール
６７３ａ 電極
６７３ｂ 電極
６７４ 絶縁膜
６７５ 絶縁膜
６７６ 絶縁膜
６７７ 絶縁膜
６７８ 導電膜
２１００ 基板
２１０２ 絶縁層
２１０４ ゲート電極
２１０６ 酸化物半導体膜
２１１２ ゲート絶縁膜
２１１６ 電極
２１１８ 保護絶縁膜
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカ
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (1)

  1. 点対称に配置された第１のビット線駆動回路と第２のビット線駆動回路と、
    点対称に配置された第１のワード線駆動回路と第２のワード線駆動回路と、
    第１のビット線と第１のワード線とを有し、前記第１のビット線駆動回路と少なくとも一部が重畳する第１のメモリセルアレイと、
    第２のビット線と第２のワード線とを有し、前記第１のワード線駆動回路と少なくとも一部が重畳する第２のメモリセルアレイと、
    第３のビット線を有し、前記第２のワード線を前記第２のメモリセルアレイと共通に用いる第３のメモリセルアレイと、
    第４のビット線を有し、前記第１のワード線を前記第１のメモリセルアレイと共通に用いる第４のメモリセルアレイと、を有し、
    前記第１のワード線は、前記第１のメモリセルアレイと前記第４のメモリセルアレイの境界部で前記第２のワード線駆動回路と接続され、
    前記第２のワード線は、前記第２のメモリセルアレイと前記第３のメモリセルアレイの境界部で前記第１のワード線駆動回路と接続され、
    前記第１のビット線と、前記第２のビット線は、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの境界部で前記第１のビット線駆動回路に接続され、
    前記第３のビット線と、前記第４のビット線は、前記第３のメモリセルアレイと前記第４のメモリセルアレイとの境界部で前記第２のビット線駆動回路に接続されていることを特徴とする記憶装置。
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