JP7283891B2 - メモリ素子 - Google Patents

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Description

本発明は、メモリ素子に関し、より詳細には、クロスポイントアレイ（ｃｒｏｓｓ ｐｏｉｎｔ ａｒｒａｙ）構造を有するメモリ素子に関する。
電子製品の軽薄短小化傾向により、メモリ素子の高集積化への要求が増大している。また、高集積密度のメモリ素子は、互いに交差する２個の電極間の交差点にメモリセルを配置する三次元クロスポイント構造が使用される。メモリ素子を２層以上積層した構造において、メモリ素子に関する配線抵抗又は配線連結領域の面積増大の問題がある。
特開２０１７－８５１０３号公報
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、相対的に小さい配線抵抗及び相対的にコンパクトなサイズを有するクロスポイントアレイタイプのメモリ素子を提供することにある。
上記目的を達成するためになされた本発明の一態様によるメモリ素子は、基板上の第１レベルに位置する第１セルブロックと、前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、を有し、前記第１セルブロック及び前記第２セルブロックのそれぞれは、前記基板の上面に平行な第１方向に延長されたワードラインと、前記ワードラインの中央地点に連結されるワードラインコンタクトと、前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、前記ビットラインの中央地点に連結されるビットラインコンタクトと、前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、前記第２セルブロックは、前記第１セルブロックに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅とを有し、前記メモリ素子の平面図において、前記第２セルブロックは、前記第１セルブロックから前記第１方向に前記第１幅の１／２倍オフセットされ、前記第２セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第１セルブロック内の前記ビットラインに電気的に連結されることを特徴とする。
上記目的を達成するためになされた本発明の他の態様によるメモリ素子は、基板上の第１レベルに位置する第１セルブロックと、前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、を有し、前記第１セルブロック及び前記第２セルブロックのそれぞれは、前記基板の上面に平行な第１方向に延長されたワードラインと、前記ワードラインの中央地点に連結されるワードラインコンタクトと、前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、前記ビットラインの中央地点に連結されるビットラインコンタクトと、前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅とを有し、前記メモリ素子の平面図において、前記第２セルブロックは、前記第１セルブロックから前記第２方向に前記第２幅の１／２倍オフセットされ、前記第２セルブロック内の前記ワードラインは、前記ワードラインコンタクトにより前記第１セルブロック内の前記ワードラインに電気的に連結されることを特徴とする。
上記目的を達成するためになされた本発明の他の態様によるメモリ素子は、基板上に配置された第１セルブロックと、前記第１セルブロック上に配置された第２セルブロックと、前記第２セルブロック上に配置された第３セルブロックと、前記第３セルブロック上に配置された第４セルブロックと、を有し、前記第１セルブロック～前記第４セルブロックのそれぞれは、前記基板の上面に平行な第１方向に延長されたワードラインと、前記ワードラインの中央地点に連結されるワードラインコンタクトと、前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、前記ビットラインの中央地点に連結されるビットラインコンタクトと、前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、前記第１セルブロック～前記第４セルブロックのうちの少なくとも一つは、前記第１セルブロック～前記第４セルブロックのうちの他の一つに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅と、を有し、前記第２セルブロックは、前記第１セルブロックに対して前記第１幅の１／２倍前記第１方向に沿ってオフセットされ、前記第３セルブロックは、前記第１セルブロックに対して前記第１幅の１／２倍前記第１方向に沿ってオフセットされ、且つ前記第２幅の１／２倍前記第２方向に沿ってオフセットされ、前記第４セルブロックは、前記第１セルブロックに対して前記第２幅の１／２倍前記第２方向に沿ってオフセットされ、前記第４セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第３セルブロック内の前記ビットラインに電気的に連結され、前記第２セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第１セルブロック内の前記ビットラインに電気的に連結されることを特徴とする。
上記目的を達成するためになされた本発明の更に他の態様によるメモリ素子は、基板上の第１レベルに位置する第１セルブロックと、前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、前記基板上の前記第１レベル及び前記第２レベルと異なる第３レベルに位置する第３セルブロックと、前記基板上の前記第１レベル～前記第３レベルと異なる第４レベルに位置する第４セルブロックと、を有し、前記第１セルブロック～前記第４セルブロックのそれぞれは、前記基板の上面に平行な第１方向に離隔されて配置された第１サブセルアレイ領域及び第２サブセルアレイ領域と、前記第１方向に交差する第２方向に前記第１サブセルアレイ領域及び第２サブセルアレイ領域からそれぞれ離隔されて配置された第３サブセルアレイ領域及び第４サブセルアレイ領域と、を含み、前記第１セルブロック～前記第４セルブロックは、互いに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、前記第１セルブロックの前記第４サブセルアレイ領域上に前記第２セルブロックの前記第３サブセルアレイ領域が配置され、前記第２セルブロックの前記第３サブセルアレイ領域上に前記第３セルブロックの前記第１サブセルアレイ領域が配置され、前記第３セルブロックの前記第１サブセルアレイ領域上に前記第４セルブロックの前記第２サブセルアレイ領域が配置されることを特徴とする。
本発明によるメモリ素子によれば、それぞれ異なるレベルに位置する第１セルブロック～第４セルブロックにおいて、ビットラインコンタクト及びワードラインコンタクトがメモリセルアレイ領域の内部に配置されることで、ビットライン又はワードラインの配線抵抗が低下する。また、第１セルブロック～第４セルブロックがそれぞれの幅の１／２ほどシフトされ、第１セルブロック～第４セルブロックがそれぞれ部分的にオーバーラップし、第１セルブロック～第４セルブロックの駆動回路領域がメモリセルアレイ領域にオーバーラップするように配置される。従って、メモリ素子は、コンパクトなサイズを有する一方、小さい配線抵抗を有することができる。
一実施形態によるメモリ素子の等価回路図である。 一実施形態によるメモリ素子の第１例を概略的に示すブロック図である。 一実施形態によるメモリ素子の第２例を概略的に示すブロック図である。 一実施形態によるメモリ素子の第３例を概略的に示すブロック図である。 一実施形態によるメモリ素子を示す斜視図である。 図３の第１セルブロックＢＦ１部分の上面レイアウト図である。 図３の第２セルブロックＢＦ２部分の上面レイアウト図である。 図３の第３セルブロックＢＦ３部分の上面レイアウト図である。 図３の第４セルブロックＢＦ４部分の上面レイアウト図である。 図４～図７のＡ１－Ａ１’線に沿った断面図である。 図４～図７のＢ１－Ｂ１’線に沿った断面図である。 一実施形態によるメモリセルの第１例を示す断面図である。 一実施形態によるメモリセルの第２例を示す断面図である。 一実施形態によるメモリセルの第３例を示す断面図である。 一実施形態によるメモリセルの第４例を示す断面図である。 一実施形態によるメモリセルの第５例を示す断面図である。 一実施形態によるメモリ素子の他の例を示すレイアウト図である。 一実施形態によるメモリ素子の第２の例を示す断面図である。 一実施形態によるメモリ素子の第３の例を示す断面図である。 一実施形態によるメモリ素子の第３の例を示す断面図である。 一実施形態によるメモリ素子の第４の例を示す断面図である。 一実施形態によるメモリ素子の第４の例を示す断面図である。 一実施形態によるメモリ素子の第５の例を示す断面図である。 一実施形態によるメモリ素子の第５の例を示す断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面の説明を通じて、類似する参照符号は類似する構成要素を示す。１つの実施形態について説明する発明の側面がそれに対して明確に説明されていないにしても、他の実施形態内に併合されるということに留意する。即ち、全ての実施形態及び／又は任意の実施形態の特徴は、任意の方式及び／又は組み合わせによって組み合わされる。
本発明の一実施形態は、ビットラインコンタクト及び／又はワードラインコンタクトを介して相互に連結される複数の順次にスタックされたセルブロックを含むメモリ素子の具現に由来する。ここで、相互連結ラインがメモリ素子の平面図においてセルブロックの空間（ｆｏｏｔｐｒｉｎｔ）の外部に配置される場合、メモリ素子のより大きい空間によって増大する配線抵抗を誘発してしまう。従って、本発明の一実施形態によると、メモリ素子は複数のスタックされたセルブロックを含み、それぞれのセルブロックは隣接するセルブロックから少なくとも１つの方向にオフセットされる。オフセットは、平面図で見るとき、メモリ素子の全体周り（ｐｅｒｉｍｅｔｅｒ）の外部に配線される必要なしに、セルブロック間でビットライン及び／又はワードラインが配線される経路を提供する。それは、ビットライン及び／又はワードラインの全体長を減少させ、その結果、配線抵抗を低減させる。配線に関連する電圧降下のような電気的特性の向上が更に提供される。ビットライン及び／又はワードラインのための配線連結は、メモリ素子の平面図において、セルブロックの空間内で配置されるため、全体素子の空間が低減される。
図１は、一実施形態によるメモリ素子１０の等価回路図である。
図１を参照すると、メモリ素子１０は、第１方向（即ち、図１のＸ方向）に沿って延長されて第１方向に交差する第２方向（即ち、図１のＹ方向）に離隔された下部ワードライン（ＷＬ１１、ＷＬ１２）と、下部ワードライン（ＷＬ１１、ＷＬ１２）上に第１方向に垂直又は交差する第３方向（即ち、図１のＺ方向）に離隔されて第１方向に沿って延長される上部ワードライン（ＷＬ２１、ＷＬ２２）と、を含む。また、メモリ素子１０は、下部ワードライン（ＷＬ１１、ＷＬ１２）と上部ワードライン（ＷＬ２１、ＷＬ２２）との間で、下部ワードライン（ＷＬ１１、ＷＬ１２）及び上部ワードライン（ＷＬ２１、ＷＬ２２）のそれぞれと第３方向に離隔されて第２方向に沿って延長されるビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）を含む。
第１メモリセルＭＣ１は下部ワードライン（ＷＬ１１、ＷＬ１２）とビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）との間に配置され、第２メモリセルＭＣ２はビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と上部ワードライン（ＷＬ２１、ＷＬ２２）との間に配置される。具体的に、第１メモリセルＭＣ１及び第２メモリセルＭＣ２は、情報保存のための可変抵抗物質層ＲＭと、メモリセルを選択するためのスイッチング素子ＳＷと、を含む。一方、スイッチング素子ＳＷは、選択素子又はアクセス素子とも称される。
一実施形態において、第１メモリセルＭＣ１と第２メモリセルＭＣ２とは、第３方向に互いに対称である構造を有するように配置される。図１に示すように、第１メモリセルＭＣ１において、可変抵抗物質層ＲＭはビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結され、スイッチング素子ＳＷが下部ワードライン（ＷＬ１１、ＷＬ１２）に連結され、可変抵抗物質層ＲＭとスイッチング素子ＳＷとは直列に連結される。また、第２メモリセルＭＣ２において、可変抵抗物質層ＲＭはビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結され、スイッチング素子ＳＷが上部ワードライン（ＷＬ２１、ＷＬ２２）に連結され、可変抵抗物質層ＲＭとスイッチング素子ＳＷとは直列に連結される。
しかし、本発明の技術的思想は、それらに限定されるものではない。図１に示したものとは異なり、第１メモリセルＭＣ１内及び第２メモリセルＭＣ２内において、可変抵抗物質層ＲＭとスイッチング素子ＳＷとの位置が互いに変わる。例えば、第１メモリセルＭＣ１において、可変抵抗物質層ＲＭは下部ワードライン（ＷＬ１１、ＷＬ１２）に連結され、スイッチング素子ＳＷがビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結される。また、第２メモリセルＭＣ２において、可変抵抗物質層ＲＭは上部ワードライン（ＷＬ２１、ＷＬ２２）に連結され、スイッチング素子ＳＷがビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結される。
他の実施形態において、第１メモリセルＭＣ１と第２メモリセルＭＣ２とは、互いに同一構造を有するように配置される。図１に示したものとは異なり、第１メモリセルＭＣ１において、可変抵抗物質層ＲＭはビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結され、スイッチング素子ＳＷが下部ワードライン（ＷＬ１１、ＷＬ１２）に連結される。第２メモリセルＭＣ２において、可変抵抗物質層ＲＭは上部ワードライン（ＷＬ２１、ＷＬ２２）に連結され、スイッチング素子ＳＷがビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に連結される。
図１に示したものとは異なり、上部ワードライン（ＷＬ２１、ＷＬ２２）上に更なるビットライン（図示せず）及び更なるワードライン（図示せず）が更に配置され、上部ワードライン（ＷＬ２１、ＷＬ２２）と更なるビットラインとの間、及び更なるビットラインと更なるワードラインとの間に、更なるメモリセルが更に配置される。
以下、メモリ素子１０の駆動方法について説明する。
例えば、ワードライン（ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２）とビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）とを介してメモリセル（ＭＣ１、ＭＣ２）の可変抵抗物質層ＲＭに電圧が印加されて可変抵抗物質層ＲＭに電流が流れる。例えば、可変抵抗物質層ＲＭは、第１状態と第２状態との間で可逆的に遷移される相変化物質層を含む。しかし、可変抵抗物質層ＲＭは、それに限定されるものではなく、印加された電圧及び／又はそれを通じて伝達された電流によって抵抗値が異なる可変抵抗体であるならば、いかなるものを含んでもよい。例えば、選択されたメモリセル（ＭＣ１、ＭＣ２）の可変抵抗物質層ＲＭに印加される電圧により、可変抵抗物質層ＲＭの抵抗が第１状態と第２状態との間で可逆的に遷移される。
可変抵抗物質層ＲＭの抵抗変化により、メモリセル（ＭＣ１、ＭＣ２）において、「０」又は「１」のようなデジタル情報を記憶し、またメモリセル（ＭＣ１、ＭＣ２）からデジタル情報を消去する。例えば、メモリセル（ＭＣ１、ＭＣ２）において、高抵抗状態「０」と低抵抗状態「１」とでデータを書き込む。ここで、高抵抗状態「０」から低抵抗状態「１」への書き込みを「セット動作」と称し、低抵抗状態「１」から高抵抗状態「０」への書き込みを「リセット動作」と称する。しかし、本発明の実施形態によるメモリセル（ＭＣ１、ＭＣ２）は、高抵抗状態「０」及び低抵抗状態「１」のデジタル情報にのみ限定されるものではなく、多様な抵抗状態に基づくデータを保存することができる。
ワードライン（ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２）及びビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）の選択により、任意のメモリセル（ＭＣ１、ＭＣ２）がアドレッシングされ、ワードライン（ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２）及びビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）の間に信号を印加し、メモリセル（ＭＣ１、ＭＣ２）がプログラミングされ、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）を介して電流値を測定することにより、当該メモリセル（ＭＣ１、ＭＣ２）を構成する可変抵抗体の抵抗値による情報が読み取られる。
本実施形態によると、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）を挟んで下部ワードライン（ＷＬ１１、ＷＬ１２）と上部ワードライン（ＷＬ２１、ＷＬ２２）とが垂直方向に離隔されて配置され、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）と下部ワードライン（ＷＬ１１、ＷＬ１２）との間に第１メモリセルＭＣ１が配置され、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と上部ワードライン（ＷＬ２１、ＷＬ２２）との間に第２メモリセルＭＣ２が配置される。従って、メモリ素子１０は、相対的にコンパクトなサイズを有する一方、相対的に高集積度を有する。
図２Ａは、一実施形態によるメモリ素子１０Ａの第１例を概略的に示すブロック図である。
図２Ａを参照すると、メモリ素子１０Ａは、基板１１０上でそれぞれ異なるレベルに位置する第１セルブロックＢＦ１～第４セルブロックＢＦ４を含む。第１セルブロックＢＦ１～第４セルブロックＢＦ４のそれぞれは、図１に示したように、下部ワードライン（ＷＬ１１、ＷＬ１２）（図１）、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）（図１）、及び下部ワードライン（ＷＬ１１、ＷＬ１２）とビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）との間に配置された第１メモリセルＭＣ１（図１）を含む。
図２Ａに示すように、基板１１０上の第１レベルＬＶ１には第１セルブロックＢＦ１が配置され、第２レベルＬＶ２には第２セルブロックＢＦ２が配置される。第２セルブロックＢＦ２は、第１セルブロックＢＦ１に部分的にオーバーラップするように位置する。例えば、第２セルブロックＢＦ２は、第１セルブロックＢＦ１から第１セルブロックＢＦ１の第１方向（Ｘ方向）に沿った第１幅Ｗ１の１／２倍ほど第１方向にシフトされるか又はオフセットされた位置に配置される。
基板１１０上の第３レベルＬＶ３には、第３セルブロックＢＦ３が配置される。第３セルブロックＢＦ３は、第１セルブロックＢＦ１及び第２セルブロックＢＦ２のいずれにも部分的にオーバーラップするように位置する。例えば、第３セルブロックＢＦ３は、第１セルブロックＢＦ１から第１セルブロックＢＦ１の第１幅Ｗ１の１／２倍ほど第１方向にシフトされるか又はオフセットされ、且つ第１セルブロックＢＦ１の第２方向（Ｙ方向）に沿った第２幅Ｗ２の１／２倍ほど第２方向にシフトされるか又はオフセットされた位置に配置される。また、第３セルブロックＢＦ３は、第２セルブロックＢＦ２から第２幅Ｗ２の１／２倍ほど第２方向にシフトされるか又はオフセットされた位置に配置される。
基板１１０上の第４レベルＬＶ４には、第４セルブロックＢＦ４が配置される。第４セルブロックＢＦ４は、第１セルブロックＢＦ１、第２セルブロックＢＦ２、及び第３セルブロックＢＦ３のいずれにも部分的にオーバーラップするように位置する。例えば、第４セルブロックＢＦ４は、第１セルブロックＢＦ１から第２幅Ｗ２の１／２倍ほど第２方向にシフトされるか又はオフセットされた位置に配置される。また、第４セルブロックＢＦ４は、第３セルブロックＢＦ３から第１幅Ｗ１の１／２倍ほど第１方向にシフトされるか又はオフセットされた位置に配置される。
基板１１０上の第５レベルＬＶ５には、第１セルブロックＢＦ１～第４セルブロックＢＦ４をそれぞれ駆動するための駆動回路が形成される駆動回路領域ＤＲが配置される。例えば、基板１１０上には、第１ワードライン駆動領域ＤＲ＿ＷＬ１、第２ワードライン駆動領域ＤＲ＿ＷＬ２、第１ビットライン駆動領域ＤＲ＿ＢＬ１、第２ビットライン駆動領域ＤＲ＿ＢＬ２が配置される。駆動回路は第１メモリセルＭＣ１及び第２メモリセルＭＣ２（図１）に入力／出力されるデータを処理する周辺回路であり、例えば周辺回路は、ページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）、ラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ ｃｉｒｃｕｉｔ）、カラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、データイン／アウト回路（ｄａｔａ ｉｎ／ｏｕｔ ｃｉｒｃｕｉｔ）、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）などである。
図２Ａに示すように、第１セルブロックＢＦ１～第４セルブロックＢＦ４のうちのいずれの二つも完全にオーバーラップしない。それにより、基板１１０上の第５レベルＬＶ５に配置される駆動回路領域ＤＲと、第１レベルＬＶ１～第４レベルＬＶ４にそれぞれ配置される第１セルブロックＢＦ１～第４セルブロックＢＦ４と、が垂直にオーバーラップする。また、第１ワードライン駆動領域ＤＲ＿ＷＬ１、第２ワードライン駆動領域ＤＲ＿ＷＬ２、第１ビットライン駆動領域ＤＲ＿ＢＬ１、及び第２ビットライン駆動領域ＤＲ＿ＢＬ１のうちのいずれか一つが、異なる一つにオーバーラップしない。従って、第１セルブロックＢＦ１～第４セルブロックＢＦ４から駆動回路領域ＤＲまで、コンパクトな面積上に、低減されるか又は最小化された長さを有する配線連結構造（図示せず）が得られる。
一般的に、垂直方向に複数層のセルブロックが積層される場合、セルブロックに電気的連結を提供するために使用されるビットラインコンタクト及びワードラインコンタクトを含む配線連結構造は、セルブロックの外郭に配置される（又は、平面図において、セルブロックを取り囲むように配置される）。特に、垂直方向に複数層のセルブロックが積層される場合、それぞれの層のセルブロックに関する配線連結構造がセルブロックの外郭に配置されることから、配線連結構造を形成するための配線連結領域の面積が増大し、それによりメモリ素子の全体チップ面積が増大するという問題がある。。
しかし、本実施形態によると、第１セルブロックＢＦ１～第４セルブロックＢＦ４が互いに部分的にオーバーラップするか、或いは互いに対してそれぞれ第１幅Ｗ１の１／２倍又は第２幅Ｗ２の１／２倍ほどシフトされるか又はオフセットされて配置される。従って、第１セルブロックＢＦ１～第４セルブロックＢＦ４のそれぞれまで連結されるビットラインコンタクト及びワードラインコンタクトが、第１セルブロックＢＦ１～第４セルブロックＢＦ４にオーバーラップする基板１１０上の領域に形成される。即ち、本実施形態によると、配線構造は、第１セルブロックＢＦ１～第４セルブロックＢＦ４の平面図によって定義される多角形内の領域に限定される。それにより、配線連結領域の面積が低減され、メモリ素子１０Ａはコンパクトなサイズを有する。
図２Ｂは、一実施形態によるメモリ素子１０Ｂの第２例を概略的に示すブロック図である。
図２Ｂを参照すると、基板１１０上の第１レベルＬＶ１には第１セルブロックＢＦ１が配置され、第２レベルＬＶ２には第２セルブロックＢＦ２が配置され、第２セルブロックＢＦ２は第１セルブロックＢＦ１から第１セルブロックＢＦ１の第１方向（Ｘ方向）に沿った第１幅Ｗ１の１／２倍ほど第１方向にシフトされるか又はオフセットされた位置に配置される。
基板１１０上の第５レベルＬＶ５には第１セルブロックＢＦ１及び第２セルブロックＢＦ２をそれぞれ駆動するための駆動回路が形成される駆動回路領域ＤＲが配置され、例えば基板１１０上には、第１ワードライン駆動領域ＤＲ＿ＷＬ１、第２ワードライン駆動領域ＤＲ＿ＷＬ２、及び第１ビットライン駆動領域ＤＲ＿ＢＬ１が配置される。第１セルブロックＢＦ１内のビットライン及び第２セルブロックＢＦ２内のビットラインは、いずれも第１ビットライン駆動領域ＤＲ＿ＢＬ１に電気的に連結される。
図２Ｃは、一実施形態によるメモリ素子１０Ｃの第３例を概略的に示すブロック図である。
図２Ｃを参照すると、基板１１０上の第１レベルＬＶ１には第１セルブロックＢＦ１が配置され、第２レベルＬＶ２には第２セルブロックＢＦ２が配置され、第２セルブロックＢＦ２は第１セルブロックＢＦ１から第１セルブロックＢＦ１の第２方向（Ｙ方向）に沿った第２幅Ｗ２の１／２倍ほど第２方向にシフトされるか又はオフセットされた位置に配置される。
基板１１０上の第５レベルＬＶ５には第１セルブロックＢＦ１及び第２セルブロックＢＦ２をそれぞれ駆動するための駆動回路が形成される駆動回路領域ＤＲが配置され、例えば基板１１０上には、第１ワードライン駆動領域ＤＲ＿ＷＬ１、第１ビットライン駆動領域ＤＲ＿ＢＬ１、及び第２ビットライン駆動領域ＤＲ＿ＢＬ２が配置される。第１セルブロックＢＦ１内のワードライン及び第２セルブロックＢＦ２内のワードラインは、いずれも第１ワードライン駆動領域ＤＲ＿ＷＬ１に電気的に連結される。
図３は、一実施形態によるメモリ素子１００を示す斜視図である。図４～図７は、それぞれ図３の第１セルブロックＢＦ１、第２セルブロックＢＦ２、第３セルブロックＢＦ３、及び第４セルブロックＢＦ４部分の上面レイアウト図である。図８は、図４～図７のＡ１－Ａ１’線に沿った断面図であり、図９は、図４～図７のＢ１－Ｂ１’線に沿った断面図である。
図３～図９を参照すると、メモリ素子１００は、基板１１０上に配置された複数の第１ワードライン１３０－１、複数の第２ワードライン１３０－２、複数の第３ワードライン１３０－３、複数の第１ビットライン１６０－１、複数の第２ビットライン１６０－２、及び複数のメモリセルＭＣを含む。
複数の第１ワードライン１３０－１は基板１１０上で第１方向（図３のＸ方向）に沿って延長され、複数の第１ビットライン１６０－１は複数の第１ワードライン１３０－１上で第２方向（図３のＹ方向）に沿って延長される。複数の第２ワードライン１３０－２は複数の第１ビットライン１６０－１上で第１方向に沿って延長され、複数の第２ビットライン１６０－２は複数の第２ワードライン１３０－２上で第２方向に沿って延長され、複数の第３ワードライン１３０－３は複数の第２ビットライン１６０－２上で第１方向に沿って延長される。
複数の第１ワードライン１３０－１と複数の第１ビットライン１６０－１との間、複数の第１ビットライン１６０－１と複数の第２ワードライン１３０－２との間、複数の第２ワードライン１３０－２と複数の第２ビットライン１６０－２との間、及び複数の第２ビットライン１６０－２と複数の第３ワードライン１３０－３との間には、それぞれメモリセルＭＣが配置される。
メモリ素子１００は、基板１１０上で、第３方向（図３のＺ方向）に沿ってそれぞれ異なるレベルで構成される第１セルブロックＢＦ１～第４セルブロックＢＦ４を含む。第１セルブロックＢＦ１は、複数の第１ワードライン１３０－１、複数の第１ビットライン１６０－１、及びそれらの間のメモリセルＭＣを含み、第２セルブロックＢＦ２は、複数の第１ビットライン１６０－１、複数の第２ワードライン１３０－２、及びそれらの間のメモリセルＭＣを含む。第３セルブロックＢＦ３は、複数の第２ワードライン１３０－２、複数の第２ビットライン１６０－２、及びそれらの間のメモリセルＭＣを含み、第４セルブロックＢＦ４は、複数の第２ビットライン１６０－２、複数の第３ワードライン１３０－３、及びそれらの間のメモリセルＭＣを含む。
図４は、第１セルブロックＢＦ１内に配置される複数の第１ワードライン１３０－１、複数の第１ビットライン１６０－１、第１ワードラインコンタクト１３４－１、及び第１ビットラインコンタクト１６４－１の配列を概略的に図示する。
第１セルブロックＢＦ１は、第１方向（Ｘ方向）に延長される複数の第１ワードライン１３０－１と、第２方向（Ｙ方向）に延長される複数の第１ビットライン１６０－１と、を含む。１つの第１セルブロックＢＦ１内に配置される複数の第１ワードライン１３０－１は、それに隣接する他の第１セルブロックＢＦ１内に配置される複数の第１ワードライン１３０－１に連結されない。また、１つの第１セルブロックＢＦ１内に配置される複数の第１ビットライン１６０－１は、それに隣接する他の第１セルブロックＢＦ１内に配置される複数の第１ビットライン１６０－１に連結されない。
ここで使用するように、１つのセルブロックは、それぞれ第１方向に延長されて相互離隔される複数の第１ワードライン１３０－１を含む第１ワードラインの１セットと、それぞれ第２方向に延長されて相互離隔される複数の第１ビットライン１６０－１を含む第１ビットラインの１セットとによって構成される複数のメモリセルＭＣを含むものとして定義される。即ち、図４には、第１方向に沿って２つの第１セルブロックＢＦ１と、第２方向に沿って２つの第１セルブロックＢＦ１と、がマトリックス状に配列される。
第１セルブロックＢＦ１は、第１サブアレイ領域ＳＢ１Ａ～第４サブセルアレイ領域ＳＢ１Ｄを含む。第１サブセルアレイ領域ＳＢ１Ａと第２サブセルアレイ領域ＳＢ１Ｂとは、第１方向に沿って互いに離隔されて配置される。第３サブセルアレイ領域ＳＢ１Ｃと第４サブセルアレイ領域ＳＢ１Ｄとは、第１方向に沿って離隔されて配置され、それぞれ第１サブセルアレイ領域ＳＢ１Ａ及び第２サブセルアレイ領域ＳＢ１Ｂから第２方向に沿って離隔されて配置される。第１サブセルアレイ領域ＳＢ１Ａは複数の第１ワードライン１３０－１により第２サブセルアレイ領域ＳＢ１Ｂに連結され、第１サブセルアレイ領域ＳＢ１Ａは複数の第１ビットライン１６０－１により第３サブセルアレイ領域ＳＢ１Ｃに連結される。
図４に示すように、第１サブセルアレイ領域ＳＢ１Ａと第２サブセルアレイ領域ＳＢ１Ｂとの間には、複数の第１ワードライン１３０－１のそれぞれに連結される第１ワードラインコンタクト１３４－１が配置される。また、第１サブセルアレイ領域ＳＢ１Ａと第３サブセルアレイ領域ＳＢ１Ｃとの間には、複数の第１ビットライン１６０－１のそれぞれに連結される第１ビットラインコンタクト１６４－１が配置される。
図４又は図８に示すように、第１ワードラインコンタクト１３４－１が第１サブセルアレイ領域ＳＢ１Ａと第２サブセルアレイ領域ＳＢ１Ｂとの間に配置されることにより、第１ワードラインコンタクト１３４－１は、複数の第１ワードライン１３０－１のそれぞれの第１方向に沿った中央地点にオーバーラップするように配置される。即ち、複数の第１ワードライン１３０－１のそれぞれが第１方向に沿って第１長Ｌ１を有する場合、第１ワードラインコンタクト１３４－１と複数の第１ワードライン１３０－１とは、第１長Ｌ１の１／２倍に対応する。従って、第１ワードラインコンタクト１３４－１から最も遠くに配置されたメモリセルＭＣ間の距離が第１長Ｌ１の１／２倍に対応する。
第１ワードラインコンタクト１３４－１が第１サブセルアレイ領域ＳＢ１Ａと第２サブセルアレイ領域ＳＢ１Ｂとの間に配置されることにより、第１ワードラインコンタクト１３４－１とメモリセルＭＣとの距離が低減され、第１セルブロックＢＦ１は更に小さい配線抵抗を有する。また、配線ラインの抵抗（例えば、複数の第１ワードライン１３０－１の抵抗）による電圧降下（又は、ｉＲ ｄｒｏｐ）が低減され、従って第１セルブロックＢＦ１内に配置される複数のメモリセルＭＣのそれぞれの位置による電気的特性の差又は偏差が低減される。
図５に示すように、第２セルブロックＢＦ２は、第１サブセルアレイ領域ＳＢ２Ａ～第４サブセルアレイ領域ＳＢ２Ｄを含む。平面図において、第２セルブロックＢＦ２は、第１セルブロックＢＦ１から第１セルブロックＢＦ１の第１方向に沿った第１幅Ｗ１（図２Ａ）の１／２倍ほどシフトされるか又はオフセットされて配置される。即ち、第２セルブロックＢＦ２内に配置される複数の第２ワードライン１３０－２は、第１セルブロックＢＦ１内に配置される複数の第１ワードライン１３０－１から第１方向に沿って第１幅Ｗ１の１／２倍ほどシフトされるか又はオフセットされて配置される。また、第２セルブロックＢＦ２内に配置されて複数の第２ワードライン１３０－２に連結される第２ワードラインコンタクト１３４－２は、第１セルブロックＢＦ１内に配置される第１ワードラインコンタクト１３４－１から第１方向に沿って第１幅Ｗ１の１／２倍ほど離隔されて配置される。また、複数の第１ワードライン１３０－１のそれぞれが第１方向に沿って第１長Ｌ１を有する場合、複数の第２ワードライン１３０－２は複数の第１ワードライン１３０－１から第１方向に沿って第１長Ｌ１の１／２倍ほどシフトされるか又はオフセットされて配置され、第２ワードラインコンタクト１３４－２は第１ワードラインコンタクト１３４－１から第１方向に沿って第１長Ｌ１の１／２倍ほど離隔されて配置される。即ち、平面図において、第２ワードラインコンタクト１３４－２は、第１ワードラインコンタクト１３４－１にオーバーラップしない。
図６及び図７に示すように、第３セルブロックＢＦ３は、第１サブセルアレイ領域ＳＢ３Ａ～第４サブセルアレイ領域ＳＢ３Ｄを含む。平面図において、第３セルブロックＢＦ３は、第１セルブロックＢＦ１から第１セルブロックＢＦ１の第１方向に沿った第１幅Ｗ１の１／２倍ほどシフトされるか又はオフセットされ、且つ第１セルブロックＢＦ１の第２方向に沿った第２幅Ｗ２の１／２倍ほどシフトされるか又はオフセットされて配置される。第４セルブロックＢＦ４は、第１サブセルアレイ領域ＳＢ４Ａ～第４サブセルアレイ領域ＳＢ４Ｄを含む。平面図において、第４セルブロックＢＦ４は、第１セルブロックＢＦ１から第１セルブロックＢＦ１の第２方向に沿った第２幅Ｗ２の１／２倍ほどシフトされるか又はオフセットされて配置される。
第４セルブロックＢＦ４内に配置される複数の第２ビットライン１６０－２は、第１セルブロックＢＦ１内に配置される複数の第１ビットライン１６０－１から第２方向に沿って第２幅Ｗ２の１／２倍ほどシフトされるか又はオフセットされて配置される。また、第４セルブロックＢＦ４内に配置されて複数の第２ビットライン１６０－２に連結される第２ビットラインコンタクト１６４－２は、第１セルブロックＢＦ１内に配置される第１ビットラインコンタクト１６４－１から第２方向に沿って第２幅Ｗ２の１／２倍ほど離隔されて配置される。
本実施形態において、第１セルブロックＢＦ１の第４サブセルアレイ領域ＳＢ１Ｄ上に、第２セルブロックＢＦ２の第３サブセルアレイ領域ＳＢ２Ｃ、第３セルブロックＢＦ３の第１サブセルアレイ領域ＳＢ３Ａ、及び第４セルブロックＢＦ４の第２サブセルアレイ領域ＳＢ４Ｂが第３方向に沿って順次に配置される。
図４、図７及び図８に示すように、第４セルブロックＢＦ４内に配置される複数の第３ワードライン１３０－３は、第１セルブロックＢＦ１内に配置される複数の第１ワードライン１３０－１に垂直にオーバーラップするように配置される。また、複数の第３ワードライン１３０－３のそれぞれに連結される第３ワードラインコンタクト１３４－３は、複数の第１ワードライン１３０－１のそれぞれに連結される第１ワードラインコンタクト１３４－１にオーバーラップするように配置される。複数の第３ワードライン１３０－３のそれぞれは、第３ワードラインコンタクト１３４－３により複数の第１ワードライン１３０－１のそれぞれに電気的に連結される。それにより、複数の第３ワードライン１３０－３は、第３ワードラインコンタクト１３４－３及び第１ワードラインコンタクト１３４－１を介して、複数の第１ワードライン１３０－１を駆動するための第１ワードライン駆動領域ＤＲ＿ＷＬ１に電気的に連結される。
図８に示すように、第１ワードライン駆動領域ＤＲ＿ＷＬ１は、第１セルブロックＢＦ１内の第１ワードラインコンタクト１３４－１、及び第４セルブロックＢＦ４内の第３ワードラインコンタクト１３４－３に垂直にオーバーラップするように配置されるが、それに限定されるものではない。また、第２ワードライン駆動領域ＤＲ＿ＷＬ２は、第２セルブロックＢＬ２内及び第３セルブロックＢＬ３内の第２ワードラインコンタクト１３４－２に垂直にオーバーラップする。図９に示すように、第１ビットライン駆動領域ＤＲ＿ＢＬ１は第１セルブロックＢＦ１及び第２セルブロックＢＦ２の第１ビットラインコンタクト１６４－１に垂直にオーバーラップし、第２ビットライン駆動領域ＤＲ＿ＢＬ２は第３セルブロックＢＦ３及び第４セルブロックＢＦ４の第２ビットラインコンタクト１６４－２に垂直にオーバーラップする。
図８及び図９に示すように、基板１１０上には、駆動回路を構成する複数のトランジスタＴＲが形成される。基板１１０には素子分離膜１１２によって駆動回路用活性領域（図示せず）が定義され、活性領域上には複数のトランジスタＴＲが形成される。複数のトランジスタＴＲは、それぞれゲートＧＬ、ゲート絶縁膜ＧＩ、及びソース／ドレイン領域ＳＤを含む。ゲートＧＬの両側壁はゲートスペーサＧＳで覆われ、基板１１０の上面１１０Ｔ上にはゲートＧＬ及びゲートスペーサＧＳをカバーするエッチング停止膜１１４が形成される。エッチング停止膜１１４は、シリコン窒化物、シリコン窒酸化物などの絶縁物質を含む。
エッチング停止膜１１４上に、第１下部絶縁層１２０－１、第２下部絶縁層１２０－２、第３下部絶縁層１２０－３、及び第４下部絶縁層１２０－４を含む層間絶縁膜１２０が形成される。多層配線構造１２４は、複数のトランジスタＴＲに電気的に連結される。多層配線構造１２４は、基板１１０上に順次に積層されて相互に電気的に連結される第１ビア１２６－１、第１配線層１２８－１、第２ビア１２６－２、及び第２配線層１２８－２を含む。多層配線構造１２４は、層間絶縁膜１２０によって取り囲まれる。層間絶縁膜１２０は、シリコン酸化物のような酸化物又はシリコン窒化物のような窒化物によって形成される。
複数の第１ワードライン１３０－１、複数の第１ビットライン１６０－１、複数の第２ワードライン１３０－２、複数の第２ビットライン１６０－２、及び複数の第３ワードライン１３０－３は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからなる。例えば、複数の第１ワードライン１３０－１、複数の第１ビットライン１６０－１、複数の第２ワードライン１３０－２、複数の第２ビットライン１６０－２、及び複数の第３ワードライン１３０－３は、それぞれＷ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、又はそれらの組み合わせからなるか、或いはそれぞれ金属膜と、金属膜の少なくとも一部を覆う導電性障壁層と、を含む。導電性障壁層は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせからなる。
メモリセルＭＣは、複数の第１ワードライン１３０－１、複数の第１ビットライン１６０－１、複数の第２ワードライン１３０－２、複数の第２ビットライン１６０－２、及び複数の第３ワードライン１３０－３の間に配置される。メモリセルＭＣは、スイッチングユニット１４０と、スイッチングユニット１４０上に配置されたメモリユニット１５０と、を含む。一実施形態において、メモリセルＭＣは、四角柱状のピラ（ｐｉｌｌａｒ）構造に形成される。それとは異なり、メモリセルＭＣは、円柱、楕円柱、多角柱のような多様な柱状を有することができる。
層間絶縁膜１２０上において、複数の第１ワードライン１３０－１の間には第１絶縁層１３２－１が配置され、第１絶縁層１３２－１上及び複数の第１ワードライン１３０－１上にはメモリセルＭＣ間の空間を充填する第２絶縁層１４８－１が配置される。第２絶縁層１４８－１上において、複数の第１ビットライン１６０－１の間には第３絶縁層１６２－１が配置され、第３絶縁層１６２－１上及び複数の第１ビットライン１６０－１上にはメモリセルＭＣ間の空間を充填する第４絶縁層１４８－２が配置される。第４絶縁層１４８－２上において、複数の第２ワードライン１３０－２の間には第５絶縁層１３２－２が配置され、第５絶縁層１３２－２上及び複数の第２ワードライン１３０－２上にはメモリセルＭＣ間の空間を充填する第６絶縁層１４８－３が配置される。第６絶縁層１４８－３上において、複数の第２ビットライン１６０－２の間には第７絶縁層１６２－２が配置され、第７絶縁層１６２－２上及び複数の第２ビットライン１６０－２上にはメモリセルＭＣ間の空間を充填する第８絶縁層１４８－４が配置される。第８絶縁層１４８－４上において、複数の第３ワードライン１３０－３の間には第９絶縁層１３２－３が配置される。一方、第１絶縁層～第９絶縁層（１３２－１、１４８－１、１６２－１、１４８－２、１３２－２、１４８－３、１６２－２、１４８－４、１３２－３）は同一物質の絶縁層によって形成されるか、或いは少なくとも一つは他の物質の絶縁層によって形成される。例えば、第１絶縁層～第９絶縁層（１３２－１、１４８－１、１６２－１、１４８－２、１３２－２、１４８－３、１６２－２、１４８－４、１３２－３）は、シリコン酸化物、シリコン窒化物、シリコン窒酸化物を含む。第１絶縁層～第９絶縁層（１３２－１、１４８－１、１６２－１、１４８－２、１３２－２、１４８－３、１６２－２、１４８－４、１３２－３）のうちの少なくとも１つの代わりに、エアスペース（図示せず）が形成され、そのような場合、エアスペースとメモリセルＭＣとの間に、所定厚を有する絶縁ライナ（図示せず）が形成される。
図８及び図９に示すように、第１ワードラインコンタクト１３４－１は、層間絶縁膜１２０を貫通して基板１１０上に配置される第１ワードライン駆動領域ＤＲ＿ＷＬ１に電気的に連結される。第２ワードラインコンタクト１３４－２は、層間絶縁膜１２０及び第１絶縁膜～第４絶縁層（１３２－１、１４８－１、１６２－１、１４８－２）を貫通して第２ワードライン駆動領域ＤＲ＿ＷＬ２に電気的に連結される。第１ビットラインコンタクト１６４－１は、層間絶縁膜１２０並びに第１絶縁層１３２－１及び第２絶縁層１４８－１を貫通して第１ビットライン駆動領域ＤＲ＿ＢＬ１に電気的に連結され、第２ビットラインコンタクト１６４－２は層間絶縁膜１２０並びに第絶縁層１～第６絶縁層（１３２－１、１４８－１、１６２－１、１４８－２、１３２－２、１４８－３）を貫通して第２ビットライン駆動領域ＤＲ＿ＢＬ２に電気的に連結される。また、第３ワードラインコンタクト１３４－３は、第１ワードラインコンタクト１３４－１を介して第１ワードライン駆動領域ＤＲ＿ＷＬ１に電気的に連結される。
一般的に、垂直方向に複数層のセルブロックが積層される場合、セルブロックに電気的連結を提供するために使用されるビットラインコンタクト及びワードラインコンタクトを含む配線連結構造は、セルブロックの外郭に配置される。特に、垂直方向に複数層のセルブロックが積層される場合、それぞれの層のセルブロックに関する配線連結構造がセルブロックの外郭に配置されることから、配線連結構造を形成するための配線連結領域の面積が増大し、それによりメモリ素子の全体チップ面積が増大するという問題がある。
しかし、本実施形態によると、ワードラインコンタクト（１３４－１、１３４－２、１３４－３）及びビットラインコンタクト（１６４－１、１６４－２）が第１セルブロックＢＦ１～第４セルブロックＢＦ４にオーバーラップする位置に配置される。従って、ワードラインコンタクト（１３４－１、１３４－２、１３４－３）及びビットラインコンタクト（１６４－１、１６４－２）により、第１セルブロックＢＦ１～第４セルブロックＢＦ４から駆動回路領域ＤＲ（図２Ａ）まで低減されるか又は最小化された長さを有する配線連結構造が得られる。従って、メモリ素子１００は相対的にコンパクトなサイズを有する。
また、本実施形態によると、第１ワードラインコンタクト１３４－１が、第１サブセルアレイ領域ＳＢ１Ａと第２サブセルアレイ領域ＳＢ１Ｂとの間に配置されることにより、第１ワードラインコンタクト１３４－１とメモリセルＭＣとの距離が低減され、それにより配線ラインの抵抗による電圧降下（又は、ｉＲ ｄｒｏｐ）が低減される。結果として、第１セルブロックＢＦ１内～第４セルブロックＢＦ４内に配置されるメモリセルＭＣのそれぞれの位置による電気的特性の差又は偏差が低減される。
図１０～図１４は、一実施形態によるメモリセルの多様な例を示す断面図である。以下、図１０～図１４を参照して一実施形態によるメモリセル（ＭＣ、ＭＣ－１、ＭＣ－２、ＭＣ－３、ＭＣ－４）の詳細構成について説明する。
図１０を参照すると、メモリセルＭＣは、スイッチングユニット１４０と、スイッチングユニット１４０上に配置されたメモリユニット１５０と、を含む。スイッチングユニット１４０は、複数の第１ワードライン１３０－１のそれぞれの上に順次に積層された第１電極層１４２、スイッチング物質層１４４、及び第２電極層１４６を含む。
スイッチング物質層１４４は、電流の流れを制御するように構成される電流調整層である。スイッチング物質層１４４は、スイッチング物質層１４４の両端にかかった電圧及び／又はそれを介して流れる電流の大きさによって抵抗が変化する物質層を含む。例えば、スイッチング物質層１４４は、オボニック・スレッショルド・スイッチング（ＯＴＳ：ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有する物質層を含む。ＯＴＳ物質層を基にするスイッチング物質層１４４の例示的機能について簡単に説明すると、スイッチング物質層１４４に閾値電圧より小さい電圧が印加される場合、スイッチング物質層１４４は電流が殆ど流れない高抵抗状態を維持し、スイッチング物質層１４４に閾値電圧より大きい電圧が印加される場合、低抵抗状態になって電流が流れる。また、スイッチング物質層１４４を介して流れる電流が維持電流（ｈｏｌｄｉｎｇ ｃｕｒｒｅｎｔ）よりも小さくなると、スイッチング物質層１４４は高抵抗状態に変化する。
スイッチング物質層１４４は、ＯＴＳ物質層としてカルコゲナイド物質を含む。一実施形態において、スイッチング物質層１４４は、シリコン（Ｓｉ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、又はそれらの元素の組み合わせを含む。例えば、スイッチング物質層１４４は、約１４％濃度のシリコン（Ｓｉ）、約３９％濃度のテルル（Ｔｅ）、約３７％濃度のヒ素（Ａｓ）、約９％濃度のゲルマニウム（Ｇｅ）、及び約１％濃度のインジウム（Ｉｎ）を含む。ここで、百分率比は、原子構成要素が総１００％である原子百分率比であり、以下も同様である。他の実施形態において、スイッチング物質層１４４は、シリコン（Ｓｉ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）、セレン（Ｓｅ）、又はそれら元素の組み合わせを含む。例えば、スイッチング物質層１４４は、約５％濃度のシリコン（Ｓｉ）、約３４％濃度のテルル（Ｔｅ）、約２８％濃度のヒ素（Ａｓ）、約１１％濃度のゲルマニウム（Ｇｅ）、約２１％濃度の硫黄（Ｓ）、及び約１％濃度のセレン（Ｓｅ）を含む。また、他の実施形態において、スイッチング物質層１４４は、シリコン（Ｓｉ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）、セレン（Ｓｅ）、アンチモン（Ｓｂ）、又はそれらの元素の組み合わせを含む。例えば、スイッチング物質層１４４は、約２１％濃度のテルル（Ｔｅ）、約１０％濃度のヒ素（Ａｓ）、約１５％濃度のゲルマニウム（Ｇｅ）、約２％濃度の硫黄（Ｓ）、約５０％濃度のセレン（Ｓｅ）、及び約２％濃度のアンチモン（Ｓｂ）を含む。
一方、スイッチング物質層１４４は、ＯＴＳ物質層に限定されるものではなく、素子を選択するように駆動可能な多様な物質層を含む。例えば、スイッチング物質層１４４は、ダイオード、トンネルジャンクション（ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）、ＰＮＰダイオード、ＢＪＴ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、ＭＩＥＣ（ｍｉｘｅｄ ｉｏｎｉｃ－ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｄｕｃｔｉｏｎ）などを含むが、それらに限定されるものではない。
第１電極層１４２及び第２電極層１４６は、電流通路の機能を行う層であり、導電性物質によって形成される。例えば、第１電極層１４２及び第２電極層１４６は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからなる。第１電極層１４２及び第２電極層１４６は、それぞれＴｉＮ膜を含むが、それらに限定されるものではない。
メモリユニット１５０は、スイッチングユニット１４０上に順次に積層された第３電極層１５２、可変抵抗層１５４、及び第４電極層１５６を含む。
一実施形態において、可変抵抗層１５４は、加熱時間によって非晶質（ａｍｏｒｐｈｏｕｓ）状態と結晶質（ｃｒｙｓｔａｌｌｉｎｅ）状態との間で可逆的に変化する相変化物質を含む。例えば、可変抵抗層１５４は、可変抵抗層１５４の両端に印加される電圧によって発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔ）により相が可逆的に変化し、そのような相変化によって抵抗が変化する物質を含む。具体的に、相変化物質は、非晶質相において高抵抗状態になり、結晶質相において低抵抗状態になる。高抵抗状態を「０」と定義し、低抵抗状態「１」と定義することにより、可変抵抗層１５４にデータが保存される。
一実施形態において、可変抵抗層１５４は、周期律表のＶＩ族から１以上の元素（カルコゲン元素）、及び選択的にＩＩＩ、ＩＶ又はＶ族から１以上の化学的改質剤（ｃｈｅｍｉｃａｌ ｍｏｄｉｆｉｅｒ）を含む。例えば、可変抵抗層１５４は、Ｇｅ－Ｓｂ－Ｔｅを含む。ここで使用されるハイフン（－）表示された化学的組成表記は、特定混合物又は化合物に含まれる元素を表し、表された元素を含む全ての化学式構造を示す。例えば、Ｇｅ－Ｓｂ－Ｔｅは、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ２Ｓｂ２Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７のような物質である。
可変抵抗層１５４は、上記Ｇｅ－Ｓｂ－Ｔｅ以外にも、多様な相変化物質を含む。例えば、可変抵抗層１５４は、Ｇｅ－Ｔｅ、Ｓｂ－Ｔｅ、Ｉｎ－Ｓｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｂｉ－Ｓｂ－Ｔｅ（ＢＳＴ）、Ｉｎ－Ｓｂ－Ｔｅ（ＩＳＴ）、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｉｎ－Ｇｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｔｅ、Ｇｅ－Ｂｉ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｅ、Ａｓ－Ｓｂ－Ｔｅ、Ｓｎ－Ｓｂ－Ｂｉ、Ｇｅ－Ｔｅ－Ｏ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｔ、Ｉｎ－Ｓｎ－Ｓｂ－Ｔｅ、及びＡｓ－Ｇｅ－Ｓｂ－Ｔｅのうちの少なくとも一つ又はその組み合わせを含む。
可変抵抗層１５４をなす各元素は、多様な化学的組成比（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を有する。各元素の化学的組成比により、可変抵抗層１５４の結晶化温度、溶融温度、結晶化エネルギーによる相変化速度及びデータリテンション（ｒｅｔｅｎｔｉｏｎ）の特性が調節される。
可変抵抗層１５４は、炭素（Ｃ）、窒素（Ｎ）、シリコン（Ｓｉ）、酸素（Ｏ）、ビスマス（Ｂｉ）、スズ（Ｓｎ）のうちの少なくともいずれか１つの不純物を更に含む。不純物によりメモリ素子１００の駆動電流が変化する。また、可変抵抗層１５４は金属を更に含む。例えば、可変抵抗層１５４は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、タリウム（Ｔｌ）、鉛（Ｐｄ）、及びポロニウム（Ｐｏ）のうちの少なくともいずれか一つを含む。そのような金属物質は、可変抵抗層１５４の電気伝導性及び熱伝導性を上昇させ、それにより結晶化速度を速め、セット速度を速める。また金属物質は可変抵抗層１５４のデータリテンション特性を向上させる。
可変抵抗層１５４は、それぞれ異なる物性を有する２以上の層が積層された多層構造を有する。複層の数又は厚みは自由に選択される。複層間には、複数の層間において物質拡散を低減させるか又は防止する役割を行うバリア層が更に形成される。また、可変抵抗層１５４は、互いに異なる物質を含む複層が相互に積層される超格子（ｓｕｐｅｒ－ｌａｔｔｉｃｅ）構造を有する。例えば、可変抵抗層１５４は、Ｇｅ－Ｔｅからなる第１層と、Ｓｂ－Ｔｅからなる第２層とが相互に積層される構造を含む。但し、第１層及び第２層の物質がＧｅ－Ｔｅ及びＳｂ－Ｔｅに限定されるものではなく、上述の多様な物質をそれぞれ含んでもよい。
以上、可変抵抗層１５４として相変化物質を例示したが、本発明の技術的思想はそれらに限定されるものではなく、可変抵抗層１５４は抵抗変化特性を有する多様な物質を含む。
一実施形態において、可変抵抗層１５４が遷移金属酸化物を含む場合、メモリ素子１００は、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）になる。遷移金属酸化物を含む可変抵抗層１５４は、プログラム動作により、少なくとも１つの電気的通路が可変抵抗層１５４内に生成されるか又は消滅する。電気的通路が生成された場合、可変抵抗層１５４は低い抵抗値を有し、電気的通路が消滅した場合、可変抵抗層１５４は高い抵抗値を有する。そのような可変抵抗層１５４の抵抗値差を利用して、メモリ素子１００は、データを保存する。
可変抵抗層１５４が遷移金属酸化物からなる場合、遷移金属酸化物は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｍｎ、Ｙ、Ｎｉ、Ｃｏ、Ｚｎ、Ｎｂ、Ｃｕ、Ｆｅ、又はＣｒのうちから選択される少なくとも１つの金属を含む。例えば、遷移金属酸化物は、Ｔａ２Ｏ５－ｘ、ＺｒＯ２－ｘ、ＴｉＯ２－ｘ、ＨｆＯ２－ｘ、ＭｎＯ２－ｘ、Ｙ２Ｏ３－ｘ、ＮｉＯ１－ｙ、Ｎｂ２Ｏ５－ｘ、ＣｕＯ１－ｙ、又はＦｅ２Ｏ３－ｘのうちから選択される少なくとも１つの物質からなる単一層又は多重層からなる。上記物質において、ｘ及びｙは、それぞれ０≦ｘ≦１．５及び０≦ｙ≦０．５の範囲内で選択されるが、それらに限定されるものではない。
他の実施形態において、可変抵抗層１５４が磁性体からなる２個の電極とそれら２個の磁性体電極の間に介在する誘電体とを含むＭＴＪ（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）構造を有する場合、メモリ素子１００は、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）になる。
２個の電極はそれぞれ磁化固定層及び磁化自由層であり、それらの間に介在する誘電体はトンネルバリア層である。磁化固定層は一方向に固定された磁化方向を有し、磁化自由層は磁化固定層の磁化方向に平行又は反平行になるように変更可能な磁化方向を有する。磁化固定層及び磁化自由層の磁化方向は、トンネルバリア層の一面に平行であるが、それに限定されるものではない。磁化固定層及び磁化自由層の磁化方向は、トンネルバリア層の一面に垂直である。
磁化自由層の磁化方向が磁化固定層の磁化方向に平行である場合、可変抵抗層１５４は第１抵抗値を有する。一方、磁化自由層の磁化方向が磁化固定層の磁化方向に反平行である場合、可変抵抗層１５４は第２抵抗値を有する。そのような抵抗値の差を利用して、メモリ素子１００はデータを保存する。磁化自由層の磁化方向は、プログラム電流内電子のスピントルク（ｓｐｉｎ ｔｏｒｑｕｅ）によって変更される。
磁化固定層及び磁化自由層は磁性物質を含む。この場合、磁化固定層は、磁化固定層内の強磁性物質の磁化方向を固定させる反強磁性物質を更に含む。トンネルバリアは、Ｍｇ、Ｔｉ、Ａｌ、ＭｇＺｎ、及びＭｇＢのうちから選択されるいずれか１つの物質の酸化物からなるが、これらに限定されるものではない。
第３電極層１５２及び第４電極層１５６は、電流通路の機能を遂行する層であり、導電性物質によって形成される。例えば、第３電極層１５２及び第４電極層１５６は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、又はそれらの組み合わせからなる。一実施形態において、第３電極層１５２及び第４電極層１５６のうちの少なくとも一つは、可変抵抗層１５４を相変化させるのに十分な熱を発生させる導電物質を含む。例えば、第３電極層１５２及び第４電極層１５６は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、Ｃ、ＳｉＣ、ＳｉＣＮ、ＣＮ、ＴｉＣＮ、ＴａＣＮ、或いはそれらの組み合わせのような高融点金属若しくはそれらの窒化物、又はカーボン系導電物質からなる。しかし第３電極層１５２及び第４電極層１５６の材質は、上記物質に限定されるものではない。他の実施形態において、第３電極層１５２及び第４電極層１５６は、それぞれ金属、導電性金属窒化物、又は導電性金属酸化物からなる導電膜と、上記導電膜の少なくとも一部を覆う少なくとも１層の導電性障壁層と、を含む。導電性障壁層は、金属酸化物、金属窒化物、又はそれらの組み合わせからなるが、それらに限定されるものではない。
他の実施形態において、第１電極層～第４電極層（１４２、１４６、１５２、１５６）のうちの少なくとも１層は省略される。スイッチング物質層１４４と可変抵抗層１５４との直接接触による汚染又は接触不良などを低減させるか又は防止するために、第２電極層１４６及び第３電極層１５２のうちのいずれか１層は省略されない。また、図１０に示したものとは異なり、第２電極層１４６及び第３電極層１５２のうちのいずれか１層の厚みが相対的に厚く形成される。それにより、第３電極層１５２又は第４電極層１５６が発熱して可変抵抗層１５４が相変化されるとき、それに隣接するように配置されるスイッチング物質層１４４に発熱による影響が加えられることが低減されるか又は防止される（例えば、第３電極層１５２又は第４電極層１５６からの熱によりスイッチング物質層１４４が部分的に結晶化されるというように、スイッチング物質層１４４の劣化又は損傷の発生が低減されるか又は防止される）。
図１１を参照すると、メモリセルＭＣ－１は、複数の第１ワードライン１３０－１上に配置されるメモリユニット１５０と、メモリユニット１５０上に配置されるスイッチングユニット１４０と、を含む。
本実施形態によると、メモリセルＭＣ－１は、図１０を参照して説明したメモリセルＭＣと共にメモリ素子１００内で使用される。例えば、メモリセル（ＭＣ、ＭＣ－１）内に流れる電流の方向を略同一にするために、複数の第１ワードライン１３０－１と複数の第１ビットライン１６０－１との間にメモリセルＭＣ－１が配置され、複数の第１ビットライン１６０－１と複数の第２ワードライン１３０－２との間にメモリセルＭＣが配置される。
図１２を参照すると、メモリセルＭＣ－２は傾斜側壁１５０ＳＷを有し、可変抵抗層１５４の上面の第２方向（Ｙ方向）に沿った幅はスイッチング物質層１４４の上面の第２方向に沿った幅よりも狭い。
一実施形態において、複数の第１ワードライン１３０－１上及び第１絶縁層１３２－１上にメモリスタック（図示せず）を形成し、メモリスタック上にマスクパターン（図示せず）を形成した後、マスクパターンをエッチングマスクとして使用してメモリスタックに異方性エッチング工程を遂行することによりメモリセルＭＣ－２が形成される。異方性エッチング工程において、メモリセルＭＣ－２の上部幅がエッチング雰囲気に更に長く露出されることにより、メモリセルＭＣ－２は傾斜側壁１５０ＳＷを有する。
図１３を参照すると、メモリセルＭＣ－３は、可変抵抗層１５４の両側壁上に配置されたスペーサ１５８を更に含む。
一実施形態において、第３電極層１５２上に絶縁層（図示せず）を形成し、絶縁層にトレンチを形成した後、トレンチの側壁上にスペーサ１５８を形成する。その後、スペーサ１５８上に、トレンチを充填する可変抵抗層１５４を形成する。スペーサ１５８は、その上部幅よりもその下部幅が更に小さい形状に形成される。上述の製造工程は、ダマシン（Ｄａｍａｓｃｅｎｅ）工程と呼ばれる。
図１４を参照すると、メモリセルＭＣ－４は「Ｌ」形状を有する第３電極層１５２Ａを含み、第３電極層１５２Ａの両側壁上にはスペーサ１５２Ｂが形成される。
第３電極層１５２Ａは、可変抵抗層１５４を相変化させるのに十分な熱を発生させるように構成される導電物質を含む。ここで、第３電極層１５２Ａは、加熱電極（ｈｅａｔｉｎｇ ｅｌｅｃｔｒｏｄｅ）と呼ばれる。第３電極層１５２Ａと可変抵抗層１５４との間の相対的に狭い接触面積により、メモリユニット１５０の信頼性が向上する。
図１５は、一実施形態によるメモリ素子１００Ａの他の例を示すレイアウト図である。図１５は、図３の第４セルブロックＢＦ４部分のレイアウトを示す。図１５において、図１～図１４と同一の参照符号は、同一構成要素を意味する。
図１５を参照すると、第３ワードラインコンタクト（１３４－３Ａ、１３４－３Ｂ）は、ジグザグ形状に配列される。即ち、複数の第３ワードライン１３０－３の中の奇数番目の第３ワードライン１３０－３に連結される第３ワードラインコンタクト１３４－３Ａと、複数の第３ワードライン１３０－３の中の偶数番目の第３ワードライン１３０－３に連結される第３ワードラインコンタクト１３４－３Ｂと、が第１方向（Ｘ方向）に所定間隔ほど離隔されて配置される。
図１５に示していないが、第１ワードラインコンタクト１３４－１、第２ワードラインコンタクト１３４－２、第１ビットラインコンタクト１６４－１、及び第２ビットラインコンタクト１６４－２のいずれも、第３ワードラインコンタクト（１３４－３Ａ、１３４－３Ｂ）に類似してジグザグ形状に配列される。
図１６は、一実施形態によるメモリ素子１００Ｂの第２の例を示す断面図である。図１６は、図４～図７のＢ１－Ｂ１’線に沿った断面に対応する断面を示す。図１６において、図１～図１５と同一の参照符号は、同一構成要素を意味する。
図１６を参照すると、第１ビットラインコンタクト１６４－１及び第２ビットラインコンタクト１６４－２は、複数のスタッドＣＯ＿Ｕを含む。例えば、第１ビットラインコンタクト１６４－１は、層間絶縁膜１２０によって取り囲まれるスタッドＣＯ＿Ｕと、第１絶縁層１３２－１及び第２絶縁層１４８－１によって取り囲まれるスタッドＣＯ＿Ｕとの積層構造を有する。第２ビットラインコンタクト１６４－２は、層間絶縁膜１２０によって取り囲まれるスタッドＣＯ＿Ｕ、第１絶縁層１３２－１及び第２絶縁層１４８－１によって取り囲まれるスタッドＣＯ＿Ｕ、第３絶縁層１６２－１及び第４絶縁層１４８－２によって取り囲まれるスタッドＣＯ＿Ｕ、並びに第５絶縁層１３２－２及び第６絶縁層１４８－３によって取り囲まれるスタッドＣＯ＿Ｕの積層構造を有する。
図示していないが、第１ワードラインコンタクト１３４－１（図８）、第２ワードラインコンタクト１３４－２（図８）、及び第３ワードラインコンタクト１３４－３（図８）も、複数のスタッドＣＯ＿Ｕの積層構造によって形成される。
図１７及び図１８は、一実施形態によるメモリ素子１００Ｃの第３の例を示す断面図である。図１７は、図４～図７のＡ１－Ａ１’線に沿った断面に対応する断面を示し、図１８は、図４～図７のＢ１－Ｂ１’線に沿った断面に対応する断面を示す。図１７及び図１８において、図１～図１６と同一の参照符号は、同一構成要素を意味する。
図１７及び図１８を参照すると、第１方向（Ｘ方向）に延長される複数の第１ワードライン１３０－１、複数の第２ワードライン１３０－２、複数の第３ワードライン１３０－３、及び複数の第４ワードライン１３０－４と、第２方向（Ｙ方向）に延長される複数の第１ビットライン１６０－１、複数の第２ビットライン１６０－２、複数の第３ビットライン１６０－３、及び複数の第４ビットライン１６０－４とが、基板１１０上でそれぞれ異なるレベル上に配置される。
メモリセルＭＣは、複数の第１ワードライン１３０－１と複数の第１ビットライン１６０－１との間、複数の第２ワードライン１３０－２と複数の第２ビットライン１６０－２との間、複数の第３ワードライン１３０－３と複数の第３ビットライン１６０－３との間、及び複数の第４ワードライン１３０－４と複数の第４ビットライン１６０－４との間にそれぞれ配置される。
複数の第１ワードライン１３０－１は、複数の第４ワードライン１３０－４に垂直にオーバーラップし、複数の第１ワードライン１３０－１のそれぞれに連結される第１ワードラインコンタクト１３４－１が複数の第４ワードライン１３０－４のそれぞれに連結される第４ワードラインコンタクト１３４－４に電気的に連結される。複数の第２ワードライン１３０－２は、複数の第３ワードライン１３０－３に垂直にオーバーラップし、複数の第２ワードライン１３０－２のそれぞれに連結される第２ワードラインコンタクト１３４－２が複数の第３ワードライン１３０－３のそれぞれに連結される第３ワードラインコンタクト１３４－３に電気的に連結される。
複数の第１ビットライン１６０－１は、複数の第２ビットライン１６０－２に垂直にオーバーラップし、複数の第１ビットライン１６０－１のそれぞれに連結される第１ビットラインコンタクト１６４－１が複数の第２ビットライン１６０－２のそれぞれに連結される第２ビットラインコンタクト１６４－２に電気的に連結される。複数の第３ビットライン１６０－３は、複数の第４ビットライン１６０－４に垂直にオーバーラップし、複数の第３ビットライン１６０－３のそれぞれに連結される第３ビットラインコンタクト１６４－３が複数の第４ビットライン１６０－４のそれぞれに連結される第４ビットラインコンタクト１６４－４に電気的に連結される。
複数の第１ビットライン１６０－１と複数の第２ワードライン１３０－２との間、複数の第２ビットライン１６０－２と複数の第３ワードライン１３０－３との間、及び複数の第３ビットライン１６０－３と複数の第４ワードライン１３０－４との間には、中間絶縁層（１８２－１、１８２－２、１８２－３）が更に形成される。
図１９及び図２０は、一実施形態によるメモリ素子１００Ｄの第４の例を示す断面図である。図１９は、図４及び図５のＡ１－Ａ１’線に沿った断面に対応する断面を示し、図２０は、図４及び図５のＢ１－Ｂ１’線に沿った断面に対応する断面を示す。
図１９及び図２０を参照すると、複数の第１ワードライン１３０－１は基板１１０上で第１方向（図１９のＸ方向）に沿って延長され、複数の第１ビットライン１６０－１は複数の第１ワードライン１３０－１上で第２方向（図２０のＹ方向）に沿って延長される。複数の第２ワードライン１３０－２は複数の第１ビットライン１６０－１上で第１方向に沿って延長され、複数の第２ワードライン１３０－２は複数の第１ワードライン１３０－１から第１方向に沿って第１幅Ｗ１（図２Ｂ）の１／２倍ほどシフトされるか又はオフセットされて配置される。複数の第２ビットライン１６０－２は、複数の第２ワードライン１３０－２上で第２方向に沿って延長され、複数の第１ビットライン１６０－１に垂直にオーバーラップするように配置される。
複数の第２ビットライン１６０－２のそれぞれは第２ビットラインコンタクト１６４－２を介して複数の第１ビットライン１６０－１に電気的に連結され、複数の第１ビットライン１６０－１のそれぞれは第１ビットラインコンタクト１６４－１を介して第１ビットライン駆動領域ＤＲ＿ＢＬ１に電気的に連結される。
本実施形態によると、ワードラインコンタクト（１３４－１、１３４－２）及びビットラインコンタクト（１６４－１、１６４－２）がワードライン（１３０－１、１３０－２）及び（ビットライン１６０－１、１６０－２）のそれぞれの中央地点に連結されることにより、ワードライン（１３０－１、１３０－２）及びビットライン（１６０－１、１６０－２）から駆動回路領域ＤＲ（図２Ｂ）まで低減されるか又は最小化された長さを有する配線連結構造が得られる。従って、メモリ素子１００Ｄは相対的にコンパクトなサイズを有する。また、ワードラインコンタクト（１３４－１、１３４－２）及びビットラインコンタクト（１６４－１、１６４－２）がワードライン（１３０－１、１３０－２）及びビットライン（１６０－１、１６０－２）のそれぞれの中央地点に連結されることにより、メモリセルＭＣのそれぞれの位置による電気的特性の差又は偏差が低減される。
図２１及び図２２は、一実施形態によるメモリ素子１００Ｅの第５の例を示す断面図である。図２１は、図４及び図５のＡ１－Ａ１’線に沿った断面に対応する断面を示し、図２２は、図４及び図５のＢ１－Ｂ１’線に沿った断面に対応する断面を示す。
図２１及び図２２を参照すると、複数の第１ワードライン１３０－１は基板１１０上で第１方向（図２１のＸ方向）に沿って延長され、複数の第１ビットライン１６０－１は複数の第１ワードライン１３０－１上で第２方向（図２２のＹ方向）に沿って延長される。複数の第２ワードライン１３０－２は複数の第１ビットライン１６０－１上で第１方向に沿って延長され、複数の第２ワードライン１３０－２は複数の第１ワードライン１３０－１に垂直にオーバーラップするように配置される。複数の第２ビットライン１６０－２は、複数の第２ワードライン１３０－２上で第２方向に沿って延長され、複数の第１ビットライン１６０－１から第２方向に沿って第２幅Ｗ２（図２Ｃ）の１／２倍ほどシフトされるか又はオフセットされて配置される。
複数の第２ワードライン１３０－２のそれぞれは第２ワードラインコンタクト１３４－２を介して複数の第１ワードライン１３０－１に電気的に連結され、複数の第１ワードライン１３０－１のそれぞれは第１ワードラインコンタクト１３４－１を介して第１ワードライン駆動領域ＤＲ＿ＷＬ１に電気的に連結される。
本実施形態によると、ワードラインコンタクト（１３４－１、１３４－２）及びビットラインコンタクト（１６４－１、１６４－２）がワードライン（１３０－１、１３０－２）及びビットライン（１６０－１、１６０－２）のそれぞれの中央地点に連結されることにより、ワードライン（１３０－１、１３０－２）及びビットライン（１６０－１、１６０－２）から駆動回路領域ＤＲ（図２Ｃ参照）まで低減されるか又は最小化された長さを有する配線連結構造が得られる。従って、メモリ素子１００Ｅは相対的にコンパクトなサイズを有する。また、ワードラインコンタクト（１３４－１、１３４－２）及びビットラインコンタクト（１６４－１、１６４－２）がワードライン（１３０－１、１３０－２）及びビットライン（１６０－１、１６０－２）のそれぞれの中央地点に連結されることにより、メモリセルＭＣのそれぞれの位置による電気的特性の差又は偏差が低減される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明のメモリ素子は、例えばデータ保存関連の技術分野に効果的に適用可能である。
１０、１０Ａ～１０Ｃ、１００、１００Ａ～１００Ｅ メモリ素子
１１０ 基板
１１０Ｔ 基板の上面
１１２ 素子分離膜
１１４ エッチング停止膜
１２０ 層間絶縁膜
１２０－１～１２０－４ 第１～第４下部絶縁層
１２４ 多層配線構造
１２６－１、１２６－２ 第１、第２ビア
１２８－１、１２８－２ 第１、第２配線層
１３０－１、１３０－２、１３０－３、１３０－４ 第１～第４ワードライン
１３２－１ 第１絶縁層
１３２－２ 第５絶縁層
１３２－３ 第９絶縁層
１３４－１、１３４－２、１３４－３、１３４－４ ワードラインコンタクト
１３４－３Ａ、１３４－３Ｂ 第３ワードラインコンタクト １４０ スイッチングユニット
１４２ 第１電極層
１４４ スイッチング物質層
１４６ 第２電極層
１４８－１ 第２絶縁層
１４８－２ 第４絶縁層
１４８－３ 第６絶縁層
１４８－４ 第８絶縁層
１５０ メモリユニット
１５０ＳＷ 傾斜側壁
１５２、１５２Ａ 第３電極層
１５２Ｂ、１５８ スペーサ
１５４ 可変抵抗層
１５６ 第４電極層 １６０－１、１６０－２、１６０－３、１６０－４ 第１～第４ビットライン
１６２－１ 第３絶縁層
１６２－２ 第７絶縁層
１６４－１、１６４－２、１６４－３、１６４－４ ビットラインコンタクト
ＢＦ１～ＢＦ４ 第１～第４セルブロック
ＢＬ１～ＢＬ４ ビットライン
ＣＯ＿Ｕ スタッド
ＤＲ 駆動回路領域
ＤＲ＿ＢＬ１、ＤＲ＿ＢＬ２ 第１、第２ビットライン駆動領域
ＤＲ＿ＷＬ１、ＤＲ＿ＷＬ２ 第１、第２ワードライン駆動領域
ＧＩ ゲート絶縁膜
ＧＬ ゲート
ＧＳ ゲートスペーサ
ＬＶ１～ＬＶ５ 第１～第５レベル
ＭＣ メモリセル
ＭＣ－１～ＭＣ－４ 第１～第４メモリセル
ＲＭ 可変抵抗物質層
ＳＢ１Ａ～ＳＢ１Ｄ サブセルアレイ領域
ＳＢ２Ａ～ＳＢ２Ｄ、ＳＢ３Ａ～ＳＢ３Ｄ、ＳＢ４Ａ～ＳＢ４Ｄ 第１～第４サブセルアレイ領域
ＳＤ ソース／ドレイン領域
ＳＷ スイッチング素子
ＴＲ トランジスタ
ＷＬ１１、ＷＬ１２ 下部ワードライン
ＷＬ２１、ＷＬ２２ 上部ワードライン

Claims (17)

  1. メモリ素子であって、
    基板上の第１レベルに位置する第１セルブロックと、
    前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、を有し、
    前記第１セルブロック及び前記第２セルブロックのそれぞれは、
    前記基板の上面に平行な第１方向に延長されたワードラインと、
    前記ワードラインの中央地点に連結されるワードラインコンタクトと、
    前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、
    前記ビットラインの中央地点に連結されるビットラインコンタクトと、
    前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、
    前記第２セルブロックは、前記第１セルブロックに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、
    前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅とを有し、
    前記メモリ素子の平面図において、前記第２セルブロックは、前記第１セルブロックから前記第１方向に前記第１幅の１／２倍オフセットされ、
    前記第２セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第１セルブロック内の前記ビットラインに電気的に連結されることを特徴とするメモリ素子。
  2. 前記メモリ素子の平面図において、前記第１セルブロックと前記第２セルブロックとは、部分的に垂直にオーバーラップし、
    前記メモリセルは、メモリユニット及びスイッチングユニットを含むことを特徴とする請求項１に記載のメモリ素子。
  3. 前記メモリ素子の平面図において、前記第２セルブロック内の前記ワードラインは、前記第１セルブロック内の前記ワードラインから前記第１幅の１／２倍前記第１方向に沿ってオフセットされることを特徴とする請求項１に記載のメモリ素子。
  4. メモリ素子であって、
    基板上の第１レベルに位置する第１セルブロックと、
    前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、を有し、
    前記第１セルブロック及び前記第２セルブロックのそれぞれは、前記基板の上面に平行な第１方向に延長されたワードラインと、
    前記ワードラインの中央地点に連結されるワードラインコンタクトと、
    前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、
    前記ビットラインの中央地点に連結されるビットラインコンタクトと、
    前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、
    前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅とを有し、
    前記メモリ素子の平面図において、前記第２セルブロックは、前記第１セルブロックから前記第２方向に前記第２幅の１／２倍オフセットされ、
    前記第２セルブロック内の前記ワードラインは、前記ワードラインコンタクトにより前記第１セルブロック内の前記ワードラインに電気的に連結されることを特徴とするメモリ素子。
  5. 前記メモリ素子の平面図において、前記第２セルブロック内の前記ビットラインは、前記第１セルブロック内の前記ビットラインから前記第２幅の１／２倍前記第２方向に沿ってオフセットされることを特徴とする請求項４に記載のメモリ素子。
  6. 前記メモリ素子の平面図において、前記第１セルブロックと前記第２セルブロックとは、部分的に垂直にオーバーラップし、
    前記メモリセルは、メモリユニット及びスイッチングユニットを含むことを特徴とする請求項４に記載のメモリ素子。
  7. メモリ素子であって、
    基板上に配置された第１セルブロックと、
    前記第１セルブロック上に配置された第２セルブロックと、
    前記第２セルブロック上に配置された第３セルブロックと、
    前記第３セルブロック上に配置された第４セルブロックと、を有し、
    前記第１セルブロック～前記第４セルブロックのそれぞれは、
    前記基板の上面に平行な第１方向に延長されたワードラインと、
    前記ワードラインの中央地点に連結されるワードラインコンタクトと、
    前記基板の上面に平行であり、前記第１方向に交差する第２方向に延長されたビットラインと、
    前記ビットラインの中央地点に連結されるビットラインコンタクトと、
    前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、
    前記第１セルブロック～前記第４セルブロックのうちの少なくとも一つは、前記第１セルブロック～前記第４セルブロックのうちの他の一つに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、
    前記第１セルブロックは、前記第１方向に沿って第１幅と前記第２方向に沿って第２幅と、を有し、
    前記第２セルブロックは、前記第１セルブロックに対して前記第１幅の１／２倍前記第１方向に沿ってオフセットされ、
    前記第３セルブロックは、前記第１セルブロックに対して前記第１幅の１／２倍前記第１方向に沿ってオフセットされ、且つ前記第２幅の１／２倍前記第２方向に沿ってオフセットされ、
    前記第４セルブロックは、前記第１セルブロックに対して前記第２幅の１／２倍前記第２方向に沿ってオフセットされ、
    前記第４セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第３セルブロック内の前記ビットラインに電気的に連結され、
    前記第２セルブロック内の前記ビットラインは、前記ビットラインコンタクトにより前記第１セルブロック内の前記ビットラインに電気的に連結されることを特徴とするメモリ素子。
  8. 前記メモリセルは、メモリユニット及びスイッチングユニットを含むことを特徴とする請求項７に記載のメモリ素子。
  9. 前記基板と前記第１セルブロックとの間に配置された第１ワードライン駆動領域、第２ワードライン駆動領域、第１ビットライン駆動領域、及び第２ビットライン駆動領域を更に含み、
    前記メモリ素子の平面図において、前記第１ワードライン駆動領域及び前記第２ワードライン駆動領域と前記第１ビットライン駆動領域及び前記第２ビットライン駆動領域とのうちの一つは、他の一つと垂直にオーバーラップしないことを特徴とする請求項７に記載のメモリ素子。
  10. 前記メモリ素子の平面図において、前記第１ワードライン駆動領域は、前記第１セルブロック及び前記第４セルブロックのそれぞれの前記ワードラインコンタクトに垂直にオーバーラップし、
    前記メモリ素子の平面図において、前記第２ワードライン駆動領域は、前記第２セルブロック及び前記第３セルブロックのそれぞれの前記ワードラインコンタクトに垂直にオーバーラップすることを特徴とする請求項９に記載のメモリ素子。
  11. 前記メモリ素子の平面図において、前記第１ビットライン駆動領域は、前記第１セルブロック及び前記第２セルブロックのそれぞれの前記ビットラインコンタクトに垂直にオーバーラップし、
    前記メモリ素子の平面図において、前記第２ビットライン駆動領域は、前記第３セルブロック及び前記第４セルブロックのそれぞれの前記ビットラインコンタクトに垂直にオーバーラップすることを特徴とする請求項９に記載のメモリ素子。
  12. メモリ素子であって、
    基板上の第１レベルに位置する第１セルブロックと、
    前記基板上の前記第１レベルと異なる第２レベルに位置する第２セルブロックと、
    前記基板上の前記第１レベル及び前記第２レベルと異なる第３レベルに位置する第３セルブロックと、
    前記基板上の前記第１レベル～前記第３レベルと異なる第４レベルに位置する第４セルブロックと、を有し、
    前記第１セルブロック～前記第４セルブロックのそれぞれは、
    前記基板の上面に平行な第１方向に離隔されて配置された第１サブセルアレイ領域及び第２サブセルアレイ領域と、
    前記第１方向に交差する第２方向に前記第１サブセルアレイ領域及び第２サブセルアレイ領域からそれぞれ離隔されて配置された第３サブセルアレイ領域及び第４サブセルアレイ領域と、を含み、
    前記第１セルブロック～前記第４セルブロックは、互いに対して前記第１方向及び前記第２方向のうちの少なくとも一つに沿ってオフセットされ、
    前記第１セルブロックの前記第４サブセルアレイ領域上に前記第２セルブロックの前記第３サブセルアレイ領域が配置され、
    前記第２セルブロックの前記第３サブセルアレイ領域上に前記第３セルブロックの前記第１サブセルアレイ領域が配置され、
    前記第３セルブロックの前記第１サブセルアレイ領域上に前記第４セルブロックの前記第２サブセルアレイ領域が配置されることを特徴とするメモリ素子。
  13. 前記第１セルブロックは、
    前記第１方向に延長された複数の第１ワードラインと、
    前記第２方向に延長された複数の第１ビットラインと、
    前記第１サブセルアレイ領域と前記第２サブセルアレイ領域との間に配置され、前記複数の第１ワードラインに連結される第１ワードラインコンタクトと、
    前記第１サブセルアレイ領域と前記第３サブセルアレイ領域との間に配置され、前記複数の第１ビットラインに連結される第１ビットラインコンタクトと、を更に含むことを特徴とする請求項１２に記載のメモリ素子。
  14. 前記第１サブセルアレイ領域内に配置された前記複数の第１ワードラインのそれぞれは、
    前記第２サブセルアレイ領域内に配置された前記複数の第１ワードラインのそれぞれに連結されることを特徴とする請求項１３に記載のメモリ素子。
  15. 前記第２セルブロックは、
    前記第２方向に延長された前記複数の第１ビットラインと、
    前記第１方向に延長された複数の第２ワードラインと、
    前記第１サブセルアレイ領域と前記第２サブセルアレイ領域との間に配置され、前記複数の第２ワードラインに連結される第２ワードラインコンタクトと、を含むことを特徴とする請求項１３に記載のメモリ素子。
  16. 前記メモリ素子の平面図において、前記第１セルブロックの前記第１ワードラインコンタクトは、前記第２セルブロックの前記第２ワードラインコンタクトにオーバーラップしないことを特徴とする請求項１５に記載のメモリ素子。
  17. 前記第１セルブロックは、前記第１方向に沿って第１幅を有し、
    前記メモリ素子の平面図において、前記第１セルブロックの前記第１ワードラインコンタクトは、前記第２セルブロックの前記第２ワードラインコンタクトから前記第１幅の１／２倍離隔されることを特徴とする請求項１５に記載のメモリ素子。
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