JPH01204165A - メモリ縮退制御方式 - Google Patents
メモリ縮退制御方式Info
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- JPH01204165A JPH01204165A JP63027885A JP2788588A JPH01204165A JP H01204165 A JPH01204165 A JP H01204165A JP 63027885 A JP63027885 A JP 63027885A JP 2788588 A JP2788588 A JP 2788588A JP H01204165 A JPH01204165 A JP H01204165A
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- 238000001514 detection method Methods 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 22
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- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はメモリ縮退制御方式に関し、
エラービット以外の正常なビットを有効に使用して縮退
運転を行うことを目的とし、 主記憶装置の各ビットを分割する複数のブロックにそれ
ぞれ対応する第２のエラー検出訂正回路と、第１のエラ
ー検出訂正回路より出力されたエラー検出情報に基づき
エラービットの属するブロックを判別し、複数の第２の
エラー検出訂正回路のうち正常な該ブロックに対応する
第２のエラー検出訂正回路に第１のエラー検出訂正回路
を切り換える縮退制御部と、切り換えられた前記第２の
エラー検出訂正回路に該ブロックに対応するデータを出
力する前記処理装置と、該処理装置より出力されるアド
レスデータを変換して該主記憶装置の該当ブロックをア
ドレスするアドレス変換部とを設け、主記憶装置の各ビ
ットを複数のブロックに分割しエラービットに対応する
ブロックを排除するとともに、他の正常ブロックにそれ
ぞれ新たにデータとチェックビットとを設けてアクセス
するように構成する。
運転を行うことを目的とし、 主記憶装置の各ビットを分割する複数のブロックにそれ
ぞれ対応する第２のエラー検出訂正回路と、第１のエラ
ー検出訂正回路より出力されたエラー検出情報に基づき
エラービットの属するブロックを判別し、複数の第２の
エラー検出訂正回路のうち正常な該ブロックに対応する
第２のエラー検出訂正回路に第１のエラー検出訂正回路
を切り換える縮退制御部と、切り換えられた前記第２の
エラー検出訂正回路に該ブロックに対応するデータを出
力する前記処理装置と、該処理装置より出力されるアド
レスデータを変換して該主記憶装置の該当ブロックをア
ドレスするアドレス変換部とを設け、主記憶装置の各ビ
ットを複数のブロックに分割しエラービットに対応する
ブロックを排除するとともに、他の正常ブロックにそれ
ぞれ新たにデータとチェックビットとを設けてアクセス
するように構成する。
〔産業上の利用分野〕
本発明は、メモリエラーが発生したとき正常なピッ１−
を有効に使用してデータ処理を続行するメモリ縮退制御
方式の改良に関する。
を有効に使用してデータ処理を続行するメモリ縮退制御
方式の改良に関する。
〔従来の技術及び発明が解決しようとする課題〕第３図
は従来の縮退制御方式（その１）説明図、第４図は従来
の縮退制御方式（その２）説明図である。
は従来の縮退制御方式（その１）説明図、第４図は従来
の縮退制御方式（その２）説明図である。
データ処理装置において、プログラム、データ等が格納
される主記憶装置（主メモリ）は年々大容量化されつつ
あるが、その内の１ビツトでも障害が発生すると重大な
障害を引き起こし、システムダウンにつながる。
される主記憶装置（主メモリ）は年々大容量化されつつ
あるが、その内の１ビツトでも障害が発生すると重大な
障害を引き起こし、システムダウンにつながる。
このため、大規模装置では、主記憶装置より読出された
データをチェックし、データエラーの検出およびその訂
正を行う機能が設けられる。
データをチェックし、データエラーの検出およびその訂
正を行う機能が設けられる。
この機能の内、ＦＣＣ（Ｅｒｏｒｒ Ｃｈｅｃｋ ａｎ
ｄ Ｃｏｒｒｅｃｔ）方式と呼ばれてよく用いられてい
るものは、１ビツトエラーの１００％検出および訂正、
２ビツトエラーの１００％検出を行うもので、この機能
を実現するためには、８ ／１６／３２／６４ビットの
データに対してそれぞれ６ ／６ ／７ ／８ビットの
チェックビットが必要なことが知られている。
ｄ Ｃｏｒｒｅｃｔ）方式と呼ばれてよく用いられてい
るものは、１ビツトエラーの１００％検出および訂正、
２ビツトエラーの１００％検出を行うもので、この機能
を実現するためには、８ ／１６／３２／６４ビットの
データに対してそれぞれ６ ／６ ／７ ／８ビットの
チェックビットが必要なことが知られている。
このＥＣＣ方式では１ビツトエラーが検出された場合、
どの位置のビットが障害なのかが判り訂正することがで
きるが、複数回同一ビットでエラーが発生する場合はハ
ード的な障害、即ちそのビットの属するメモリチップに
障害があると考えられるから、訂正可能であってもその
ビットは使用しない方がよい。
どの位置のビットが障害なのかが判り訂正することがで
きるが、複数回同一ビットでエラーが発生する場合はハ
ード的な障害、即ちそのビットの属するメモリチップに
障害があると考えられるから、訂正可能であってもその
ビットは使用しない方がよい。
このため、障害部分を排除し、残った正常部分を使用し
て処理を続行する方式をメモリ縮退制御方式と称するが
、その方法として、 （１） メモリをブロックに分割し、障害の発生した
メモリブロックを使用禁止とする（第３図参照）（２）
予備のビットを持たせて障害ビットと代替えする（第４
図参照） 等が考えられる。
て処理を続行する方式をメモリ縮退制御方式と称するが
、その方法として、 （１） メモリをブロックに分割し、障害の発生した
メモリブロックを使用禁止とする（第３図参照）（２）
予備のビットを持たせて障害ビットと代替えする（第４
図参照） 等が考えられる。
しかし、（１）の方法はメモリブロック１０がそれぞれ
独立して存在しなければならず、また障害の発生したメ
モリブロック１０は１ビツトの障害のため、他の正常ビ
ットがすべで使用できなくなるという問題があり、また
（２）の方式は、データのどのビットに障害が発生する
か分からないので、結局１語長（主記憶装置のアクセス
単位のビット幅）分の予備ビット１１を設けなければな
らず、また代替手段１２も複雑になるという課題がある
。
独立して存在しなければならず、また障害の発生したメ
モリブロック１０は１ビツトの障害のため、他の正常ビ
ットがすべで使用できなくなるという問題があり、また
（２）の方式は、データのどのビットに障害が発生する
か分からないので、結局１語長（主記憶装置のアクセス
単位のビット幅）分の予備ビット１１を設けなければな
らず、また代替手段１２も複雑になるという課題がある
。
本発明は上記課題に鑑み、障害ピントが発生した場合、
その障害ビット番除いた残りのビットを有効に使用して
縮退運転を行うメモリ縮退制御方式を提供することを目
的とする。
その障害ビット番除いた残りのビットを有効に使用して
縮退運転を行うメモリ縮退制御方式を提供することを目
的とする。
上記目的を達成するため、本発明のメモリ縮退制御方式
は、第１図実施例のデータ処理装置ブロック図に示すよ
うに、 主記憶装置の各ビットを分割する複数のブロック（５０
）にそれぞれ対応する第２のエラー検出訂正回路（ＥＣ
Ｃ１〜ＥＣＣ３）と、 主記４ｇ装置（２）のビット幅を持つ第１のエラー検出
訂正回路（ＥＣＣ０）より出力されたエラー検出情ＩＩ
（５１）に基づきエラービットの属するブロック（５
０）を判別し、複数の第２のエラー検出訂正回路（ＥＣ
ＣＩ〜［ＣＣ３）のうち正常な該ブロックに対応する第
２のエラー検出訂正回路に第１のエラー検出訂正回路を
切り換える縮退制御部（３）と、切り換えられた前記第
２のエラー検出訂正回路に該ブロックに対応するデータ
を出力する前記処理装置（１）と、 該処理装置（１）より出力されるアドレスデータを変換
して該主記憶装置（２）の該当ブロックをアドレスする
アドレス変換部（４）とを設ける。
は、第１図実施例のデータ処理装置ブロック図に示すよ
うに、 主記憶装置の各ビットを分割する複数のブロック（５０
）にそれぞれ対応する第２のエラー検出訂正回路（ＥＣ
Ｃ１〜ＥＣＣ３）と、 主記４ｇ装置（２）のビット幅を持つ第１のエラー検出
訂正回路（ＥＣＣ０）より出力されたエラー検出情ＩＩ
（５１）に基づきエラービットの属するブロック（５
０）を判別し、複数の第２のエラー検出訂正回路（ＥＣ
ＣＩ〜［ＣＣ３）のうち正常な該ブロックに対応する第
２のエラー検出訂正回路に第１のエラー検出訂正回路を
切り換える縮退制御部（３）と、切り換えられた前記第
２のエラー検出訂正回路に該ブロックに対応するデータ
を出力する前記処理装置（１）と、 該処理装置（１）より出力されるアドレスデータを変換
して該主記憶装置（２）の該当ブロックをアドレスする
アドレス変換部（４）とを設ける。
主記土ａ装置２の各ビットを複数のブロック５０に分割
し、それぞれのブロック５０に対応して第２のエラー検
出訂正回路ＥＣＣｌ〜ＥＣＣ５を設ける。
し、それぞれのブロック５０に対応して第２のエラー検
出訂正回路ＥＣＣｌ〜ＥＣＣ５を設ける。
例えば主記憶装置２のビット幅がデータ６４ビツト＋チ
ェックビツト８ビツト＝７２ビツトとし、これを均等に
３分割するとすれば、ビット０〜２１゜ビット２２〜４
３．ビット４４〜６５を第２のエラー検出訂正回路ＥＣ
Ｃｌ〜ＥＣＣ５がアクセスすることになり、それぞれの
ブロック５０はデータ１６ビツト、チェックビット６ビ
ツト 従って、１ビツトエラーの場合は障害ブロック以外の２
ブロツクが正常として使用されるため、（データ１６ビ
ツト＋チェックビツト６ビツト）×２−４４ビツトが使
用され、これがアクセス単位となる。
ェックビツト８ビツト＝７２ビツトとし、これを均等に
３分割するとすれば、ビット０〜２１゜ビット２２〜４
３．ビット４４〜６５を第２のエラー検出訂正回路ＥＣ
Ｃｌ〜ＥＣＣ５がアクセスすることになり、それぞれの
ブロック５０はデータ１６ビツト、チェックビット６ビ
ツト 従って、１ビツトエラーの場合は障害ブロック以外の２
ブロツクが正常として使用されるため、（データ１６ビ
ツト＋チェックビツト６ビツト）×２−４４ビツトが使
用され、これがアクセス単位となる。
ここで、正常時に使用される第１のエラー検出訂正回路
ＥＣＣＯがエラービットを検出したとき、縮退制御部３
はそのエラービット位置よりその属するブロック５０を
判別し、そのブロック５０を障害ブロックとしてエラー
検出訂正回路を第１のエラー検出訂正回路ＥＣＣＯより
正常ブロックに対応する第２のエラー検出訂正回路、例
えば３分割でＥＣＣ３に対応するブロック５０に障害が
発生したときはＩＥＣＣＩおよびＥＣＣ２に切り換える
。
ＥＣＣＯがエラービットを検出したとき、縮退制御部３
はそのエラービット位置よりその属するブロック５０を
判別し、そのブロック５０を障害ブロックとしてエラー
検出訂正回路を第１のエラー検出訂正回路ＥＣＣＯより
正常ブロックに対応する第２のエラー検出訂正回路、例
えば３分割でＥＣＣ３に対応するブロック５０に障害が
発生したときはＩＥＣＣＩおよびＥＣＣ２に切り換える
。
処理装置１は、縮退制御部３より正常なブロック番号，
各ブロックのデータ幅が通知されると、障害ブロックを
除いた第２のエラー検出訂正回路（ＥＣＣＩ，ＥＣＣ２
）対してそのデータ幅でアクセスする。
各ブロックのデータ幅が通知されると、障害ブロックを
除いた第２のエラー検出訂正回路（ＥＣＣＩ，ＥＣＣ２
）対してそのデータ幅でアクセスする。
障害ブロックを排除するため、処理装置１から出力され
るデータのアドレスと主記憶装置２の実アドレスとの対
応が変わるため、アドレス変換部４は、処理装置１から
出力されるアドレスをデータのアクセス単位に対応して
変換する。
るデータのアドレスと主記憶装置２の実アドレスとの対
応が変わるため、アドレス変換部４は、処理装置１から
出力されるアドレスをデータのアクセス単位に対応して
変換する。
以上のごとく、主記憶装置２の各ビットを複数のブロッ
ク５０に分割し、そのブロックに対応したエラー検出訂
正回路を設けることにより、そのビットの属するブロッ
クを排除して効率のよい縮退運転を行うことができる。
ク５０に分割し、そのブロックに対応したエラー検出訂
正回路を設けることにより、そのビットの属するブロッ
クを排除して効率のよい縮退運転を行うことができる。
本発明の実施例を図を用いて説明する。
第１図は実施例のデータ処理装置ブロック図、第２図は
前退制御説明図である。
前退制御説明図である。
本実施例は、主記憶装置のビット幅（語長）を７２ビツ
トに構成して３ブロツクに分割する例を示したもので、
正常時にはデータ６４ビツト、チエ”／クビソト８ビッ
トが同時にアクセスされ、縮退運転時には、それぞれの
ブロックはデータ１６ビツト。
トに構成して３ブロツクに分割する例を示したもので、
正常時にはデータ６４ビツト、チエ”／クビソト８ビッ
トが同時にアクセスされ、縮退運転時には、それぞれの
ブロックはデータ１６ビツト。
チェックビット６ビツ１−が割り付けられてアクセスさ
れる。
れる。
第１図において、
ＥＣＣＯは正常時に動作する第１のエラー検出訂正回路
であって、処理装置ｌよりデータがライトされたとき、
６４ビツトのデータをチェック対象として８ビツトのヂ
エ，７クビツトを生成し、そのデータに生成したチェッ
クビットを付加して主記憶装Ｔ２に出力し、また処理装
置ｌよりリードアクセスされて主記憶装置２よりデータ
およびチエ７クビツトが続出しされたとき、そのデータ
の正当性をチェックして、誤りがあれば訂正して処理装
置１に出力するもので、同時にエラー検出情報５１を縮
退制御部３に出力する。
であって、処理装置ｌよりデータがライトされたとき、
６４ビツトのデータをチェック対象として８ビツトのヂ
エ，７クビツトを生成し、そのデータに生成したチェッ
クビットを付加して主記憶装Ｔ２に出力し、また処理装
置ｌよりリードアクセスされて主記憶装置２よりデータ
およびチエ７クビツトが続出しされたとき、そのデータ
の正当性をチェックして、誤りがあれば訂正して処理装
置１に出力するもので、同時にエラー検出情報５１を縮
退制御部３に出力する。
ＥＣＣ１〜ＥＣＣ３は、分割されたブロック５０−１．
５０−２。
５０−２。
５０−３ （第２図参照）にそれぞれに割り付けられた
第２のエラー検出訂正回路で、３ブロツクに均等に分割
されているときは、それぞれ１６ビツトのデータに対し
、６ビソトのチェックビットの生成、エラー検出、訂正
を行うもので、それぞれ対応するブロックのビットに対
して処理装置１との間のデータバス１００および主記憶
装置２との間のメモリバス１０１を介して接続される。
第２のエラー検出訂正回路で、３ブロツクに均等に分割
されているときは、それぞれ１６ビツトのデータに対し
、６ビソトのチェックビットの生成、エラー検出、訂正
を行うもので、それぞれ対応するブロックのビットに対
して処理装置１との間のデータバス１００および主記憶
装置２との間のメモリバス１０１を介して接続される。
３は縮退制御部で、第１のエラー検出訂正回路ｃｃｃｏ
よりエラー検出情報５１が出力されたとき、エラー検出
情報５１で通知されたエラービット位置より対応するブ
ロックを判別し、第１のエラー検出訂正回路ｎｃｃｏと
エラーの発生したブロックに対応する第２のエラー検出
訂正回路（ＥＣＣ３とする）の動作を無効とするととも
に、正常ブロックに対応する第２のエラー検出訂正回路
ｌＥＣＣｌおよびＥＣＣ２の動作を有効（切り換え）と
し、さらに処理装置１に正常ブロック番号およびデータ
幅を通知する。
よりエラー検出情報５１が出力されたとき、エラー検出
情報５１で通知されたエラービット位置より対応するブ
ロックを判別し、第１のエラー検出訂正回路ｎｃｃｏと
エラーの発生したブロックに対応する第２のエラー検出
訂正回路（ＥＣＣ３とする）の動作を無効とするととも
に、正常ブロックに対応する第２のエラー検出訂正回路
ｌＥＣＣｌおよびＥＣＣ２の動作を有効（切り換え）と
し、さらに処理装置１に正常ブロック番号およびデータ
幅を通知する。
４はアドレス変換部で、処理装置１より出力されるアド
レスデータを変換するもの、 ２は主記憶装置で、例えば１ビツト構成または複数ビッ
ト構成のグイナミソクランダムアクセスメモリＤＲＡＭ
を７２ビツト分配列したもの、１は処理装置で、データ
処理を行うもの、またはデータバス幅を変換するもので
ある。
レスデータを変換するもの、 ２は主記憶装置で、例えば１ビツト構成または複数ビッ
ト構成のグイナミソクランダムアクセスメモリＤＲＡＭ
を７２ビツト分配列したもの、１は処理装置で、データ
処理を行うもの、またはデータバス幅を変換するもので
ある。
以上構成のデータ処理装置において、正常時には主記憶
装置２は第１のエラー検出訂正回路ＥＣＣ０を介して６
４ビット＋８ビット並列にアクセスされる。
装置２は第１のエラー検出訂正回路ＥＣＣ０を介して６
４ビット＋８ビット並列にアクセスされる。
ここで、主記憶装置２より読出されたデータのあるピッ
１−に１ピツＩ・エラーが検出されたとき、そのビット
は訂正されて処理装置１に出力されるが、縮退制御部３
はこのビット位置を記憶しておき、同じビットが所定回
数エラーが発生したとき、このピッ１−位置に対応する
ブロック番号を判別する。
１−に１ピツＩ・エラーが検出されたとき、そのビット
は訂正されて処理装置１に出力されるが、縮退制御部３
はこのビット位置を記憶しておき、同じビットが所定回
数エラーが発生したとき、このピッ１−位置に対応する
ブロック番号を判別する。
前述のごとく３ブロツクに均等に分割されている場合は
、第２図に示すように、ピッ１一番号０〜７１のうち、
ピッｌ−０〜２１はブロック５０−１、ビット２２〜４
３はブロック５０−２． ビット４４〜６５はブロッ
ク５０−３であるから、いまビット５５に障害が発生し
た場合は、ブロック５０−３が異常ブロック且つブロッ
ク５０−１およびブロック５０−２が正常ブロックと判
別することができ、エラー検出訂正回路を第１のエラー
検出訂正回路ＥＣＣ０より第２のエラー検出訂正回路Ｅ
ＣＣｌおよびＥＣＣ２に切り換える。
、第２図に示すように、ピッ１一番号０〜７１のうち、
ピッｌ−０〜２１はブロック５０−１、ビット２２〜４
３はブロック５０−２． ビット４４〜６５はブロッ
ク５０−３であるから、いまビット５５に障害が発生し
た場合は、ブロック５０−３が異常ブロック且つブロッ
ク５０−１およびブロック５０−２が正常ブロックと判
別することができ、エラー検出訂正回路を第１のエラー
検出訂正回路ＥＣＣ０より第２のエラー検出訂正回路Ｅ
ＣＣｌおよびＥＣＣ２に切り換える。
同時に、処理装置１にデータ幅１６ビツト、アクセス対
象のブロック５０−１および５０−２を通知する。
象のブロック５０−１および５０−２を通知する。
これにより処理装置１は以後アクセス単位を１６ビソト
Ｘ２ ＝３２ビットとし且つ異常ブロックに対応するビ
ット（ここではデータバス）を排除してアクセスする。
Ｘ２ ＝３２ビットとし且つ異常ブロックに対応するビ
ット（ここではデータバス）を排除してアクセスする。
従って、正常ブロックに対応する第２のエラー検出訂正
回路ＥＣＣｌおよびＥＣＣ２もそれぞれ受信した１６ビ
ノトのデータに対しチェックビットの生成。
回路ＥＣＣｌおよびＥＣＣ２もそれぞれ受信した１６ビ
ノトのデータに対しチェックビットの生成。
エラー検出および訂正動作を行う。
第２のエラー検出訂正回路ＥＣＣ１，ＥＣＣ２の主記憶
装置２への出力は、前述したようにメモリバス１０１を
介して主記憶装置２の対応するビットをアクセスするよ
うに接続されているから、ブロック５０−１および５０
−２にそれぞれ１６ビツトおよび６ビツトのチェックビ
ットが書き込まれることになる。
装置２への出力は、前述したようにメモリバス１０１を
介して主記憶装置２の対応するビットをアクセスするよ
うに接続されているから、ブロック５０−１および５０
−２にそれぞれ１６ビツトおよび６ビツトのチェックビ
ットが書き込まれることになる。
処理装置１より出力されるアドレスはその３２ピッ１−
のデータに対応したデータアドレスで、主記憶装置２の
実アドレスではないから、アドレス変換部４によって、
アクセス単位に対応した実アドレスに変換する。
のデータに対応したデータアドレスで、主記憶装置２の
実アドレスではないから、アドレス変換部４によって、
アクセス単位に対応した実アドレスに変換する。
３ブロツクのうら１ブロツクが無効となった場合、３２
ビットのデータが見掛は上７２ビットのアドレス領域に
格納されることになるから、このアドレス変換操作は、
処理装置１から３２ピッＩ−のデータに対して出力され
るアドレスデータを２倍、即ち１ピツＩ・左にシフトす
ればよい。
ビットのデータが見掛は上７２ビットのアドレス領域に
格納されることになるから、このアドレス変換操作は、
処理装置１から３２ピッＩ−のデータに対して出力され
るアドレスデータを２倍、即ち１ピツＩ・左にシフトす
ればよい。
処理装置１からリード指令が出力されたときも同様で、
アドレス変換されて読出されたデータはそのブロックに
対応した第２のエラー検出訂正回路ＨＣＣＩおよびＥＣ
Ｃ２より対応するデータバス１００を経由して処理装置
１に出力される。
アドレス変換されて読出されたデータはそのブロックに
対応した第２のエラー検出訂正回路ＨＣＣＩおよびＥＣ
Ｃ２より対応するデータバス１００を経由して処理装置
１に出力される。
以上により、主記憶装置２のデータのアクセス単位が正
常時では６４ビットであったものが、１６×２ビット単
位となり、それぞれブロック単位で工ラー検出訂正が行
われることになる。
常時では６４ビットであったものが、１６×２ビット単
位となり、それぞれブロック単位で工ラー検出訂正が行
われることになる。
なお、３分割の場合で１ビツトエラーの場合は１／２の
メモリ使用率で縮退運転が行われるが、分割数を多くと
れば使用効率を改善することができ、また第２のエラー
検出訂正回路を８ビツト、１６ビソト、２４ビツトのご
とくデータ幅の異なるものを用意し、且つデータバス１
００．メモリバス１０１に任意に接続可能なように構成
すれば、エラービットを含むブロックのみ小さく設定で
きて使用効率が改善される。
メモリ使用率で縮退運転が行われるが、分割数を多くと
れば使用効率を改善することができ、また第２のエラー
検出訂正回路を８ビツト、１６ビソト、２４ビツトのご
とくデータ幅の異なるものを用意し、且つデータバス１
００．メモリバス１０１に任意に接続可能なように構成
すれば、エラービットを含むブロックのみ小さく設定で
きて使用効率が改善される。
本発明は、主記憶装置の各ビットをブロックに分割１．
てそれぞれエラー検出訂正回路を設け、正常なブロック
を使用して縮退運転を行う縮退制御方式を提供するもの
で、メモリを有効に利用して′４ｖＪ退運転ができる効
果は多大なものがある。
てそれぞれエラー検出訂正回路を設け、正常なブロック
を使用して縮退運転を行う縮退制御方式を提供するもの
で、メモリを有効に利用して′４ｖＪ退運転ができる効
果は多大なものがある。
第１図は実施例のデータ処理装置ブロック図、第２図は
縮退制御説明図、 第３図は従来の縮退制御方式（その１）説明図、第４図
は従来の縮退制御方式（その２）説明図、である。図中
、 ５１はエラー検出情報、 ＥＣＣ０は第１のエラー検出訂正回路、ＥＣＣｌ−ＥＣ
Ｃ５は第２のエラー検出訂正回路、ｒ”７ ０ ６３ 日 ７１ 実施例のデータ処理装置ブロック図 第１図 第２図
縮退制御説明図、 第３図は従来の縮退制御方式（その１）説明図、第４図
は従来の縮退制御方式（その２）説明図、である。図中
、 ５１はエラー検出情報、 ＥＣＣ０は第１のエラー検出訂正回路、ＥＣＣｌ−ＥＣ
Ｃ５は第２のエラー検出訂正回路、ｒ”７ ０ ６３ 日 ７１ 実施例のデータ処理装置ブロック図 第１図 第２図
Claims (1)
- 【特許請求の範囲】 データと該データをチェックするチェックビットとをア
クセス単位としてそのビット幅を有する主記憶装置（２
）と、処理装置（１）より出力される該データに前記チ
ェックビットを付加して出力するとともに該主記憶装置
（２）から読出された該データを該チェックビットに基
づきチェックしエラービットがあれば訂正して該処理装
置に出力する第１のエラー検出訂正回路（ＥＣＣ０）を
備えたデータ処理装置におけるメモリ縮退制御方式であ
って、 前記主記憶装置の各ビットを分割する複数のブロック（
５０）にそれぞれ対応する第２のエラー検出訂正回路（
ＥＣＣ１〜ＥＣＣ３）と、 第１のエラー検出訂正回路（ＥＣＣ０）より出力された
エラー検出情報（５１）に基づきエラービットの属する
ブロック（５０）を判別し、複数の第２のエラー検出訂
正回路（ＥＣＣ１〜ＥＣＣ３）のうち正常な該ブロック
に対応する第２のエラー検出訂正回路に第１のエラー検
出訂正回路を切り換える縮退制御部（３）と、 切り換えられた前記第２のエラー検出訂正回路に該ブロ
ックに対応するデータを出力する前記処理装置（１）と
、 該処理装置（１）より出力されるアドレスデータを変換
して該主記憶装置（２）の該当ブロックをアドレスする
アドレス変換部（４）とを設け、主記憶装置の各ビット
を複数のブロックに分割しエラービットに対応するブロ
ックを排除するとともに、他の正常なブロックにそれぞ
れ新たにデータとチェックビットとを設けてアクセスす
ることを特徴とするメモリ縮退制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027885A JPH01204165A (ja) | 1988-02-09 | 1988-02-09 | メモリ縮退制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027885A JPH01204165A (ja) | 1988-02-09 | 1988-02-09 | メモリ縮退制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204165A true JPH01204165A (ja) | 1989-08-16 |
Family
ID=12233348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027885A Pending JPH01204165A (ja) | 1988-02-09 | 1988-02-09 | メモリ縮退制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
-
1988
- 1988-02-09 JP JP63027885A patent/JPH01204165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011150469A (ja) * | 2010-01-20 | 2011-08-04 | Nec Corp | メモリ障害処理システム、および、メモリ障害処理方法 |
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