JP5422976B2 - 半導体記憶装置 - Google Patents

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Description

半導体記憶装置において、セルからデータを読み出す際の閾値を調整する技術に関する。
ＵＳＢメモリ、メモリカード、ＳＳＤ（Solid State Drive）といった不揮発性メモリを使用したメモリデバイスが広く普及している。これらメモリデバイスは、ユーザデータを保存するため、長期間に渡るデータ保存の信頼性が求められている。
また、画像や音楽、映像など、メモリデバイスに保存するユーザデータは増大化傾向にある。このため大容量のメモリデバイスが求められており、不揮発性メモリの製造プロセスの狭プロセス化も積極的に行われている。
また、本願発明に関連する先行技術として、例えば、下記の特許文献に開示される技術がある。
特開２００４−０１４０４３号公報 特許第２５０９２９７号公報 特開２００６−００４５３４号公報
不揮発性メモリは、その構造上、メモリセルの書込状態と消去状態の電圧レベルが書き換え回数に比例して変化する。さらに書込状態と消去状態の電圧レベルの差が小さくなるという特性がある。この特性は不揮発性メモリの狭プロセス化が進むことでより顕著となる。
しかしながら、メモリセルの書込状態と消去状態を識別する閾値は、基準セルによって定められた固定の値である。
そのため、書き換え回数の増加に伴う変化が進むと、正しく書込状態と消去状態を識別することができなくなり、これが不揮発性メモリの寿命となる。
そして、今後さらに製造プロセスが進むことで、メモリセルの書込状態と消去状態を識別する閾値に対し、書込状態と消去状態の電圧レベルのマージンが少なくなり、信頼性の低下や、寿命の短縮を招くという問題があった。
そこで、半導体記憶装置において、セルからデータを読み出す際の閾値を調整する技術を提供する。
上記課題を解決するため、半導体記憶装置は、
電圧の保持状態によってデータを記憶する複数のセルと、
前記セルの電圧の保持状態を変化させることで前記セルへのデータを書き込みおよび消去を行う書込み部と、
前記セルが保持する電圧を閾値と比較する比較部と、
前記比較部による比較結果に基づいてデータを読み出す読出し部と、
前記書込み部により書き込もしくは消去した際のデータの電圧値に応じて、前記比較部
で比較する閾値を更新させる閾値更新部と、
を備えた。
また、上記課題を解決するため、半導体記憶装置の制御装置は、
電圧の保持状態によってデータを記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込む書込み部と、
前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出す読出し部と、
前記閾値を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を更新させる閾値更新部と、
を備えた。
また、上記課題を解決するため、半導体記憶装置の閾値調整方法は、
電圧の保持状態によってデータを記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込むステップと、
前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出すステップと、
前記閾値を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を更新させるステップと、
を制御装置が実行する。
半導体記憶装置において、セルからデータを読み出す際の閾値を調整する技術を提供できる。
以下、本発明の実施の形態について図面を参照しつつ説明する。
〈実施形態１〉
図１は、本実施の形態に係る半導体記憶装置を示す図であり、図２は、半導体記憶装置を使用する情報処理装置のハードウェア構成を示す図である。
図１に示すように、本実施形態１に係る半導体記憶装置１０Ａは、情報処理装置１に補助記憶装置として搭載された所謂ＳＳＤ（Solid State Drive）である。また、半導体記憶装置１０Ｂは、情報処理装置１のＵＳＢインターフェイスに接続されるＵＳＢメモリ、半導体記憶装置１０Ｃは、情報処理装置１のカードリーダ・ライタに挿入して読み書きされるメモリカードである。
本実施形態の半導体記憶装置は、ＮＡＮＤフラッシュメモリやＮＯＲフラッシュメモリ等の不揮発性メモリであるが、これに限定されるものではなく、セル電流を閾値と比較してデータを読み出すメモリであれば良い。なお、以下の説明では、本実施形態の半導体記憶装置を便宜上フラッシュメモリモジュール１０と示す。
また、図２に示す情報処理装置１は、主記憶装置であるメモリ１４、中央演算装置であるＣＰＵ１３を備える。また情報処理装置１は、ＣＰＵ１３、メモリ１４等との間で高速に情報通信および制御を行うチップセット（Ｎｏｒｔｈ Ｂｒｉｄｇｅ）１１、周辺機器に係る基本的な入出力を制御するプログラム群を格納したＢＩＯＳ１９を備える。
また、情報処理装置１は、上述以外にも、ＣＰＵ１３、メモリ１４に比べ比較的低速な周辺機器間の情報通信および制御を行うチップセット（Ｓｏｕｔｈ Ｂｒｉｄｇｅ）１２、メモリカードの読み込み及び書き込みを行うカードリーダ・ライタ１７、ＵＳＢ対応機器またはＰＣＩバス対応機器との接続を行うＵＳＢ／ＰＣＩインターフェイス１８、ネッ
トワークボードとの接続を行い外部との通信を可能にするＬＡＮインターフェイス１６、フラッシュメモリモジュール１０を備える。また、フラッシュメモリモジュール１０は不揮発性メモリであるＮＡＮＤフラッシュメモリ３０とフラッシュメモリを制御するＮＡＮＤコントローラ２０を備える。なお、情報処理装置１はパーソナルコンピュータに限らず、例えば携帯電話やＰＤＡなどの記憶装置を必要とする機器であればどんなものであっても良い。
次に、本実施の形態に係るフラッシュメモリについて説明する。図３は本実施の形態に係るフラッシュメモリの構成を示すブロック図である。
フラッシュメモリ３０は、ＮＡＮＤフラッシュアレイ３０１、Ｘデコーダ３０２、Ｙデコーダ３０３、センスアンプ／コンパレータ回路３０４、アドレスレジスタ／カウンタ３０５、コマンドレジスタ３０６、入出力バッファ３０７、コントロールロジック３０８を備えるものである。
ＮＡＮＤフラッシュアレイ３０１は、２次元に配列された複数のセルを備え、各セルのゲートを行毎にワード線ＷＬで接続し、各セルのソース及びドレインを列毎にビット線ＢＬで接続している。
また、Ｘデコーダ３０２は、ＮＡＮＤフラッシュアレイ３０１を構成する２次元に配列された複数のセルの行方向の選択を行うものである。また、Ｙデコーダ３０３は、複数のセルの列方向の選択を行うものである。
センスアンプ／コンパレータ回路３０４は、ＮＡＮＤフラッシュアレイ３０１の各セルが保持する電圧を閾値と比較し、比較結果をデジタル情報として出力する。
アドレスレジスタ／カウンタ３０５は、ＮＡＮＤフラッシュアレイ３０１にアクセスする際にアドレスを指定するものである。また、コマンドレジスタ３０６は、受信したコマンドを保持するものである。また、入出力バッファ３０７は、ホストとしての情報処理装置１とのデータ及びアドレスの入出力におけるデータを一時的に記憶する記憶領域である。また、コントロールロジック３０８は、フラッシュメモリ３０を制御する制御装置である。
コマンドレジスタ３０６及びコントロールロジック３０８は、入出力用の制御信号として、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号、ライトプロテクト信号をホストから受信し、これらの信号の組合せをコマンドとする。また、コントロールロジック３０８はレディ・ビジー信号及びエラー信号を出力するものである。
次にＮＡＮＤコントローラについて説明する。図４はＮＡＮＤコントローラの構成を示すブロック図である。
ＮＡＮＤコントローラ２０は、ホストインターフェイスユニット２０１、コントロールレジスタ２０２、バッファ２０３、ＥＣＣユニット２０４、ＮＡＮＤインターフェイスユニット２０５、マイクロプロセッサ２０６、ＲＯＭ２０７、ＲＡＭ２０８を備えるものである。
ホストインターフェイスユニット２０１は、ホストとコマンドの送受信を行うものである。また、コントロールレジスタ２０２は、各種パラメータを保持する領域である。
ＮＡＮＤインターフェイスユニット２０５は、ＮＡＮＤフラッシュメモリ３０とコマン
ドの送受信を行うものである。また、バッファ２０３は、ＮＡＮＤインターフェイスユニット２０５によりＮＡＮＤフラッシュメモリ３０から読み出されたコマンドと、ホストインターフェイスユニットによりホストから受信したコマンドを一時的に保持する領域である。
ＥＣＣユニット２０４は、データの書き込み時にＥＣＣを生成し、データの読み出し時にＥＣＣに基づいてデータの誤りを検出し訂正するものである。
マイクロプロセッサ２０６は、ＮＡＮＤコントローラ２０全体を制御するものである。また、ＲＯＭ２０７は、マイクロプロセッサ２０６が処理を行うためのファームウェアが記憶されているものである。また、ＲＡＭ２０８は、マイクロプロセッサ２０６が使用するメモリである。
マイクロプロセッサ２０６は、ＲＯＭ２０７から読み出したファームウェアに従って動作し、コマンドレジスタ３０６を介して受信したコマンドを処理する。当該コマンドの処理により、マイクロプロセッサ２０６は、書込み部や消去部、読出し部、閾値更新部としても機能する。
書込み部としてのマイクロプロセッサ２０６は、受信したコマンドに基づきアドレスレジスタ／カウンタ３０５にアクセスするＮＡＮＤフラッシュメモリ３０のアドレスを送る。
同様に消去部としてのマイクロプロセッサ２０６は、受信したコマンドに基づきアドレスレジスタ／カウンタ３０５にアクセスするＮＡＮＤフラッシュメモリ３０のアドレスを送る。
読出し部としてのマイクロプロセッサ２０６は、受信したコマンドに基づきアドレスレジスタ／カウンタ３０５にアクセスするＮＡＮＤフラッシュメモリ３０のアドレスを送る。
閾値更新部としてのマイクロプロセッサ２０６は、ＮＡＮＤフラッシュメモリ３０のセンスアンプ／コンパレータ回路３０４の閾値を変えてセルからデータの読出しを行い、読出しエラーが発生せずに読み出せる閾値の上限と下限を求め、上限と下限の間に新しい閾値を決定する。そして閾値更新部は、決定した閾値を用いるセンスアンプの識別符号をＮＡＮＤフラッシュメモリ３０に書き込む。
これにより読出し部としてのマイクロプロセッサ２０６は、ＮＡＮＤフラッシュメモリ３０からデータを読み出す際、閾値更新部によって決定した識別符号を参照して、対応する選択用情報ＳＥ−０〜ＳＥ−２をイネーブルとしてセンスアンプを選択的に動作させる。
次に、ＮＡＮＤフラッシュアレイを構成する複数のセルとセンスアンプ／コンパレータ回路３０４について説明する。図５は、ＮＡＮＤフラッシュアレイを構成する複数のセルを示す回路図である。また、図６はセンスアンプ／コンパレータ回路を示す回路図である。
図５に示すように、ＮＡＮＤフラッシュアレイ３０１は、Ｘデコーダ３０２とＹデコーダ３０３によって選択されたビット線ＢＬとワード線ＷＬにより、個々のセルのゲート−ソース間に電圧が印加される。電圧が印加されたセルは、電子がフローティングゲートに蓄えられ所定の電圧を保持する。これによってデータの書き込みが行なわれる。
また、ＮＡＮＤフラッシュアレイ３０１は、Ｘデコーダ３０２とＹデコーダ３０３によって選択されたビット線ＢＬとワード線ＷＬにより、セルのゲート−ドレイン間に電圧が加えられると、フローティングゲートから電子が抜け、保持した電圧が放出される。これによってデータの消去が行なわれる。
また、ＮＡＮＤフラッシュアレイ３０１は、Ｘデコーダ３０２とＹデコーダ３０３によって選択されたビット線ＢＬとワード線ＷＬにより、セルのソース−ドレイン間に電流（セル電流）を流す。ここで、フローティングゲートに電圧が保持されていればセル電流が流れず”０”の状態であり、フローティングゲートに電圧が保持されていなければセル電流が流れ”１”の状態である。これによってデータの読み出しが行なわれる。
なお、ビット線とワード線は複数のセル単位で接続されているため、ＮＡＮＤフラッシュアレイ３０１は、線を共有する複数のセルにより構成されたセルグループ単位でデータの書き込み、読み出し、消去を行う。
また、ＮＡＮＤフラッシュアレイ３０１と接続されたセンスアンプ／コンパレータ回路３０４は、図６に示すように、セルが保持する電圧を閾値と比較する比較部として複数のセンスアンプＳＡ０〜ＳＡ７や、基準セルＲＣ０〜ＲＣ７、コンパレータＣＣを備えている。
なお、セルがフローティングゲートに保持する電圧とソースドレイン間に流れるセル電流とは比例関係にある。このため、本実施形態ではセンスアンプＳＡ０〜ＳＡ７にそれぞれ接続された基準セルＲＣ０〜ＲＣ７に所定の基準電流が流れるようにし、基準電流と同じセル電流が流れる場合にセルが保持する電圧を閾値とした。
即ち、センスアンプＳＡ０〜ＳＡ７は、各セルに流れるセル電流と基準電流とを比較することで、セルが保持する電圧と閾値の比較結果を出力する。なお、複数のセンスアンプＳＡ０〜ＳＡ７は、それぞれ比較に用いる基準電流、即ち閾値が異なる。そこでコントロールロジック（閾値更新部）は、後述のように複数のセンスアンプＳＡ０〜ＳＡ７の何れかを選択的に動作させて閾値を調整する。
コンパレータ回路ＣＣは、センスアンプＳＡ０〜ＳＡ７による出力（比較結果）をデジタルデータに変換する。コンパレータ回路ＣＣは、セルが保持する電圧が閾値より高い場合、即ちセル電流が基準電流より低い場合には“０”を出力し、セルが保持する電圧が閾値より低い場合、即ちセル電流が基準電流より高い場合には”１”を出力する。
次に、ＮＡＮＤフラッシュアレイに格納されるデータの構成について説明する。図７は、ＮＡＮＤフラッシュアレイに格納されるデータの構成を示す図である。
ＮＡＮＤフラッシュメモリ３０において読み書きされるデータは、図７に示すように、データフィールドにセクタ単位で格納され、スペアフィールドにそれぞれのセクタに対応する属性情報であるスペアが格納される。また、セクタＡ〜Ｄとそれぞれのセクタに対応するスペアＡ’〜Ｄ’により構成されるブロック単位でデータが消去される。また、それぞれのセクタのスペアは、対応するセクタの番号を示すデータであるＬＳＮ（Ｌｏｇｉｃａｌ Ｓｅｃｔｏｒ Ｎｕｍｂｅｒ）と、バリディティチェックのためのデータであるＤＶ（ＤａｔａＶａｌｉｄｉｔｙ）と、セルの劣化によりデータの記録ができない不良ブロックであることを示すＢＢＩ（Ｂａｄ Ｂｌｏｃｋ Ｉｎｆｏｍａｔｉｏｎ）と、セクタの誤り訂正符号であるＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ ｆｏｒ ＤａｔａＦｉｅｌｄ）と、スペアの誤り訂正符号であるＥＣＣＳ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉ
ｏｎ Ｃｏｄｅ ｆｏｒ Ｓｐａｒｅ Ｆｉｅｌｄ）と、閾値更新部によって選択されたセンスアンプを示す識別符号ＳＥ−０〜ＳＥ−２が書き込まれている。
次に、閾値更新部による閾値調整方法を図８〜図１３を用いて説明する。
図８は、ＮＡＮＤフラッシュアレイ３０１の書き換え回数の増加に伴うセルの変化特性を示すグラフである。図８のグラフは、縦軸にセルのフローティングゲートが保持する電圧、横軸に書き換え回数をとっている。実線ＰＬは、書き込み状態のセルの変化特性を示し、実線ＥＬは、消去状態のセルの変化特性を示している。なお、各セルに個体差があるため、実線ＰＬと実線ＥＬはそれぞれ、高い側と低い側の２本の線でバラツキの幅を示している。点線ＳＨ０〜ＳＨ７は、センスアンプＳＡ０〜ＳＡ７がそれぞれ比較に用いる閾値ＳＨ０〜ＳＨ７を示している。即ち、センスアンプＳＡｎが閾値ＳＨｎを比較に用いる。但し、ｎは０から７までの自然数である。
図８に示すように、ＮＡＮＤフラッシュアレイ３０１は、書き込み状態のときにセルが保持する電圧レベルと、消去状態のときにセルが保持する電圧レベルとが、書き換え回数に比例して変化する。さらに、書込状態と消去状態の電圧レベルの差が小さくなるという特性がある。
例えば、閾値をＳＨ３で固定した場合、図９に示すように１２Ｎを越えたあたりで消去状態のセルの保持電圧が閾値を上回るので、正しく読み取りが行えなくなり、フラッシュメモリモジュール１０の寿命となってしまう。
そこで本実施形態のフラッシュメモリモジュール１０は、所定のタイミングで閾値を調整している。
図１０は、閾値調整方法の全体の流れを示すフローチャートである。閾値更新部は、書き込み部によってセルに書き込みを行わせ、センスアンプ／コンパレータ回路３０４に閾値を変えさせながら、書き込み状態のセルのデータを読み取らせ、エラーが発生しない閾値の限度ｐＳＨを求める（Ｓ１）。
また、閾値更新部は、消去部によってセルのデータの消去を行わせ、センスアンプ／コンパレータ回路３０４に閾値を変えさせながら、消去状態のセルの閾値を読取部によって読み取らせ、エラーが発生しない閾値の限度ｅＳＨを求める（Ｓ２）。
次に、閾値更新部は、書込み状態の閾値の限度ｐＳＨと消去状態の閾値の限度ｅＳＨの中間値ｔＳＨを求める（Ｓ３）。例えば、各閾値ＳＨｎに係るｎの値を用いて以下の（式１）で算出する。
ｔＳＨ＝（ｐＳＨ＋ｅＳＨ）／２ ・・・（式１）
なお、本実施形態では、各閾値ＳＨｎに係るｎを自然数で示しているので、Ｓ３で求めた中間値ｔＳＨを繰り上げて新たな閾値として決定する（Ｓ４）。
そして閾値更新部は、Ｓ３で決定した閾値を比較に用いるセンスアンプを選択し、選択したセンスアンプを示す値を図７に示すスペアフィールドのＳＥ−０〜ＳＥ−２に記録することで、比較に用いる閾値を更新する（Ｓ５）。
本実施形態では、スペアフィールドのＳＥ−０〜ＳＥ−２に記録する値を図１１に示すように、センスアンプＳＡ０の場合に０，０，０、センスアンプＳＡ１の場合に０，０，１、センスアンプＳＡ２の場合に０，１，０などとする。
例えば、ＮＡＮＤフラッシュアレイ３０１について、書き換え回数が０Ｎ（０回）のときに図１０の方法を適用した場合、図８の変化特性から書き込み状態の閾値の下限がＳＨ５、消去状態の閾値の上限がＳＨ０である。このため、ｔＳＡ＝（５＋０）／２＝２．５となり、閾値ＳＨ３が決定され、閾値ＳＨ３を比較に用いるセンスアンプＳＡ３が選択され、スペアフィールドのＳＥ−０〜ＳＥ−２に０，１，１が記憶される。
また、ＮＡＮＤフラッシュアレイ３０１について、書き換え回数が８Ｎのときに図１０の方法を適用した場合、図８の変化特性から書き込み状態の閾値の下限がＳＨ６、消去状態の閾値の上限がＳＨ１である。このため、ｔＳＡ＝（６＋１）／２＝３．５となり、閾値ＳＨ４が決定され、閾値ＳＨ４を比較に用いるセンスアンプＳＡ４が選択され、スペアフィールドのＳＥ−０〜ＳＥ−２を１，０，０に更新する。同様に書き換え回数が１２万回のとき閾値ＲＣ５が決定される。そしてマイクロプロセッサ２０６は、スペアフィールドの更新された識別符号ＳＥ−０〜ＳＥ−２を読み出してセンスアンプを選択的に動作さ
せる。従って書き換え回数が１２Ｎを越えた場合でも、閾値がＳＨ５に更新されるので消去状態のセルの保持電圧が閾値を越えない。
なお、図１０の閾値の調整は、所定の書き換え回数で実行しても良いし、書き換え毎、通電時（ＮＡＮＤコントローラ２０の起動時）、ＥＣＣコードによってリードエラーを検出した時、フォーマットを行った時など、任意のタイミングで行うことができる。
図１２は、図１０のＳ１で閾値の上限を測定する方法の詳細説明図である。
閾値更新部は、先ず閾値を最大のＳＨ７として（Ｓ２１）、読出し部にセルの読出しを行わせる（Ｓ２２）。
閾値更新部は、読出しの結果がエラーか否かを判断し（Ｓ２３）、エラーでなく（Ｓ２３，Ｎｏ）、閾値がＳＨ０に達していない場合に（Ｓ２４，Ｎｏ）、閾値を一つ下げて（Ｓ２５）、Ｓ２２の読出しに戻る。
閾値更新部は、閾値を下げて読出しを繰り返し、限界に達して読出し結果がエラーとなった場合（Ｓ２３，Ｙｅｓ）、閾値がＳＨ７か否かを判定する（Ｓ２６）。もし、閾値がＳＨ７でエラーの場合には、セルの不良などにより限界を越えているのでマイクロプロセッサ２０６にリードエラーを通知する（Ｓ２７）。
一方、Ｓ２６でＳＨ７でなければ、閾値更新部は、一つ上げた閾値に決定する（Ｓ２８）。例えば、ＳＨ１まではエラーが発生せず、ＳＨ０でリードエラーが発生したのならば、ＳＨ０の一つ上のＳＨ１に決定する。
なお、ＳＨ０でもリードエラーが発生しない場合には、ＳＨ０に決定する（Ｓ２４）。
また、図１３は、図１０のＳ２で閾値の下限を測定する方法の詳細説明図である。
閾値更新部は、先ず閾値を最小のＲＣ０として（Ｓ３１）、読出し部にセルの読出しを行わせる（Ｓ３２）。
閾値更新部は、読出しの結果がエラーか否かを判断し（Ｓ３３）、エラーでなく（Ｓ３３，Ｎｏ）、閾値がＳＨ７に達していない場合に（Ｓ３４，Ｎｏ）、閾値を一つ上げて（Ｓ３５）、Ｓ３２の読出しに戻る。
閾値更新部は、閾値を上げて読出しを繰り返し、限界に達して読出し結果がエラーとなった場合（Ｓ３３，Ｙｅｓ）、閾値がＳＨ０か否かを判定する（Ｓ３６）。もし、閾値がＳＨ０でエラーの場合には、セルの不良などにより限界を越えているのでマイクロプロセッサ２０６にリードエラーを通知する（Ｓ３７）。
一方、Ｓ３６でＳＨ０でなければ、閾値更新部は、一つ下げた閾値に決定する（Ｓ３８）。例えば、ＳＨ６まではエラーが発生せず、ＳＨ７でリードエラーが発生したのならば、ＳＨ７の一つ下のＳＨ６に決定する。
なお、ＳＨ７でもリードエラーが発生しない場合、閾値更新部は閾値をＳＨ７に決定する（Ｓ３４）。
以上のように、本実施形態によれば、セルの変化特性に応じて閾値を上限ｐＳＨと下限ｅＳＨの中間に調整するので、フラッシュメモリ１０の長寿命化が図れると共に、セル電圧と閾値を比較する際のマージンを大きくでき信頼性が向上する。
なお、セルの変化特性は、セルの保持電圧が書き換え回数の増加に伴って高くなる傾向にあるので、図１０のＳ４で中間値よりも高い閾値に繰り上げることにより、更なる長寿命化を図っている。また、本実施形態では図１０のＳ３で求める中間値を上限と下限の１／２としたが、これに限らず１／１．５や２／３など、任意の割合に設定しても良い。
〈実施形態２〉
上記実施形態１では、一つのセルが1ビットのデータを記憶する場合を示したが、本実施形態２は、多値のデータを記憶する場合の例である。
図１４は、本実施形態２におけるセルの変化特性を示す図、図１５は閾値の調整方法の説明図、図１６はユーザデータ及び管理データを記憶する領域の説明図である。なお、その他の構成は、実施形態１と同じであるので、再度の説明を省略する。
本実施形態では、一つのセルで２ビットのデータを記憶する。即ち、フローティングゲートの電荷の状態が、００，０１，１０，１１の４段階で記録される。このため、一つのセルのセル電流を３つの閾値と比較して何れの段階であるかを判定し、データを読み出す。
図１４のグラフは、縦軸にセルのフローティングゲートが保持する電圧、横軸に書き換え回数をとっている。実線００Ｌは、セルに００を書き込んだ状態のセルの変化特性を示し、実線０１Ｌは、セルに０１を書き込んだ状態のセルの変化特性を示し、実線１０Ｌは、セルに１０を書き込んだ状態のセルの変化特性を示す。
また、実線１１Ｌは、セルに１１を記憶させた状態、即ち消去状態のセルの変化特性を示している。なお、各セルに個体差があるため、実線００Ｌ〜１１Ｌはそれぞれ、高い側と低い側の２本の線でバラツキの幅を示している。点線ＳＨ０〜ＳＨ７は、センスアンプＳＡ０〜ＳＡ７がそれぞれ比較に用いる閾値ＳＨ０〜ＳＨ７を示している。即ち、センスアンプＳＡｎが閾値ＳＨｎを比較に用いる。
図１５に示すように、本実施形態２の閾値調整部は、セルに書き込む値００，０１，１０、即ち消去状態以外の値のうち、特定の値ＤＡを書込み部によってセルへ書き込ませる（Ｓ４０）。本実施形態では、先ず最大値である００を書き込む。
次に、閾値調整部は、センスアンプＳＡ０〜ＳＡ７を順に選択し、閾値を変えさせながら、ＤＡを書き込んだ状態のセルのデータを読み取らせ、エラーが発生しない閾値の下限ｐＳＨを求める（Ｓ４１）。
また、閾値更新部は、Ｓ４０で書き込んだ値より電圧レベルが一つ下の値、即ちＤＡ＋１をセルに記憶させ、センスアンプ／コンパレータ回路３０４に閾値を変えさせながら、消去状態のセルの閾値を読取部によって読み取らせ、エラーが発生しない閾値の上限ｅＳＨを求める（Ｓ４２）。例えば、Ｓ４０で書き込んだ値が００であれば、０１を書き込む。
次に、閾値更新部は、閾値の上限ｐＳＨと閾値の下限ｅＳＨの中間値ｔＳＨを求める（Ｓ４３）。例えば、各閾値ＳＨｎに係るｎの値を用いて以下の（式１）で算出する。
ｔＳＨ＝（ｐＳＨ＋ｅＳＨ）／２ ・・・（式１）
なお、本実施形態２では、各閾値ＳＨｎに係るｎを自然数で示しているので、Ｓ４３で求めた中間値ｔＳＨを繰り上げて新たな閾値として決定する（Ｓ４４）。例えばｐＳＨが６、ｅＳＨが６であれば、ｔＳＨ＝６なので閾値をＳＨ６に決定する。
そして閾値更新部は、Ｓ４３で決定した閾値を比較に用いるセンスアンプを選択し、選択したセンスアンプを示す値を図１６に示すスペアフィールドに記録することで、比較に用いる閾値を更新する（Ｓ４５）。例えば００か０１かを判別する閾値としてＳＨ６を決定した場合、図１７に示すようにＳＨ６を用いるセンスアンプＳＡ６と対応する値１０をＳＥ−１，ＳＥ−２に記憶する。
なお、図１７において、ＳＥ−０，ＳＥ−１は、セルに記憶された値が００か０１かを判別するセンスアンプを示す値である。同様に、ＳＥ−２，ＳＥ−３は、０１か１０かを判別するセンスアンプを示す値、ＳＥ−４，ＳＥ−５は、１０か１１かを判別するセンスアンプを示す値である。例えば、ＳＡ６，ＳＡ３，ＳＡ０を動作させる場合、ＳＥ−０〜ＳＡ−５は、１，０，１，０，０，０となる。
そして、Ｓ４０で書き込んだ値ＤＡの次の値を選択し（Ｓ４６）、ＤＡが最後の値となるまでＳ４０〜Ｓ４６を繰り返す（Ｓ４７）。即ち、Ｓ４０で００を書き込んだのち、次にＳ４０に戻った場合０１を書き込む。更に、Ｓ４０で０１を書き込んだのち、次にＳ４０に戻った場合には１０を書き込む。なお、Ｓ４０で１０を書き込んだ場合、Ｓ４２では消去部によりセルのデータを消去する、即ち一つ上の値１１を記憶させた状態とする。
Ｓ４６で、ＤＡをカウントアップし、１１となった場合には、処理を終了する。
以上のように本実施形態２によれば、一つのセルが多値のデータを記憶する場合にも閾値を調整でき、フラッシュメモリモジュール１０の長寿命化を図れる。
また、実施形態１と実施形態２はセンスアンプ／コンパレータ回路３０４などの回路構成が同じであるので、ファームウェアでデータの書き込みや読出し等の制御を切換えることで、一つのセルに１ビットのデータを記憶させるか、多値のデータを記憶させるかを切換えても良い。
例えば、ＮＡＮＤコントローラ２０のＲＯＭ２０７にＭＬＣかＳＬＣかを示すフラグを記憶させ、マイクロプロセッサ２０６が、このフラグを参照し、ＳＬＣであれば実施形態１の制御を行い、ＭＬＣであれば実施形態２の制御を行う。
また、ＭＬＣかＳＬＣかはセクタ毎に切換えても良い。例えば実施形態２では、ＳＥ−０，ＳＥ−１の値が１，１とはならないので、ＳＬＣとして利用する場合に６th Byteと７th Byteに１，１を書き込む。そしてマイクロプロセッサ２０６が、スペアフィールドの６th Byteと７th Byteを参照し、１，１であれば実施形態１の制御を行い、１，１以外であれば実施形態２の制御を行う。
これにより、同じフラッシュメモリモジュール１０を信頼性の高いＳＬＣと大容量化が
図れるＭＬＣとに切換えて使用できる。
〈その他〉
本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、図１０及び図１５の閾値調整方法は、フラッシュメモリモジュール１０内のマイクロプロセッサ２０６が行ったが、これに限らず、フラッシュメモリモジュール１０を接続した情報処理装置１のＣＰＵが行っても良い。
また、以下に付記した構成であっても良い。これらの構成要素は可能な限り組み合わせることができる。
（付記１）
電圧の保持状態によってデータを記憶する複数のセルと、
前記セルの電圧の保持状態を変化させることで前記セルへのデータを書き込みおよび消去を行う書込み部と、
前記セルが保持する電圧を閾値と比較する比較部と、
前記比較部による比較結果に基づいてデータを読み出す読出し部と、
前記書込み部により書き込もしくは消去した際のデータの電圧値に応じて、前記比較部で比較する閾値を更新させる閾値更新部と、
を備えた半導体記憶装置。
（付記２）
前記閾値が異なる複数の比較部を備え、
前記閾値更新部が、前記複数の比較部を選択的に使用し、使用する比較部を代えることによって、前記比較に用いる閾値を変える請求項１に記載の半導体記憶装置。
（付記３）
前記セルがデータを書き込んだ状態とデータを書き込んでいない状態の２値を記憶するものであり、
前記閾値更新部が、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記閾値を決定する請求項１に記載の半導体記憶装置。
（付記４）
前記セルがデータを書き込んだ状態とデータを書き込んでいない状態の２値を記憶するものであり、
前記閾値更新部が、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択する請求項２に記載の半導体記憶装置。
（付記５）
前記セルが多値を記憶するものであり、
前記閾値更新部が、前記セルに特定の値を書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルに前記特定の値よりも電圧レベルが一つ下の値を記憶させた状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記特定の値と対応する閾値を決定する請求項１に記載の半導体記憶装置。
（付記６）
電圧の保持状態によってデータを記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込む書込み部と、
前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出す読出し部と、
前記閾値を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を更新させる閾値更新部と、
を備えた制御装置。
（付記７）
前記閾値が異なる複数の比較部を選択的に使用し、使用する比較部を前記閾値更新部が代えることによって、前記比較に用いる閾値を変える請求項６に記載の制御装置。
（付記８）
前記セルがデータを書き込んだ状態とデータを消去した状態の２値を記憶するものであり、
前記閾値更新部が、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記閾値を決定する請求項６に記載の制御装置。
（付記９）
前記セルがデータを書き込んだ状態とデータを消去した状態の２値を記憶するものであり、
前記閾値更新部が、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択する請求項７に記載の制御装置。
（付記１０）
前記セルが多値を記憶するものであり、
前記閾値更新部が、前記セルに特定の値を書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルに前記特定の値よりも電圧のレベルが一つ下の値を記憶させた状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記特定の値と対応する閾値を決定する付記６に記載の制御装置。
（付記１１）
電圧の保持状態によってデータを記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込むステップと、
前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出すステップと、
前記閾値を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を更新させるステップと、
を制御装置が実行する閾値調整方法。
（付記１２）
前記閾値が異なる複数の比較部を選択的に使用し、使用する比較部を代えることによって、前記比較に用いる閾値を変える付記１１に記載の閾値調整方法。
（付記１３）
前記セルがデータを書き込んだ状態とデータを書き込んでいない状態の２値を記憶するものであり、
前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め
、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記閾値を決定する付記１１に記載の閾値調整方法。
（付記１４）
前記セルがデータを書き込んだ状態とデータを書き込んでいない状態の２値を記憶するものであり、
前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択する付記１２に記載の閾値調整方法。
（付記１５）
前記セルが多値を記憶するものであり、
前記セルに特定の値を書き込んだ状態で読出しエラーが無く読み出せた閾値の上限を求め、前記セルに前記特定の値よりも電圧のレベルが一つ下の値を記憶させた状態で読出しエラーが無く読み出せた閾値の下限を求め、前記上限と下限の間に前記特定の値と対応する閾値を決定する付記１１に記載の閾値調整方法。
半導体記憶装置を示す図 半導体記憶装置を使用する情報処理装置のハードウェア構成を示す図 フラッシュメモリの構成を示すブロック図 ＮＡＮＤコントローラの構成を示すブロック図 ＮＡＮＤフラッシュアレイを構成する複数のセルを示す回路図 センスアンプ／コンパレータ回路を示す回路図 ＮＡＮＤフラッシュアレイに格納されるデータの構成を示す図 書き換え回数の増加に伴うセルの変化特性を示す図 書き換え回数の増加に伴うセルの変化特性を示す図 閾値調整方法の全体の流れを示すフローチャート センスアンプを示す値の説明図 閾値の上限を測定する方法の詳細説明図 閾値の下限を測定する方法の詳細説明図 本実施形態２におけるセルの変化特性を示す図 閾値の調整方法の説明図 ユーザデータ及び管理データを記憶する領域の説明図 センスアンプを示す値の説明図
符号の説明
１ 情報処理装置
１０ フラッシュメモリモジュール
３０ ＮＡＮＤフラッシュメモリ
３０１ ＮＡＮＤフラッシュアレイ
３０２ Ｘデコーダ
３０３ Ｙデコーダ
３０４ センスアンプ／コンパレータ回路
３０５ アドレスレジスタ／カウンタ
３０６ コマンドレジスタ
３０７ 入出力バッファ
２０ ＮＡＮＤコントローラ

Claims (5)

  1. 電圧の保持状態によってデータを書き込んだ状態とデータを書き込んでいない状態の２値を記憶する複数のセルと、
    前記セルの電圧の保持状態を変化させることで前記セルへのデータを書き込みおよび消去を行う書込み部と、
    前記セルが保持する電圧を閾値と比較する、閾値が異なる複数の比較部と、
    前記比較部による比較結果に基づいてデータを読み出す読出し部と、
    前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の下限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の上限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択し、使用する比較部を代えることによって、前記比較に用いる閾値を変える閾値更新部と、
    を備えた半導体記憶装置。
  2. 電圧の保持状態によって多値のデータを記憶する複数のセルと、
    前記セルの電圧の保持状態を変化させることで前記セルへのデータを書き込みおよび消去を行う書込み部と、
    前記セルが保持する電圧を閾値と比較する比較部と、
    前記比較部による比較結果に基づいてデータを読み出す読出し部と、
    前記セルに特定の値を書き込んだ状態で読出しエラーが無く読み出せた閾値の下限を求め、前記セルに前記特定の値よりも電圧レベルが一つ下の値を記憶させた状態で読出しエラーが無く読み出せた閾値の上限を求め、前記上限と下限の間に前記特定の値と対応する閾値を決定し、前記比較部で比較する閾値を更新させる閾値更新部と、
    を備えた半導体記憶装置。
  3. 電圧の保持状態によってデータを書き込んだ状態とデータを消去した状態の２値を記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込む書込み部と、
    前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出す読出し部と、
    前記閾値が異なる複数の比較部を選択的に使用し、使用する比較部を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を変える閾値更新部と、を備え、
    前記閾値更新部が、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の下限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の上限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択する制御装置。
  4. 電圧の保持状態によって多値のデータを記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込む書込み部と、
    前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出す読出し部と、
    前記セルに特定の値を書き込んだ状態で読出しエラーが無く読み出せた閾値の下限を求め、前記セルに前記特定の値よりも電圧レベルが一つ下の値を記憶させた状態で読出しエラーが無く読み出せた閾値の上限を求め、前記上限と下限の間に前記特定の値と対応する閾値を決定し、前記比較に用いる閾値を更新させる閾値更新部と、
    を備えた制御装置。
  5. 電圧の保持状態によってデータを書き込んだ状態とデータを消去した状態の２値を記憶する複数のセルに対し、電圧の保持状態を変化させてデータを書き込むステップと、
    前記セルが保持する電圧と閾値との比較結果に基づいてデータを読み出すステップと、
    前記閾値が異なる複数の比較部を選択的に使用し、使用する比較部を変えて読み出したデータの読出しエラーの有無に基づいて閾値を決定し、前記比較に用いる閾値を変える閾値更新ステップと、を実行し、
    前記閾値更新ステップが、前記セルにデータを書き込んだ状態で読出しエラーが無く読み出せた閾値の下限を求め、前記セルのデータを消去した状態で読出しエラーが無く読み出せた閾値の上限を求め、前記上限と下限の中間値以上で該中間値に最も近い閾値を比較に用いる比較部を選択する、制御装置が実行する閾値調整方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012203951A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US8811081B2 (en) 2011-12-09 2014-08-19 Sandisk Technologies Inc. Systems and methods of updating read voltages in a memory
CN103559904A (zh) * 2013-11-05 2014-02-05 苏州贝克微电子有限公司 一种单端数据感测的读出放大器
US9431130B2 (en) 2014-03-04 2016-08-30 Kabushiki Kaisha Toshiba Memory controller, storage device, and memory control method
US10076517B2 (en) 2014-09-22 2018-09-18 Inserm (Institut National De La Santé Et De Ka Recherche Médicale Methods and pharmaceutical compositions for the treatment of fibrosis
US9263138B1 (en) 2014-09-30 2016-02-16 Seagate Technology Systems and methods for dynamically programming a flash memory device
US9761308B1 (en) 2016-03-11 2017-09-12 Western Digital Technologies, Inc. Systems and methods for adaptive read level adjustment
DE102020211842A1 (de) 2020-09-22 2022-03-24 Infineon Technologies Ag Speichervorrichtungen und Verfahren zum Betreiben derselben
CN117608501A (zh) * 2024-01-23 2024-02-27 合肥兆芯电子有限公司 电压调整方法、存储器存储装置及存储器控制电路单元

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509297B2 (ja) 1987-08-31 1996-06-19 沖電気工業株式会社 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JP3581393B2 (ja) * 1993-04-26 2004-10-27 新日本製鐵株式会社 不揮発性半導体記憶装置
JP3610621B2 (ja) * 1994-11-11 2005-01-19 ソニー株式会社 不揮発性半導体メモリ装置
JPH11177070A (ja) * 1997-12-10 1999-07-02 Sony Corp 不揮発性半導体記憶装置及びその駆動方法
JP3843191B2 (ja) * 1999-03-23 2006-11-08 サンディスク コーポレイション 多状態ｅｅｐｒｏｍの読み書き回路
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
JP4282248B2 (ja) 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
JP3833970B2 (ja) 2002-06-07 2006-10-18 株式会社東芝 不揮発性半導体メモリ
JP4069981B2 (ja) * 2004-05-13 2008-04-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2006004534A (ja) 2004-06-18 2006-01-05 Seiko Epson Corp 強誘電体記憶装置、電子機器
US7817469B2 (en) 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
WO2006011221A1 (ja) * 2004-07-30 2006-02-02 Spansion Llc 半導体装置および半導体装置にデータを書き込む方法
JP2006127570A (ja) * 2004-10-26 2006-05-18 Denso Corp 不揮発性半導体記憶装置およびその製造方法
JP2006134536A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその読み出し方法
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
JP5052070B2 (ja) 2006-08-23 2012-10-17 ルネサスエレクトロニクス株式会社 データ読み出し回路及びデータ読み出し方法
KR100799018B1 (ko) 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US7577036B2 (en) * 2007-05-02 2009-08-18 Micron Technology, Inc. Non-volatile multilevel memory cells with data read of reference cells

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Publication number Publication date
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CN101740122B (zh) 2013-09-04
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