JP2011003674A5 - 半導体装置の製造方法 - Google Patents

Description

また、上記においては、素子分離をＳＴＩ構造の素子分離領域２２により行う例を説明したが、素子分離はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により行うようにしても良い。また、上記においては、接続配線３及びダミーメタル５をＡｌにより形成する例を説明したが、接続配線３及びダミーメタル５はその他の金属（例えばＣｕなど）により形成しても良い。
なお、上記実施形態には以下の発明が開示されている。
（付記１）
半導体ウェハに、複数の配線層を形成し、それぞれ前記複数の配線層の一部を含む半導体チップとなるチップ構成部を複数形成し、相互に隣り合う前記チップ構成部を何れかの前記配線層に含まれる接続配線を介して相互に電気的に接続する第１工程と、
相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線に沿って、前記半導体ウェハを切断することによって、前記チップ構成部の各々を相互に分離させて前記半導体チップを形成する第２工程と、
をこの順に行い、
前記第１工程では、前記接続配線において、前記チップ構成部に対する接続端よりも、これら接続端の間に位置する中間部の方が、幅狭となるように、前記接続配線を形成することを特徴とする半導体装置の製造方法。
（付記２）
前記接続配線は相互に隣り合う前記チップ構成部の電源線を互いに接続しており、
前記第１工程と前記第２工程との間に、前記接続配線を介して前記チップ構成部の前記電源線に電源を供給する第３工程を備えることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記接続配線をＡｌにより形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記接続配線を、前記複数の配線層のうち最も表層の配線層から数えて２番目以降の配線層に形成することを特徴とする付記１乃至３の何れか１つに記載の半導体装置の製造方法。
（付記５）
前記接続配線における前記中間部の幅は、前記接続配線における前記チップ構成部に対する前記接続端の幅よりも５μｍ以上狭いことを特徴とする付記１乃至４の何れか１つに記載の半導体装置の製造方法。
（付記６）
前記接続配線における前記チップ構成部に対する前記接続端の幅は６５μｍ以上８０μｍ以下であり、
前記接続配線における前記中間部の幅は４０μｍ以上６０μｍ以下であることを特徴とする付記１乃至５の何れか１つに記載の半導体装置の製造方法。
（付記７）
前記接続配線の前記中間部は、前記スクライブ線の長手方向に対して直交する方向における長さが、少なくとも３０μｍ以上であることを特徴とする付記１乃至６の何れか１つに記載の半導体装置の製造方法。
（付記８）
前記接続配線の前記中間部は、前記スクライブ線の長手方向に対して直交する方向における該スクライブ線の中央部に位置することを特徴とする付記１乃至７の何れか１つに記載の半導体装置の製造方法。
（付記９）
前記第１工程では、複数のダミーメタルからなるダミーメタルパターンを、前記複数の配線層のうち、前記接続配線の上層と下層とのうちの少なくとも何れか１つの配線層において、前記接続配線の配置領域及びその近傍と対応する範囲にのみ形成することを特徴とする付記１乃至８の何れか１つに記載の半導体装置の製造方法。
（付記１０）
半導体基板と、この半導体基板上に形成されている複数の配線層と、を備え、何れかの前記配線層に含まれる配線の先端が半導体チップの端面に露出し、当該露出している配線の先端部は、当該配線の基端部よりも幅狭となっていることを特徴とする半導体チップ。
（付記１１）
前記配線はＡｌからなることを特徴とする付記１０に記載の半導体チップ。
（付記１２）
前記接続配線における前記先端部の幅は、前記接続配線における前記基端部の幅よりも５μｍ以上狭いことを特徴とする付記１０又は１１に記載の半導体チップ。
（付記１３）
前記配線における前記基端部の幅は６５μｍ以上８０μｍ以下であり、
前記配線における前記先端部の幅は４０μｍ以上６０μｍ以下であることを特徴とする付記１０乃至１２の何れか１つに記載の半導体チップ。
（付記１４）
複数の配線層と、
それぞれ前記複数の配線層の一部を含む半導体チップとなる複数のチップ構成部と、
何れかの前記配線層に含まれ、相互に隣り合う前記チップ構成部を相互に電気的に接続する接続配線と、
を備え、
前記接続配線は、該接続配線において、前記チップ構成部に対する接続端よりも、これら接続端の間に位置する中間部の方が、幅狭であることを特徴とする半導体ウェハ。
（付記１５）
前記接続配線は相互に隣り合う前記チップ構成部の電源線を互いに接続していることを特徴とする付記１４に記載の半導体ウェハ。
（付記１６）
前記接続配線はＡｌからなることを特徴とする付記１４又は１５に記載の半導体ウェハ。
（付記１７）
前記接続配線における前記中間部の幅は、前記接続配線における前記チップ構成部に対する前記接続端の幅よりも５μｍ以上狭いことを特徴とする付記１４乃至１６の何れか１つに記載の半導体ウェハ。
（付記１８）
前記接続配線における前記チップ構成部に対する前記接続端の幅は６５μｍ以上８０μｍ以下であり、
前記接続配線における前記中間部の幅は４０μｍ以上６０μｍ以下であることを特徴とする付記１４至１７の何れか１つに記載の半導体ウェハ。
（付記１９）
前記接続配線の前記中間部は、相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線の長手方向に対して直交する方向における長さが、少なくとも３０μｍ以上であることを特徴とする付記１４乃至１８の何れか１つに記載の半導体ウェハ。
（付記２０）
前記接続配線の前記中間部は、相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線の長手方向に対して直交する方向における該スクライブ線の中央部に位置することを特徴とする付記１４乃至１９の何れか１つに記載の半導体ウェハ。

Claims (1)

1. 半導体ウェハに、複数の配線層を形成し、それぞれ前記複数の配線層の一部を含む半導体チップとなるチップ構成部を複数形成し、相互に隣り合う前記チップ構成部を何れかの前記配線層に含まれる接続配線を介して相互に電気的に接続する第１工程と、
   相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線に沿って、前記半導体ウェハを切断することによって、前記チップ構成部の各々を相互に分離させて前記半導体チップを形成する第２工程と、
   をこの順に行い、
   前記第１工程では、前記接続配線において、前記チップ構成部に対する接続端よりも、これら接続端の間に位置する中間部の方が、幅狭となるように、前記接続配線を形成することを特徴とする半導体装置の製造方法。