TW201336030A - 支持基板及基板之處理方法 - Google Patents

支持基板及基板之處理方法 Download PDF

Info

Publication number
TW201336030A
TW201336030A TW102100611A TW102100611A TW201336030A TW 201336030 A TW201336030 A TW 201336030A TW 102100611 A TW102100611 A TW 102100611A TW 102100611 A TW102100611 A TW 102100611A TW 201336030 A TW201336030 A TW 201336030A
Authority
TW
Taiwan
Prior art keywords
substrate
liquid
electrode
processing
common electrode
Prior art date
Application number
TW102100611A
Other languages
English (en)
Inventor
Haruo Iwatsu
Toshiyuki Matsumoto
Kazuo Sakamoto
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201336030A publication Critical patent/TW201336030A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/10—Electrodes, e.g. composition, counter electrode
    • C25D17/12—Shape or form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/742—Apparatus for manufacturing bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11005—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for aligning the bump connector, e.g. marks, spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明之用以支撐被處理基板之支撐基板包含：基板，其具有可搭載上述被處理基板之平面；複數個表面電極，其露出於上述基板之表面，且可與上述被處理基板物理性接觸；共用電極，其可與上述複數個表面電極電性連接；及切換機構，其用以切換上述複數個表面電極與上述共用電極之電性連接狀態。上述切換機構包含各向異性導電構件，且於上述共用電極之各向異性導電構件側之正面上，在與上述表面電極相對向之位置上形成有突起部。

Description

支持基板及基板之處理方法
本發明係關於一種用以支撐被處理基板之支撐基板、及對由該支撐基板支撐之被處理基板進行特定處理的基板之處理方法。
近年來，要求半導體裝置之高性能化，半導體元件之高集成化日益進步。於該狀況下，在水平面內配置複數個經高集成化之半導體元件、並以配線連接該等半導體元件而製造半導體裝置之情形時，擔心會因配線長度增大而由此導致配線之電阻變大、及配線延遲變大。
因此，提出有三維地積層半導體元件之三維集成技術。於該三維集成技術中，以貫通藉由研磨背面而薄化、且於正面形成有複數個電子電路的半導體晶圓(以下稱為「晶圓」)之方式，形成複數個例如具有100 μm以下之微細之直徑的電極，即所謂貫通電極(TSV：Through Silicon Via，矽穿孔)。然後，經由該貫通電極而使上下積層之晶圓電性連接(專利文獻1)。
關於上述形成貫通電極之方式，進行有各種研究。作為其中之一個形式，有如下之形式：研磨未形成有電子電路之晶圓背面而將晶圓薄化至特定之厚度後，於晶圓上形成貫通孔，並於該貫通孔內形成障壁膜(barrier film)或貫通電極。由於對該貫通孔要求較高之位置精度，因此於貫通孔之形成時，藉由光微影(photolithography)技術而形成光罩，並使用電漿蝕刻(plasma etching)處理等所謂乾式蝕刻技術對形成有光罩之晶圓進行蝕刻，藉此形成貫通孔。於該貫通孔內藉由蒸 鍍方法等形成障壁膜後，藉由濺鍍、鍍敷等埋入金屬，藉此形成貫通電極。此處，研磨晶圓背面之步驟係稱為背面研磨(backgrind)，通常研磨係進行至晶圓之厚度成為約100 μm為止。然而，若晶圓變薄，則變得容易斷裂，或變得難以搬送，因此於研磨步驟前在晶圓正面上貼附支撐基板，以進行其後之一系列步驟。
進而，於半導體裝置之製造步驟中，在如上所述形成貫通電極後，進行晶圓之貫通電極或電子電路等之電性試驗。該電性試驗係例如使用測試機、探針卡(probe card)、或具有載置晶圓之載置台等的探針裝置而進行。然後，例如於使設置在探針卡上之探針銷與晶圓上之電極接觸之狀態下，自測試機經由探針卡而對各電極傳送電信號，從而對晶圓之貫通電極或電子電路等進行電性試驗(專利文獻2)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-004722號公報
[專利文獻2]日本專利特開2010-034482號公報
然而，於如上所述製造半導體裝置時，在晶圓上形成貫通電極之貫通電極形成步驟、與對晶圓之貫通電極或電子電路等進行電性試驗的探測(probing)步驟係藉由不同之裝置進行，因此需要於該等裝置間進行晶圓之搬送。因此，半導體裝置之製造步驟之處理量(throughput)存在改善之餘地。
因此，為了改善半導體裝置之製造步驟之處理量，發明者等人研究了藉由電解蝕刻進行貫通孔形成步驟、並藉由電解鍍敷進行貫通電極形成步驟。為了如此進行電解蝕刻與電解鍍敷，需要有用以形成電場之電極與對向電極，對將進行電解蝕刻與電解鍍敷時之電極與對 向電極設為共用，並連續地實施貫通孔形成步驟與貫通電極形成步驟的技術進行了研究。於該情形時，例如由於對向電極相對於所有貫通電極成為共用之電極，因此若欲於該狀態下對晶圓之貫通電極或電子電路等進行電性試驗，則會使所有貫通電極成為短路狀態而無法進行電性試驗。因此，於探測(probing)步驟中，另外需要有卸除對向電極等步驟。因此，無法實現改善半導體裝置之製造步驟之處理量。
本發明係鑒於該方面而完成者，其目的在於提高半導體裝置之製造步驟之處理量。
為了達成上述目的，本發明係一種用以支撐被處理基板之支撐基板，其包含：基板，其具有可搭載上述被處理基板之平面；複數個表面電極，其露出於上述基板之表面，且可與上述被處理基板物理性接觸；及共用電極，其可與上述複數個表面電極電性連接。
根據本發明，支撐基板具有表面電極與共用電極，且可電性連接表面電極與共用電極。如此，例如於被處理基板已搭載於支撐基板上之狀態下，對該被處理基板之表面供給處理液後，於通過表面電極而電性連接處理液與共用電極之狀態下，可藉由該處理液對被處理基板進行特定之處理。如此，藉由將設置於支撐基板上之共用電極設為一極，而可對被處理基板進行一系列處理。又，其後，例如於處理液與共用電極已設為非電性連接之狀態下，亦可對被處理基板之電特性進行檢查。換言之，支撐基板係用於對經薄化之被處理基板賦予充分之強度，並且該支撐基板具有表面電極與共用電極，藉此可在不將支撐基板自被處理基板剝離之情況下，保持支撐於支撐基板之狀態而對被處理基板進行處理與電特性之檢查。因此，可提高半導體裝置之製造步驟之處理量。而且，由於可使用同一支撐基板進行基板之特定處理與電特性之檢查，因此可使半導體裝置之製造裝置之成本低廉化， 亦可使該半導體裝置之製造成本低廉化。
基於另一觀點之本發明係一種對被處理基板進行特定處理之基板之處理方法，其包含：基板搭載步驟，其係將被處理基板搭載於包含複數個表面電極、及可與上述複數個表面電極電性連接之共用電極的支撐基板上；及處理步驟，其係於之後，在對上述被處理基板之表面供給處理液後，於通過上述複數個表面電極而電性連接上述處理液與上述共用電極之狀態下，藉由上述處理液對上述被處理基板進行特定之處理。
基於另一觀點之本發明係一種用以支撐被處理基板之支撐基板，其包含：基板，其具有可搭載上述被處理基板之平面；複數個表面電極，其露出於上述基板之表面，且可與上述被處理基板物理性接觸；及空間，其設置於上述基板之內部，且可收容與上述複數個表面電極電性連接之導電性液體。
基於另一觀點之本發明係一種對被處理基板進行特定處理之基板之處理方法，其包含：基板搭載步驟，其係將被處理基板搭載於包含複數個表面電極、及可收容與上述複數個表面電極電性連接之導電性液體之空間的支撐基板上；及處理步驟，其係於之後，使上述導電性液體流入上述空間，對上述被處理基板之表面供給處理液後，於通過上述複數個表面電極而電性連接上述處理液與上述共用電極之狀態下，藉由上述處理液對上述被處理基板進行特定處理。
根據本發明，可提高半導體裝置之製造步驟之處理量。
10‧‧‧晶圓
10a‧‧‧正面
10b‧‧‧背面
20‧‧‧支撐基板
21‧‧‧各向異性導電構件
21a‧‧‧各向異性導電構件之正面
21b‧‧‧各向異性導電構件之背面
22‧‧‧表面電極
23‧‧‧共用電極
24‧‧‧突起部
25‧‧‧支撐構件
30‧‧‧模板
50‧‧‧貫通孔
51‧‧‧貫通電極
52‧‧‧凸塊
100‧‧‧半導體裝置
200‧‧‧支撐基板
201‧‧‧各向異性導電構件
202‧‧‧導電部
204‧‧‧共用電極
210‧‧‧模板
300‧‧‧支撐基板
301‧‧‧單個電極層
302‧‧‧開關層
303‧‧‧共用電極層
320‧‧‧開關電路
330‧‧‧共用電極
400‧‧‧支撐基板
401‧‧‧單個電極層
402‧‧‧開關層
403‧‧‧液供給層
410‧‧‧表面電極
420‧‧‧空間
430‧‧‧導電性液體流通路
432‧‧‧絕緣性液體流通路
440‧‧‧洗淨用液體流通路
450‧‧‧液體流通路
460‧‧‧空間
C‧‧‧導電性液體
E‧‧‧蝕刻液
L‧‧‧絕緣性液體
M‧‧‧鍍敷液
圖1係表示本實施形態之晶圓處理之主要步驟之流程圖。
圖2係表示晶圓之構成之概略之縱剖面圖。
圖3係表示支撐基板之構成之概略之縱剖面圖。
圖4係表示模板之構成之概略之縱剖面圖。
圖5係表示於晶圓上配設有支撐基板之情況之說明圖。
圖6係表示已將晶圓薄化之情況之說明圖。
圖7係表示對晶圓與模板之間供給有蝕刻液之情況之說明圖。
圖8係表示對晶圓進行電解蝕刻之情況之說明圖。
圖9係表示於晶圓上形成有貫通孔之情況之說明圖。
圖10係表示對晶圓與模板之間供給鍍敷液之情況之說明圖。
圖11係表示於貫通孔內形成有貫通電極之情況之說明圖。
圖12係表示於貫通電極上形成有凸塊之情況之說明圖。
圖13係表示進行晶圓之貫通電極或電子電路之電特性之檢查的情況之說明圖。
圖14係表示製造有半導體裝置之情況之說明圖。
圖15係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖16係表示於另一實施形態中在特定之貫通電極上選擇性地形成有凸塊之情況之說明圖。
圖17係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖18係表示於另一實施形態中在貫通孔內形成有貫通電極之情況之說明圖。
圖19係表示於另一實施形態中在特定之貫通電極上選擇性地形成有凸塊之情況之說明圖。
圖20係表示於另一實施形態中供給鍍敷液之情況之說明圖。
圖21係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖22係表示於另一實施形態中在晶圓上配設有支撐基板之情況之說明圖。
圖23係表示於另一實施形態中在晶圓上形成有貫通孔之情況之說明圖。
圖24係表示於另一實施形態中在貫通孔內形成有貫通電極之情況之說明圖。
圖25係表示於另一實施形態中在貫通電極上形成有凸塊之情況之說明圖。
圖26係表示於另一實施形態中進行晶圓之貫通電極或電子電路之電特性之檢查的情況之說明圖。
圖27係表示於另一實施形態中在特定之貫通電極上選擇性地形成有凸塊之情況之說明圖。
圖28係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖29係表示於另一實施形態中在晶圓上形成有貫通孔之情況之說明圖。
圖30係表示於另一實施形態中在貫通孔內形成有貫通電極之情況之說明圖。
圖31係表示於另一實施形態中在貫通電極上形成凸塊之情況之說明圖。
圖32係表示於另一實施形態中進行晶圓之貫通電極或電子電路之電特性之檢查的情況之說明圖。
圖33係表示於另一實施形態中在特定之貫通電極上選擇性地形成有凸塊之情況之說明圖。
圖34係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖35係表示於另一實施形態中在晶圓上配設有支撐基板之情況之說明圖。
圖36係表示於另一實施形態中在晶圓上形成有貫通孔之情況之說明圖。
圖37係表示於另一實施形態中在貫通孔內形成有貫通電極之情況之說明圖。
圖38係表示於另一實施形態中在貫通電極上形成有凸塊之情況之說明圖。
圖39係表示於另一實施形態中進行晶圓之貫通電極或電子電路之電特性之檢查的情況之說明圖。
圖40係表示於另一實施形態中在特定之貫通電極上選擇性地形成有凸塊之情況之說明圖。
圖41係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖42係表示另一實施形態之支撐基板之構成之概略之說明圖。
圖43係表示另一實施形態之支撐基板之構成之概略之說明圖。
以下，對本發明之實施形態進行說明。於本實施形態中，對於作為本發明之被處理基板之晶圓之處理方法，與該晶圓處理中使用之晶圓、支撐基板、及模板(template)之構成一併進行說明。圖1係表示本實施形態之晶圓處理之主要處理流程。再者，於以下說明中使用之圖式中，各構成要素之尺寸係以使技術容易理解為優先，而未必與實際尺寸相對應。
首先，對本實施形態之晶圓處理中使用之晶圓、支撐基板、及模板之構成進行說明。如圖2所示，於晶圓10上，形成有在厚度方向上自晶圓10之正面10a貫通至背面10b為止的下述貫通孔50與貫通電極51。再者，於晶圓10之正面10a上，形成有包含電子電路或配線等之元件層(未圖示)。
如圖3所示，支撐基板20包含作為切換機構之各向異性導電構件(各向異性導電橡膠)21，該各向異性導電構件(各向異性導電橡膠)21係用以切換作為供給至下述貫通孔50與貫通電極51之形成位置之處理液的蝕刻液或鍍敷液(複數個表面電極22)與共用電極23的電性連接狀態。各向異性導電構件21具有例如大致圓盤形狀，且具有與晶圓10之 俯視時之形狀相同的形狀。又，如下所述，各向異性導電構件21係以覆蓋晶圓10之正面10a，且與複數個貫通電極51相對向之方式設置。各向異性導電構件21係於絕緣性樹脂中混合有導電性微細金屬粒子而成者。而且，當對各向異性導電構件21之特定部分進行加壓時，於受到加壓之部分，分散之金屬粒子集合並接觸，從而使該受到加壓之部分形成具有導電性之路徑。另一方面，由於未受到加壓之部分中之金屬粒子仍為分散之狀態，因此該未受到加壓之部分維持絕緣性。如此，於各向異性導電構件21中，形成為於縱方向上具有導電性而於橫方向上保持絕緣性之各向異性。再者，作為各向異性導電構件21，例如既可使用膜狀者，亦可使用膏狀者。
於各向異性導電構件21之正面21a上形成有表面電極22，該表面電極22可與晶圓10物理性接觸，且可與貫通電極51電性連接。即，表面電極22係形成於與貫通孔50和貫通電極51之形成位置相對向之位置上。再者，藉由於各向異性導電構件21之正面21a上，在表面電極22以外之部分形成絕緣膜，藉此使支撐基板20之與晶圓10相對向之表面成為平坦之平面。即，支撐基板20本實施形態中亦作為具有可搭載晶圓10之平面的基板而發揮功能。
於各向異性導電構件21之背面21b上設置有共用電極23，該共用電極23可與複數個表面電極22電性連接，且對於複數個貫通電極51而共通地設置。如下所述，共用電極23係設置於隔著各向異性導電構件21而與複數個貫通電極51相對向之位置上。於共用電極23之各向異性導電構件21側之表面上，在與表面電極22相對向之位置上、即在與貫通孔50和貫通電極51之形成位置相對向之位置上形成有突起部24。又，共用電極23係藉由支撐構件25而支撐。再者，為了使內部之各向異性導電構件21等之電極構造容易理解，而簡略地繪製圖3之支撐基板20。然而，由於支撐基板20之目的亦在於穩定地搬送經薄化之晶圓 10，因此實際上支撐基板20整體上具有充分之強度，且具有可藉由半導體製造裝置之臂等搬送之形狀。關於此方面，於其後之圖中亦相同。
如圖4所示，模板30具有例如大致圓盤形狀，且具有與晶圓10之俯視時之形狀相同的形狀。又，如下所述，模板30係以覆蓋晶圓10之背面10b之方式設置。模板30係使用例如碳化矽(SiC)等。
於模板30之表面30a上，形成有與貫通電極51電性連接之電極31。即，電極31係形成於與貫通孔50和貫通電極51之形成位置相對向的位置上。
其次，對於使用以如上方式構成之晶圓10、支撐基板20、及模板30之晶圓處理進行說明。
首先，如圖5所示，於晶圓10之正面10a側配設支撐基板20(圖1之步驟S1)。支撐基板20係以覆蓋晶圓10之正面10a之方式配置。又，支撐基板20係以表面電極22與晶圓10之正面10a接觸，且各表面電極22與貫通孔50和貫通電極51之形成位置相對向之方式配置。再者，晶圓10與支撐基板20之接合係例如經由根據加熱之溫度而硬化或軟化的黏著劑進行。
其後，如圖6所示，研磨晶圓10之背面10b，使晶圓10薄化至特定厚度(圖1之步驟S2)。該步驟S2之後，係於晶圓10經薄化之狀態下實施後續之步驟，但由於支撐基板20會對晶圓10賦予充分之強度，因此可防止搬送時晶圓10之破裂等。
其後，如圖7所示，於晶圓10之背面10b側配設模板30，並且向晶圓10與模板30之間供給並填充作為處理液之蝕刻液E。模板30係以覆蓋晶圓10之背面10b、且各電極31與貫通孔50和貫通電極51之形成位置相對向之方式配置。又，蝕刻液E之供給既可藉由例如另外之蝕刻液供給裝置(未圖示)進行，亦可經由例如貫通於厚度方向而形成於 模板30上的蝕刻液E之流通路(未圖示)而進行。再者，作為蝕刻液E，例如使用有氫氟酸與異丙醇之混合液(HF/IPA，Hydrogen Fluoride/Isopropyl Alcohol)或氫氟酸與乙醇之混合液等。
其後，如圖8所示，對支撐基板20之共用電極23向各向異性導電構件21側(圖8之箭頭之方向)加壓而使其移動。如此，藉由共用基板23之突起部24對各向異性導電構件21加壓。受到加壓之部分之各向異性導電構件21被壓縮而形成具有導電性之導電部40。另一方面，未受到加壓之部分之各向異性導電構件21維持絕緣性。如此，共用電極23係經由導電部40、表面電極22、及晶圓10而與蝕刻液E電性連接。
其後，例如藉由電源裝置(未圖示)，將支撐基板20之共用電極23設為陰極，並將模板30之電極31設為陽極，從而對蝕刻液E施加電壓。如此，藉由蝕刻液E進行晶圓10之電解蝕刻，即蝕刻液E一面蝕刻晶圓10一面進入該晶圓10之內部。然後，如圖9所示，於晶圓10上形成貫通於厚度方向之貫通孔50(圖1之步驟S3)。當形成貫通孔50時，除去晶圓10與模板30之間之蝕刻液E。於形成之貫通電極51包含銅之情形時，視需要而於貫通孔50內部藉由蒸鍍等形成障壁膜等。
其後，如圖10所示，向晶圓10與模板30之間供給並填充作為處理液之鍍敷液M。鍍敷液M之供給既可藉由例如另外之鍍敷液供給裝置(未圖示)而進行，亦可經由例如貫通於厚度方向而形成於模板30上的鍍敷液M之流通路(未圖示)而進行。然後，供給之鍍敷液M進入貫通孔50內。再者，作為鍍敷液M，例如使用電解銅鍍敷液等。
其後，如圖11所示，再次將支撐基板20之共用電極23向各向異性導電構件21側加壓使其移動，即於各向異性導電構件21中形成導電部40，而電性連接鍍敷液M與共用電極23。於該狀態下，例如藉由電源裝置(未圖示)，將支撐基板20之共用電極23設為陰極，並將模板30之電極31設為陽極，從而對鍍敷液M施加電壓。然後，對貫通孔50內之 鍍敷液M進行電解鍍敷，而於該貫通孔50內形成貫通電極51(圖1之步驟S4)。再者，於本實施形態中，雖在電解蝕刻與電解鍍敷之各步驟中分別形成導電部40，但亦可於維持電解蝕刻時所形成之導電部40之狀態下進行後續之電解鍍敷。
其後，如圖12所示，對貫通電極51上之鍍敷液M進一步進行電解鍍敷，於該貫通電極51上形成凸塊52(圖1之步驟S5)。當形成凸塊52時，除去晶圓10與模板30之間的鍍敷液M，並使模板30自晶圓10之上方退避。
其後，如圖13所示，停止向支撐基板20之共用電極23之加壓，使共用電極23向各向異性導電構件21之相反側(圖13之箭頭之方向)移動。如此，突起部24停止向各向異性導電構件21加壓，使該各向異性導電構件21具有絕緣性。如此，共用電極23與貫通電極51(表面電極22)成為非電性連接之狀態。即，複數個貫通電極51成為電性獨立之狀態。
於共用電極23與貫通電極51成為非電性連接之狀態下，使用檢查裝置60，對晶圓10之貫通電極51或晶圓10上之電子電路等的電特性進行檢查(電性試驗)(圖1之步驟S6)。檢查裝置60包含：測試機61、與支撐於該測試機61上且具有導電性之複數個探針62。探針62係配置於與凸塊52相對應之位置上。再者，探針62之形狀並不限定於圖示之例，例如可採用懸臂(cantilever)形狀等各種形狀。
於使用該檢查裝置60進行電性試驗時，首先，使檢查裝置60向晶圓10側下降，使探針62與凸塊52接觸。繼而，自測試機61經由探針62、凸塊52而對貫通電極51傳送電信號，從而對貫通電極51進行電性試驗。又，自測試機61經由探針62、凸塊52、及貫通電極51而對晶圓10上之電子電路傳送電信號，從而對電子電路進行電性試驗。
其後，將晶圓10與支撐基板20搬送至晶圓接合裝置(未圖示)。複 數個晶圓10被複數搬送至晶圓接合裝置。然後，如圖14所示，以使積層之晶圓10之貫通電極51與凸塊52導通之方式接合複數個晶圓10(圖1之步驟S7)。再者，於該步驟S7中，亦進行晶圓10與支撐基板20之剝離。如此，製造三維地積層有晶圓10之半導體裝置100。
根據以上之實施形態，於步驟S3中，藉由突起部24對各向異性導電構件21加壓，於電性連接蝕刻液E與共用電極23之狀態下進行電解蝕刻，從而於晶圓10上形成貫通孔50。又，於步驟S4與步驟S5中，在電性連接鍍敷液M與共用電極23之狀態下進行電解鍍敷，於貫通孔50中形成貫通電極51，進而於貫通電極51上形成凸塊52。其後，於步驟S6中，突起部24停止向各向異性導電構件21加壓，在將貫通電極51與共用電極23非電性連接之狀態下，即在使複數個貫通電極51電性獨立之狀態下，對晶圓10之電特性進行檢查。如此，藉由將設置於支撐基板20內之共用電極23設為一極，而可對晶圓10進行電解鍍敷或電解蝕刻等一系列處理。如上所述，支撐基板20係用以對經薄化之基板10賦予充分之強度者，可在不將支撐基板20自晶圓10剝離之情況下，進行各個裝置中之處理、進而進行裝置間之搬送。進而，於經由凸塊52、貫通電極51而檢查晶圓10上之電子電路時，亦可設為使共用電極23自各貫通電極51電性分離之狀態。其原因在於：若檢查時處於各貫通電極51短路之狀態下，則無法準確地檢查各個電子電路。因此，可在始終不剝離晶圓10之情況下，保持支撐於支撐基板20之狀態，而進行自晶圓10之背面研磨起至貫通電極51之形成、及電子電路之電性試驗為止的一系列步驟。再者，於本實施形態中，在貫通孔50之形成中使用電解蝕刻，但亦可由電漿蝕刻等來代替。亦可於藉由電漿蝕刻所形成之貫通孔50內，利用支撐基板20內之共用電極23進行電解鍍敷。又，於該等步驟之間亦可進行其他步驟。總而言之，本實施形態之特徵在於：利用共用電極23之步驟、與於使各貫通電極51自共用電極23 分離之狀態下進行之步驟係在藉由支撐基板20保持晶圓10的狀態下進行。
於以上之實施形態中，係於步驟S5中在所有貫通電極51上形成凸塊52，但亦可僅於特定之貫通電極51上選擇性地形成凸塊52。
此處，存在於形成凸塊52前發現半導體元件之缺陷之情形，例如：於步驟S4中所形成之複數個貫通電極51中之貫通電極51存在缺陷之情形，或連接於貫通電極51之半導體元件之電子電路為不良品之情形等。或者，於步驟S4中形成貫通電極51後，若直接使探針接觸貫通電極51而進行步驟S6，則可檢測出電子電路之不良或貫通電極51之缺陷的有無。若自晶圓10使各半導體元件單片化並僅積層良品則不會成為問題，但若為了提高生產效率而以晶圓位準積層，則會使半導體裝置100中混有良品之半導體元件(以下，有時稱為「良品元件」)與不良品之半導體元件(以下，有時稱為「不良品元件」)的概率變高。即便於半導體裝置100中混有良品元件與不良品元件之情形時，若為記憶體元件之積層，只要僅使用良品元件則不會成為問題。然而，若良品元件與不良品元件通過貫通電極51而串聯地連接，則存在受到不良品元件之負面影響而導致半導體裝置100整體均成為不良品之虞。因此，需要將不良品元件自其他良品元件電性分離。即，不在與不良品元件連接之貫通電極51上形成凸塊52，而將不良品元件之貫通電極51與良品元件之貫通電極51非電性連接。另一方面，僅於良品元件之貫通電極51上形成凸塊52，而電性連接良品元件之貫通電極51與良品元件之貫通電極51。
因此，於本實施形態中，如圖15所示，於支撐基板20之共用電極23之表面上，在與良品元件之貫通電極51相對向之位置上選擇性地形成突起部24。然後，於步驟S5中，如圖16所示，使共用電極23向各向異性導電構件21側移動，而藉由突起部24對各向異性導電構件21加 壓，從而電性連接鍍敷液M與共用電極23。於該狀態下，例如藉由電源裝置(未圖示)，將共用電極23設為陰極，並將模板30之電極31設為陽極，從而對鍍敷液M施加電壓。然後，對鍍敷液M進行電解鍍敷，從而於特定之貫通電極51上選擇性地形成凸塊52。
根據本實施形態，僅良品元件之貫通電極51藉由凸塊52而與積層之其他良品元件之貫通電極51電性連接。另一方面，不良品元件之貫通電極51與積層之其他良品元件之貫通電極51未電性連接。如此，由於使不良品元件與良品元件電性分離，因此不良品元件不會對良品元件產生影響。因此，即便存在不良品元件亦可使半導體裝置100成為良品，從而可提高半導體裝置100之良率。
或，藉由同樣地選擇性地形成凸塊52，亦可於各晶片間改變積層之半導體元件間之連接。於至今為止之三維集成技術中，各半導體元件僅通過貫通電極51而串聯地連接。然而，若利用本實施形態，則可自複數個貫通電極51之中選擇任意之貫通電極51進行連接，因此可使貫通電極51作為半導體裝置100中之程式配線而發揮功能。如此，藉由在共用電極23之表面上選擇性地形成突起部24，而可於任意之貫通電極51上形成凸塊52。亦可使共用電極23可更換，而選擇具有各步驟中需要之突起部24的共用電極23。
於以上之實施形態中，各向異性導電構件21係以覆蓋晶圓10之正面10a之方式設置，但如圖17所示，各向異性導電構件21亦可以複數個而僅設置於與貫通電極51相對向之位置上。於該情形時，共用電極23之表面為平坦，亦可省略上述實施形態中之突起部24。
然後，例如於步驟S4中，如圖18所示，將共用電極23向各向異性導電構件21側加壓使其移動。如此，各個各向異性導電構件21分別受到加壓，從而使該等各向異性導電構件21具有導電性。於該狀態下，例如藉由電源裝置(未圖示)，將共用電極23設為陰極，並將模板 30之電極31設為陽極，從而對鍍敷液M施加電壓。然後，對貫通孔50內之鍍敷液M進行電解鍍敷，從而於該貫通孔50內形成貫通電極51。再者，於步驟S3或步驟S5中，亦藉由相同之方法分別進行電解蝕刻與電解鍍敷。
根據本實施形態，亦可在始終不剝離晶圓10之情況下，保持支撐於支撐基板20之狀態，而使用同一共用電極23進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板20，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。
又，於本實施形態中，亦可如圖19所示，於與良品元件之貫通電極51相對向之位置上選擇性地設置各向異性導電構件21。於該情形時，僅於良品元件之貫通電極51上形成凸塊52。因此，可將不良品元件與良品元件電性分離，因此不良品元件之影響不會波及其他良品元件，從而提高半導體裝置100之良率。
於以上之實施形態中，在步驟S4中進行電解鍍敷時，係向晶圓10與模板30之間填充鍍敷液M，但亦可如圖20所示，僅於貫通孔50上供給鍍敷液M。於該情形時，例如亦可於模板30上形成鍍敷液M之流通路150。然後，經由流通路150而於貫通孔50上供給鍍敷液M。又，由於僅於貫通孔50上供給鍍敷液M，因此亦可使貫通孔50之周圍之晶圓10之背面10b疏水化。再者，於步驟S3或步驟S5中，亦藉由相同之方法分別供給蝕刻液E與鍍敷液M。根據本實施形態，可將蝕刻液E與鍍敷液M之供給量抑制為少量，因此可使半導體裝置100之製造成本進一步低廉化。
於進行以上之晶圓處理時，亦可使用與以上之實施形態之支撐基板20不同的支撐基板。如圖21所示，支撐基板200包含作為切換機 構之各向異性導電構件201，該各向異性導電構件201係用以切換供給至貫通孔50與貫通電極51之形成位置上之蝕刻液E或鍍敷液M(導電部202)與共用電極23的電性連接狀態。各向異性導電構件201具有例如大致圓盤形狀，且具有與晶圓10之俯視時之形狀相同的形狀。又，各向異性導電構件201係以覆蓋晶圓10之正面10a之方式設置。再者，作為各向異性導電構件201，例如既可使用膜狀者，亦可使用膏狀者。
於各向異性導電構件201之正面201a上，形成有作為表面電極之導電部202，該導電部202係與蝕刻液E或鍍敷液M電性連接且對各向異性導電構件201進行加壓。導電部202係形成於與貫通孔50和貫通電極51之形成位置相對向的位置上。再者，該導電部202亦可形成於晶圓10之正面10a上。
於各向異性導電構件201之背面201b上，設置有包含貫通電極(未圖示)之支撐構件203、與對於複數個貫通電極51而共通地設置之共用電極204。共用電極204具有與晶圓10之俯視時之形狀相同的形狀，且設置於隔著各向異性導電構件201而與複數個貫通電極51之形成位置相對向的位置上。又，共用電極204係相對於支撐構件203裝卸自如地構成。
再者，於本實施形態之模板210上，形成有蝕刻液E或鍍敷液M之流通路211。流通路211係在厚度方向上貫通於模板210，且流通路211之兩端部開口。又，於流通路211之內側面上，形成有電極212。再者，於本實施形態中使用模板210，但亦可使用上述實施形態中之模板30。
其次，對使用以如上方式構成之晶圓10、支撐基板200、及模板210之晶圓處理進行說明。
首先，於步驟S1中，如圖22所示，於晶圓10之正面10a側配設支撐基板200。支撐基板200係以覆蓋晶圓10之正面10a之方式配置。 又，支撐基板200係以導電部202與晶圓10之正面10a接觸，且各導電部202與貫通孔50和貫通電極51之形成位置相對向的方式配置。然後，導電部202對各向異性導電構件201進行加壓。受到加壓之部分之各向異性導電構件201被壓縮而形成具有導電性之導電部220。另一方面，未受到加壓之部分之各向異性導電構件201維持絕緣性。
其後，於步驟S2中研磨晶圓10之背面10b，將晶圓10薄化至特定厚度
其後，於步驟S3中，如圖23所示，於晶圓10之背面10b側配設模板210。模板210係以使流通路211與貫通孔50之形成位置相對向之方式配置。其後，經由流通路211而向晶圓10上供給蝕刻液E。然後，共用電極204與蝕刻液E電性連接。其後，例如藉由電源裝置(未圖示)，將共用電極204設為陰極，並將模板210之電極212設為陽極，從而對蝕刻液E施加電壓。如此，藉由蝕刻液E進行晶圓10之電解蝕刻，從而於晶圓10上形成貫通孔50。
其後，於步驟S4中，如圖24所示，經由流通路211而向晶圓10上供給鍍敷液M。所供給之鍍敷液M進入貫通孔50內。然後，共用電極204與鍍敷液M電性連接。其後，例如藉由電源裝置(未圖示)，將共用電極204設為陰極，並將模板210之電極212設為陽極，從而對鍍敷液M施加電壓。然後，對貫通孔50內之鍍敷液M進行電解鍍敷，於該貫通孔50內形成貫通電極51。
其後，於步驟S5中，如圖25所示，對貫通電極51上之鍍敷液M進一步進行電解鍍敷，於該貫通電極51上形成凸塊52。
其後，於步驟S6中，如圖26所示，將共用電極204自各向異性導電構件201(支撐構件203)卸除，將共用電極204與貫通電極51設為非電性連接之狀態。即，使複數個貫通電極51電性獨立。然後，將模板210之電極212用作電性試驗之電極，而對晶圓10之貫通電極51或晶圓 10上之電子電路等的電特性進行檢查。
其後，於步驟S7中，將複數個晶圓10接合，從而製造半導體裝置100。
根據本實施形態，可在始終不剝離晶圓10的情況下，保持支撐於支撐基板200之狀態，而使用同一共用電極204進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板200，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。
又，於本實施形態中，亦可如圖27所示，於與良品元件之貫通電極51相對向之位置上選擇性地設置導電部202。於該情形時，僅於良品元件之貫通電極51上形成凸塊52。因此，可將不良品元件與良品元件電性分離，因此可使不良品元件之影響不會波及其他良品元件，從而提高半導體裝置100之良率。
於進行以上之晶圓處理時，亦可使用與以上之實施形態之支撐基板20、200完全不同之支撐基板。如圖28所示，支撐基板300包含單個電極層301、開關層302、及共用電極層303。單個電極層301、開關層302、及共用電極層303係自晶圓10側起依序設置。
於單個電極層301中設置有電性連接於貫通電極51之作為表面電極之電極310。電極310係形成於與貫通孔50和貫通電極51之形成位置相對向之位置。
於開關層302中，設置有作為切換機構之開關電路320，該開關電路320係用以切換供給至貫通孔50與貫通電極51之形成位置之蝕刻液E或鍍敷液M(電極310)與下述共用電極330的電性連接狀態。開關電路320係於接通狀態下電性連接蝕刻液E或鍍敷液M與共用電極330，於斷開狀態下將蝕刻液E或鍍敷液M與共用電極330設為非電性 連接。又，開關電路320係以與各電極310電性連接之方式設置有複數個。
於共用電極層303中，設置有對於複數個貫通電極51而共通地設置之共用電極330。即，共用電極330係設置於隔著開關電路320而與複數個貫通電極51相對向之位置上。
其次，對使用如以上方式構成之晶圓10、支撐基板300、及模板30之晶圓處理進行說明。
首先，於步驟S1中，在晶圓10之正面10a側配設有支撐基板300。支撐基板300係以覆蓋晶圓10之正面10a之方式配置。又，支撐基板300係以電極310與晶圓10之正面10a接觸，且各電極310與貫通孔50和貫通電極51之形成位置相對向之方式配置。
其後，於步驟S2中，研磨晶圓10之背面10b，將晶圓10薄化至特定厚度。
其後，於步驟S3中，如圖29所示，於晶圓10之背面10b側配設模板30，並且向晶圓10與模板30之間供給並填充蝕刻液E。模板30係以覆蓋晶圓10之背面10b、且各電極31與貫通孔50和貫通電極51之形成位置相對向之方式配置。其後，將所有開關電路320設為接通，電性連接共用電極330與蝕刻液E。然後，例如藉由電源裝置(未圖示)，將共用電極330設為陰極，並將模板30之電極31設為陽極，從而對蝕刻液E施加電壓。如此，藉由蝕刻液E進行晶圓10之電解蝕刻，於晶圓10上形成貫通孔50。
其後，於步驟S4中，如圖30所示，向晶圓10與模板30之間供給並填充鍍敷液M。所供給之鍍敷液M進入貫通孔50內。其後，將所有開關電路320設為接通，從而電性連接共用電極330與鍍敷液M。然後，例如藉由電源裝置(未圖示)，將共用電極330設為陰極，並將模板30之電極31設為陽極，從而對鍍敷液M施加電壓。然後，對貫通孔 50內之鍍敷液M進行電解鍍敷，而於該貫通孔50內形成貫通電極51。
其後，於步驟S5中，如圖31所示，對貫通電極51上之鍍敷液M進一步進行電解鍍敷，於該貫通電極51上形成凸塊52。
其後，於步驟S6中，如圖32所示，將所有開關電路320設為斷開，從而將共用電極330與貫通電極51設為非連接狀態。即，使複數個貫通電極51電性獨立。然後，使用檢查裝置60，對晶圓10之貫通電極51或晶圓10上之電子電路等的電特性進行檢查。於該情形時，較理想為開關電路320係以可總括地使所有開關接通/斷開之方式構成。
其後，於步驟S7中，將複數個晶圓10接合，從而製造半導體裝置100。
根據本實施形態，可在始終不剝離晶圓10之情況下，保持支撐於支撐基板300之狀態，而使用同一共用電極330進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板300，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。
又，於本實施形態中，於步驟S5中，當如圖33所示形成凸塊52時，亦可將與良品元件之貫通電極51相對向之位置上的開關電路320設為接通，而將與不良品元件之貫通電極51相對向之位置上的開關電路320設為斷開。於該情形時，開關電路320具備可選擇性地使開關接通/斷開之功能。於該情形時，僅於良品元件之貫通電極51上形成凸塊52。因此，可將不良品元件與良品元件電性分離，因此可使不良品元件之影響不會波及其他良品元件，從而提高半導體裝置100之良率。
於進行以上之晶圓處理時，亦可使用與以上之實施形態中之支撐基板20、200、300不同之支撐基板。如圖34所示，支撐基板400包 含單個電極層401、開關層402、及液供給層403。單個電極層401、開關層402、及液供給層403係自晶圓10側起依序設置。再者，支撐基板400係例如使用矽或陶瓷。
於單個電極層401中設置有表面電極410，該表面電極410可與晶圓10物理性接觸且與貫通電極51電性連接。表面電極410係以複數個形成於與貫通孔50和貫通電極51之形成位置相對向的位置上。再者，藉由於單個電極層401之除表面電極410以外之部分形成絕緣膜，而使支撐基板400之與晶圓10相對向之表面成為平坦之平面。即，支撐基板400於本實施形態中亦作為具有可搭載晶圓10之平面之基板而發揮功能。
於開關層402中，形成有可收容下述導電性液體與絕緣性液體之空間420。空間420係以複數個形成於與表面電極410相對向之位置上。
於液供給層403中，設置有用以供導電性液體流通之導電性液體流通路430。於導電性液體流通路430連接有複數條分支流路431，且各分支流路431係連接於空間420。又，於導電性液體流通路430上，連接有用以經由分支流路431而向空間420壓送導電性液體之壓送機構(未圖示)、或用以自空間420經由分支流路431而抽吸導電性液體之抽吸機構(未圖示)。藉由該構成，導電性液體流通路430可供導電性液體流入各空間420，且供導電性液體自各空間420流出。又，於分支流路431與空間420之直徑充分小之情形時，於該分支流路431與空間420中亦可使導電性液體藉由毛細管現象而流入。然後，當空間420內收容有導電性液體時，表面電極410與導電性液體電性連接。再者，作為導電性液體，只要為具有導電性之液體則無特別限定，例如可使用含有離子之電解液或液態金屬(liquid metal)。
又，於液供給層403中，設置有用以供絕緣性液體流通之絕緣性 液體流通路432。於絕緣性液體流通路432連接有複數條分支流路433，各分支流路433係連接於空間420。又，於絕緣性液體流通路432上，連接有用以經由分支流路433而向空間420壓送絕緣性液體之壓送機構(未圖示)、或用以自空間420經由分支流路433而抽吸絕緣性液體之抽吸機構(未圖示)。藉由該構成，絕緣性液體流通路432可供絕緣性液體流入各空間420，且供絕緣性液體自各空間420流出。又，於分支流路433與空間420之直徑充分小之情形時，於該分支流路433與空間420中亦可使絕緣性液體藉由毛細管現象流入。再者，作為絕緣性液體，只要為具有絕緣性之液體則無特別限定，例如可使用去離子水。又，絕緣性液體亦可如下所述作為空間420之洗淨用液體而發揮功能。
再者，本實施形態中使用之模板之形狀並無限定，但此處對使用圖21所示之模板210之情形進行說明。
其次，對使用以如上方式構成之晶圓10、支撐基板400、及模板210之晶圓處理進行說明。
首先，於步驟S1中，如圖35所示，於晶圓10之正面10a側配設支撐基板400。支撐基板400係以覆蓋晶圓10之正面10a之方式配置。又，支撐基板400係以表面電極410與晶圓10之正面10a接觸、且各表面電極410與貫通孔50和貫通電極51之形成位置相對向之方式配置。
其後，於步驟S2中，研磨晶圓10之背面10b，將晶圓10薄化至特定厚度。
其後，於步驟S3中，如圖36所示，於晶圓10之背面10b側配設模板210。模板210係以使流通路211與貫通孔50之形成位置相對向之方式配置。其後，於在晶圓10之背面10b上使形成貫通孔50之區域之周圍疏水化的狀態下，經由流通路211而向晶圓10上供給蝕刻液E。此時，於支撐基板400中，使導電性液體C自導電性液體流通路430經由 分支流路431而流入空間420，從而該空間420係藉由導電性液體C填充。然後，導電性液體C與蝕刻液E電性連接。其後，例如藉由電源裝置(未圖示)，將導電性液體C設為陰極，並將模板210之電極212設為陽極，從而對蝕刻液E施加電壓。如此，藉由蝕刻液E進行晶圓10之電解蝕刻，於晶圓10上形成貫通孔50。
其後，於步驟S4中，如圖37所示，經由流通路211而向晶圓10上供給鍍敷液M。所供給之鍍敷液M進入貫通孔50內。此時，緊接著步驟S3，空間420藉由來自導電性液體流通路430之導電性液體C填充。然後，導電性液體C與鍍敷液M電性連接。其後，例如藉由電源裝置(未圖示)，將導電性液體C設為陰極，並將模板210之電極212設為陽極，從而對鍍敷液M施加電壓。然後，對貫通孔50內之鍍敷液M進行電解鍍敷，而於該貫通孔50內形成貫通電極51。
其後，於步驟S5中，如圖38所示，對貫通電極51上之鍍敷液M進一步進行電解鍍敷，於該貫通電極51上形成凸塊52。當形成凸塊52時，除去晶圓10與模板30之間之鍍敷液M，並使模板30自晶圓10之上方退避。
其後，於步驟S6中，使導電性液體C自空間420流出至導電性液體流通路430後，如圖39所示，使絕緣性液體L自絕緣性液體流通路432經由分支流路433而流入空間420。於本實施形態中，如上所述，絕緣性液體L係作為洗淨用液體而發揮功能，從而將空間420內洗淨。然後，空間420係藉由絕緣性液體L填充，空間420之導電性液體C係替換為絕緣性液體L。如此，使複數個貫通電極51電性獨立。然後，將模板210之電極212用作電性試驗之電極，對晶圓10之貫通電極51或晶圓10上之電子電路等的電特性進行檢查。
其後，於步驟S7中，將複數個晶圓10接合，從而製造半導體裝置100。
根據本實施形態，藉由在支撐基板400中於空間420內替換導電性液體C與絕緣性液體L，而可進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟。即，可在始終不剝離晶圓10之情況下，保持支撐於支撐基板400之狀態而進行一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板400，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。因此，根據本實施形態，可享受與上述實施形態相同之效果。
又，支撐基板400與模板210具有大致相同的構造，無需如上述實施形態之共用電極，只要於開關層402形成空間420即可。因此，可使支撐基板400之構造簡化，從而可使半導體裝置100之製造裝置之成本進一步低廉化。
於以上之實施形態中，亦可如圖40所示，在複數個空間420內選擇性地填充導電性液體C或絕緣性液體L。例如於與良品元件之貫通電極51相對向之空間420內填充導電性液體C，而於其餘空間420、即與不良品元件相對應之空間420內填充絕緣性液體L。於該情形時，僅於良品元件之貫通電極51上形成凸塊52。因此，可將不良品元件與良品元件電性分離，因此可使不良品元件之影響不會波及其他良品元件，從而提高半導體裝置100之良率。
於以上之實施形態中，在支撐基板400之液供給層403中設置有導電性液體流通路430與絕緣性液體流通路432，但亦可如圖41所示，進而設置有用以供洗淨用液體流通之洗淨用液體流通路440。於洗淨用液體流通路440連接有複數條分支流路441，各分支流路441係連接於空間420。又，於洗淨用液體流通路440上，設置有用以經由分支流路441而向空間420壓送洗淨用液體之壓送機構(未圖示)、或用以自空間420經由分支流路441而抽吸洗淨用液體之抽吸機構(未圖示)。藉由 該構成，洗淨用液體流通路440可供洗淨用液體流入各空間420，且供洗淨用液體自各空間420流出。又，由於分支流路441與空間420之直徑較小，因此於該分支流路441與空間420中洗淨用液體係藉由毛細管現象而流入。
於該情形時，在步驟S6之電性試驗中，使導電性液體C自空間420流出至導電性液體流通路430後，使洗淨用液體自洗淨用液體流通路440經由分支流路441而流入空間420。然後，藉由洗淨用液體洗淨空間420。其後，使洗淨液自空間420流出至洗淨用液體流通路440後，使絕緣性液體L自絕緣性液體流通路432流入空間420。如此，空間420之導電性液體C係替換為絕緣性液體L。根據本實施形態，由於藉由與絕緣性液體L不同之洗淨液來洗淨空間420，因此可更確實地自該空間420除去導電性液體C，從而洗淨空間420。因此，可更確實地進行其後實施之電性試驗。
於以上之實施形態中，在支撐基板400之液供給層403設置有導電性液體流通路430與絕緣性液體流通路432，但亦可代替該等導電性液體流通路430與絕緣性液體流通路432，而如圖42所示，設置有供導電性液體C或絕緣性液體L流通之液體流通路450。於液體流通路450連接有複數條分支流路451，各分支流路451係連接於空間420。又，於液體流通路450上，設置有用以經由分支流路451而向空間420壓送導電性液體C或絕緣性液體L之壓送機構(未圖示)、或用以自空間420經由分支流路451而抽吸導電性液體C或絕緣性液體L之抽吸機構(未圖示)。藉由該構成，液體流通路450可供導電性液體C或絕緣性液體L流入各空間420，且供導電性液體C或絕緣性液體L自各空間420流出。又，由於分支流路451與空間420之直徑較小，因此於該分支流路451與空間420內導電性液體C或絕緣性液體L係藉由毛細管現象而流入。
於該情形時，在步驟S3~S5中亦可藉由在空間420內填充導電性 液體C而進行電解蝕刻與電解鍍敷，於步驟S6中亦可在空間420內填充絕緣性液體L而進行電性試驗。即，藉由在空間420內替換導電性液體C與絕緣性液體L，而可在始終不剝離晶圓10之情況下，保持支撐於支撐基板400之狀態而進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板400，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。因此，根據本實施形態，可享受與上述實施形態相同之效果。
又，於本實施形態中，將液體之供給系統設為一個系統(液體流通路450)，因此可使支撐基板400之構造進一步簡化，從而可使半導體裝置100之製造裝置之成本進一步低廉化。再者，亦可進而令用以洗淨空間420之洗淨用液體於液體流通路450中流通。
以上之實施形態之支撐基板400具有單個電極層401、開關層402、液供給層403之3層構造，但如圖43所示，支撐基板400亦可為於其內部形成有空間460之基板。
於支撐基板400之上表面形成有複數個浸透孔461。於各浸透孔461中，設置有可與晶圓10物理性接觸且與貫通電極51電性連接之上述表面電極410。
又，於支撐基板400之上表面上，形成有供導電性液體C或絕緣性液體L流入空間460之流入孔462、與供導電性液體C與絕緣性液體L自空間460流出之流出孔463。於流入孔462，連接有用以供導電性液體C流通之導電性液體流通路(未圖示)、與用以供絕緣性液體L流通之絕緣性液體流通路(未圖示)。同樣地，於流出孔463亦連接有導電性液體流通路(未圖示)與絕緣性液體流通路(未圖示)。
於該情形時，於步驟S3~S5中亦可藉由在空間460內填充導電性液體C而進行電解蝕刻與電解鍍敷，於步驟S6中亦可於空間460內填 充絕緣性液體L而進行電性試驗。即，藉由在空間460內替換導電性液體C與絕緣性液體L，而可在始終不剝離晶圓10之情況下，保持支撐於支撐基板400之狀態而進行電解蝕刻、電解鍍敷、及電性試驗之一系列步驟，從而可提高半導體裝置100之製造步驟之處理量。又，由於使用同一支撐基板400，因此可使半導體裝置100之製造裝置之成本低廉化，亦可使該半導體裝置100之製造成本低廉化。因此，根據本實施形態，可享受與上述實施形態相同之效果。
再者，亦可令用以洗淨該空間460之洗淨用液體於空間460內流通。
於以上之實施形態中，在步驟S6之電性試驗中，於空間420、460內係填充有絕緣性液體L，但亦可於空間420、460內不填充液體，即填充空氣。於該情形時，亦可使複數個貫通電極51電性獨立，從而確實地進行電性試驗。
於以上之實施形態中，係在步驟S3中形成貫通孔50後，在步驟S4中形成貫通電極51，但可於步驟S3與步驟S4之間，即，於在貫通孔50內形成貫通電極51之前，在該貫通孔50之內側面形成電鍍絕緣膜。亦可使用本發明之方法來形成該電鍍絕緣膜。再者，於以下之說明中使用支撐基板400與模板210進行說明，但亦可使用其他支撐基板20、200、300、或其他模板30。
於該情形時，經由模板210之流通路211而向晶圓10上供給電鍍絕緣膜溶液，例如電鍍聚醯亞胺溶液。該電鍍絕緣膜溶液之供給係與將圖37所示之鍍敷液M替換為電鍍絕緣膜溶液之圖相同，因此省略圖示。
供給至晶圓10上之電鍍絕緣膜溶液進入貫通孔50內。此時，緊接著步驟S3，空間420藉由來自導電性液體流通路430之導電性液體C填充。其後，例如藉由電源裝置(未圖示)，將導電性液體C設為陰 極，並將模板210之電極212設為陽極，從而對電鍍絕緣膜溶液施加電壓。如此，於貫通孔50之內側面形成膜厚均勻之電鍍絕緣膜，例如電鍍聚醯亞胺膜。以此種方式形成之電鍍聚醯亞胺膜係於作為導體之晶圓10與貫通電極51之間作為絕緣膜而發揮功能。先前，係藉由蒸鍍聚合或CVD(chemical vapor deposition，化學氣相沈積法)等而於貫通孔50之內側面形成絕緣膜。於該等先前之方法中，為了使膜均勻地成長，而亦於晶圓與支撐基板之間成長之絕緣膜成為問題，但若為利用模板210之蒸鍍聚醯亞胺膜則不會發生此種問題。又，由於可活用步驟S4等中使用之模板210及支撐基板400，因此有助於降低成本。
再者，於形成電鍍絕緣膜時，在貫通孔50之支撐基板400側之底部亦會形成電鍍絕緣膜，但只要使用例如雷射加工或乾式蝕刻等而選擇性地除去該底部之電鍍絕緣膜即可。
目前為止之實施形態所說明之支撐基板20、200、300、400係暫時保持晶圓10者，但該支撐基板亦可直接用作中介層(interposer)者。所謂中介層主要係指於端子間距不同之晶片與主基板之間進行轉接者。於支撐基板之內部，形成有如本發明中以上所說明之開關電路等、與連接於主基板之配線層。於該情形時，晶圓最終不會自支撐基板剝離。於支撐基板上積層有複數個晶圓後，以支撐基板為單位切割晶圓。經單片化之支撐基板係作為中介層而發揮功能。
以上，一面參照隨附圖式一面對本發明之較佳實施形態進行了說明，但本發明並不限定於上述示例。本領域之技術人員顯然可於專利申請之範圍中所記載之思想範疇內，想到各種變更例或修正例，並知悉其等當然亦屬於本發明之技術性範圍內。本發明並不限定於該例，而可採用各種態樣。
20‧‧‧支撐基板
21‧‧‧各向異性導電構件
21a‧‧‧各向異性導電構件之正面
21b‧‧‧各向異性導電構件之背面
22‧‧‧表面電極
23‧‧‧共用電極
24‧‧‧突起部
25‧‧‧支撐構件

Claims (31)

  1. 一種支撐基板，其係用以支撐被處理基板者，且包含：基板，其具有可搭載上述被處理基板之平面；複數個表面電極，其露出於上述基板之表面，且可與上述被處理基板物理性接觸；及共用電極，其可與上述複數個表面電極電性連接。
  2. 如請求項1之支撐基板，其包含：切換機構，其用以切換上述複數個表面電極與上述共用電極之電性連接狀態。
  3. 如請求項2之支撐基板，其中上述切換機構包含各向異性導電構件，且於上述共用電極之各向異性導電構件側之正面上，在與上述表面電極相對向之位置上形成有突起部。
  4. 如請求項3之支撐基板，其中上述突起部係選擇性地形成於與上述複數個表面電極中之一部分相對向之位置上。
  5. 如請求項2之支撐基板，其中上述切換機構包含各向異性導電構件，上述複數個表面電極係以可對上述各向異性導電構件加壓之方式設置於上述各向異性導電構件上，且上述共用電極係設置於隔著上述各向異性導電構件而與上述複數個表面電極相對向之位置上，且裝卸自如地構成。
  6. 如請求項3之支撐基板，其中上述各向異性導電構件係以複數個設置於與上述表面電極相對向之位置上。
  7. 如請求項2之支撐基板，其中上述切換機構包含開關電路，該開關電路係設置於與上述各表面電極相對向之位置上、且切換上述表面電極與上述共用電極之電性連接狀態，且上述共用電極係設置於隔著上述開關電路而與上述複數個表面電極相對向之位置上。
  8. 一種基板之處理方法，其係對被處理基板進行特定之處理者，且包括：基板搭載步驟，其係將被處理基板搭載於包含複數個表面電極、及可與上述複數個表面電極電性連接之共用電極的支撐基板上；及處理步驟，其係於之後，在對上述被處理基板之表面供給處理液後，於通過上述複數個表面電極而電性連接上述處理液與上述共用電極之狀態下，藉由上述處理液對上述被處理基板進行特定之處理。
  9. 如請求項8之基板之處理方法，其包括：檢查步驟，其係於上述處理步驟後，在將上述表面電極與上述共用電極設為非電性連接之狀態下，對上述被處理基板之電特性進行檢查。
  10. 如請求項9之基板之處理方法，其中於與上述複數個表面電極相對應之位置上，設置有各向異性導電構件，於上述共用電極之各向異性導電構件側之正面上，在與上述各表面電極相對向之位置上形成有突起部，且於上述處理步驟中，藉由使上述共用電極向各向異性導電構件側移動，並藉由上述突起部對上述各向異性導電構件加壓， 從而電性連接上述處理液與上述共用電極，於上述檢查步驟中，藉由使上述共用電極向各向異性導電構件之相反側移動，停止上述突起部對上述各向異性導電構件之加壓，從而將上述表面電極與上述共用電極設為非電性連接。
  11. 如請求項9之基板之處理方法，其中於與上述複數個表面電極相對應之位置上，設置有各向異性導電構件，上述複數個表面電極係以可對上述各向異性導電構件加壓之方式設置於上述各向異性導電構件上，上述共用電極係設置於隔著上述各向異性導電構件而與上述複數個表面電極相對向之位置上，且裝卸自如地構成，且於上述處理步驟中，將上述共用電極安裝於上述各向異性導電構件上，從而電性連接上述處理液與上述共用電極，於上述檢查步驟中，將上述共用電極自上述各向異性導電構件上卸除，從而將上述表面電極與上述共用電極設為非電性連接。
  12. 如請求項9之基板之處理方法，其中於與上述各表面電極相對向之位置上，設置有切換上述表面電極與上述共用電極之電性連接狀態的開關電路，上述共用電極係設置於隔著上述開關電路而與上述複數個表面電極相對向之位置上，且於上述處理步驟中，將上述開關電路設為接通，從而電性連接上述處理液與上述共用電極，於上述檢查步驟中，將上述開關電路設為斷開，從而將上述表面電極與上述共用電極設為非電性連接。
  13. 如請求項8之基板之處理方法，其中 上述處理液係鍍敷液，且於上述處理步驟中，在形成於上述被處理基板上之複數個貫通孔中形成貫通電極。
  14. 如請求項13之基板之處理方法，其中於上述處理步驟中，形成上述貫通電極後，在該貫通電極上形成凸塊。
  15. 如請求項14之基板之處理方法，其中於上述處理步驟中，在上述複數個貫通電極中之一部分貫通電極上選擇性地形成上述凸塊。
  16. 如請求項8之基板之處理方法，其中上述處理液係蝕刻液，於上述處理步驟中，在上述被處理基板之形成貫通電極之位置上形成複數個貫通孔。
  17. 一種支撐基板，其係用以支撐被處理基板者，且包含：基板，其具有可搭載上述被處理基板之平面；複數個表面電極，其露出於上述基板之表面，且可與上述被處理基板物理性接觸；及空間，其設置於上述基板之內部，且可收容與上述複數個表面電極電性連接之導電性液體。
  18. 如請求項17之支撐基板，其中上述空間可收容絕緣性液體。
  19. 如請求項18之支撐基板，其中上述空間係相對於每個上述表面電極而設置有複數個，於該複數個空間，連接有用以供上述導電性液體流通之導電性液體流通路、與用以供上述絕緣性液體流通之絕緣性液體流通路。
  20. 如請求項19之支撐基板，其中上述複數個空間可分別於每個空間中選擇性地收容上述導電性液體與上述絕緣性液體。
  21. 如請求項18之支撐基板，其中上述空間係相對於每個上述表面電極而設置有複數個，於該複數個空間連接有用以供上述導電性液體或上述絕緣性液體流通之液體流通路。
  22. 如請求項17之支撐基板，其中上述空間可收容用以洗淨該空間之洗淨用液體。
  23. 一種基板之處理方法，其係對被處理基板進行特定之處理者，且包括：基板搭載步驟，其係將被處理基板搭載於包含複數個表面電極、及可收容與上述複數個表面電極電性連接之導電性液體之空間的支撐基板上；及處理步驟，其係於之後，使上述導電性液體流入上述空間，對上述被處理基板之表面供給處理液後，於通過上述複數個表面電極而電性連接上述處理液與上述導電性液體之狀態下，藉由上述處理液對上述被處理基板進行特定之處理。
  24. 如請求項23之基板之處理方法，其包括：檢查步驟，其係於上述處理步驟後，在將上述空間中之上述導電性液體替換為上述絕緣性液體之狀態下，對上述被處理基板之電特性進行檢查。
  25. 如請求項24之基板之處理方法，其中上述空間係相對於每個上述表面電極而設置有複數個，於該複數個空間，連接有用以供上述導電性液體流通之導電性液體流通路、與用以供上述絕緣性液體流通之絕緣性液體流 通路，且於上述處理步驟中，使上述導電性液體自上述導電性液體流通路流入上述空間，於上述檢查步驟中，使上述導電性液體自上述空間流出至上述導電性液體流通路，並使上述絕緣性液體自上述絕緣性液體流通路流入上述空間，從而將該空間中之上述導電性液體替換為上述絕緣性液體。
  26. 如請求項25之基板之處理方法，其中於上述處理步驟中，使上述導電性液體自上述導電性液體流通路流入上述複數個空間中之一部分空間，且使上述絕緣性液體自上述絕緣性液體流通路流入上述複數個空間中之其餘空間。
  27. 如請求項24之基板之處理方法，其中上述空間係相對於每個上述表面電極而設置有複數個，於該複數個空間連接有用以供上述導電性液體或上述絕緣性液體流通之液體流通路，且於上述處理步驟中，使上述導電性液體自上述液體流通路流入上述空間，於上述檢查步驟中，使上述導電性液體自上述空間流出至上述液體流通路後，使上述絕緣性液體自上述液體流通路流入上述空間，從而將該空間中之上述導電性液體替換為上述絕緣性液體。
  28. 如請求項23之基板之處理方法，其中上述處理步驟後，使洗淨溶液流入上述空間從而洗淨該空間。
  29. 如請求項23之基板之處理方法，其中上述處理液係鍍敷液，於上述處理步驟中，在形成於上述被處理基板之複數個貫通孔中形成貫通電極。
  30. 如請求項29之基板之處理方法，其中於上述處理步驟中，形成上述貫通電極後，在該貫通電極上形成凸塊。
  31. 如請求項23之基板之處理方法，上述處理液係蝕刻液，於上述處理步驟中，在上述被處理基板之形成貫通電極之位置上形成複數個貫通孔。
TW102100611A 2012-01-20 2013-01-08 支持基板及基板之處理方法 TW201336030A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012010014 2012-01-20

Publications (1)

Publication Number Publication Date
TW201336030A true TW201336030A (zh) 2013-09-01

Family

ID=48798889

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102100611A TW201336030A (zh) 2012-01-20 2013-01-08 支持基板及基板之處理方法

Country Status (2)

Country Link
TW (1) TW201336030A (zh)
WO (1) WO2013108452A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304446B (zh) * 2015-09-18 2017-05-31 京东方科技集团股份有限公司 干法刻蚀设备的下部电极基台及干法刻蚀设备
JP2021004887A (ja) * 2020-09-14 2021-01-14 デクセリアルズ株式会社 電気特性の検査方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61147544A (ja) * 1984-12-21 1986-07-05 Toshiba Corp 電気特性測定用ステ−ジ
JP4387125B2 (ja) * 2003-06-09 2009-12-16 東京エレクトロン株式会社 検査方法及び検査装置

Also Published As

Publication number Publication date
WO2013108452A1 (ja) 2013-07-25

Similar Documents

Publication Publication Date Title
US8691601B2 (en) Semiconductor device and penetrating electrode testing method
US9423423B2 (en) Probe card for testing wafers
JP6084709B2 (ja) 微細構造体、多層配線基板、半導体パッケージおよび微細構造体の製造方法
CN102937695B (zh) 一种硅通孔超薄晶圆测试结构及测试方法
US9087771B2 (en) Method for manufacturing semiconductor device, semiconductor device and jig for forming wiring
US9222961B1 (en) Vertical probe card and method for manufacturing the same
JP2017022126A (ja) 異方導電性部材の製造方法
TWI480978B (zh) Semiconductor device manufacturing method and semiconductor device
Chiang et al. Sealing bump with bottom-up Cu TSV plating fabrication in 3-D integration scheme
CN107567651B (zh) 具有贯通电极的布线基板及其制造方法
TW201336030A (zh) 支持基板及基板之處理方法
Wei et al. Performance and reliability study of TGV interposer in 3D integration
US8507908B2 (en) Probe and probe card
KR20160009571A (ko) 기판의 처리 방법 및 템플릿
CN115692351A (zh) 晶片结构及其制造方法
WO2004019668A1 (ja) ホール形成基板及びその製造方法並びにウェハ一括コンタクトボード
WO2014061643A1 (ja) 半導体装置の製造方法及び半導体装置
KR100902080B1 (ko) 한판단위 부도체 통전판, 그의 제조방법
JP2017228727A (ja) 配線基板及びその製造方法
US20160300788A1 (en) Interposer and methods of forming and testing an interposer
JP5967713B2 (ja) 積層型ｌｓｉチップの絶縁膜の検査方法及び積層型ｌｓｉチップの製造方法
KR100877076B1 (ko) 유리잉크 코팅법을 이용한 프로브카드용 탐침의 절연방법
TWI829063B (zh) 測試基板及其製造方法及探針卡
TWI805229B (zh) 晶圓結構及其製造方法
JP2013138123A (ja) 半導体装置の製造方法及び半導体装置