KR20140100302A - 관통 전극을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

관통 전극을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR20140100302A
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Abstract

반도체 기판 상에 절연 막이 형성된다. 상기 반도체 기판 및 상기 절연 막을 관통하는 관통 홀이 배치된다. 상기 관통 홀 내에 관통 전극이 형성된다. 상기 반도체 기판 및 상기 관통 전극 사이에 스페이서가 형성된다. 상기 절연 막 상에 상기 관통 전극에 연속된 배선이 형성된다. 상기 배선의 측면 및 바닥을 덮고 상기 관통 전극의 측면을 덮는 배리어 막이 형성된다. 상기 배리어 막은 일체형이다.

Description

관통 전극을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having TSV and method of forming the same}
본 발명은 관통 전극 및 금속 배선을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
전자시스템의 경박단소화 필요에 따라 관통 전극을 이용하여 반도체 소자를 구현하려는 다양한 시도가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 관통 전극 및 금속 배선 간의 전기적 특성을 개선하면서 양산 효율을 극대화할 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 반도체 기판 상의 제1 절연 막을 포함한다. 상기 반도체 기판 및 상기 제1 절연 막을 관통하는 관통 홀이 배치된다. 상기 관통 홀 내에 관통 전극이 형성된다. 상기 반도체 기판 및 상기 관통 전극 사이에 스페이서가 형성된다. 상기 제1 절연 막 상에 상기 관통 전극에 연속된 배선이 형성된다. 상기 배선의 측면 및 바닥을 덮고 상기 관통 전극의 측면을 덮는 배리어 막이 형성된다. 상기 배리어 막은 일체형이다.
상기 관통 전극 및 상기 배선은 동일 물질 막을 포함할 수 있다. 상기 관통 전극 및 상기 배선은 연속된 그레인 구조를 포함할 수 있다. 상기 관통 전극 및 상기 배선 사이에 상기 배리어 막은 존재하지 않는다.
상기 제1 절연 막 상에 제2 절연 막이 형성될 수 있다. 상기 제2 절연 막 상에 선간 절연 패턴이 형성될 수 있다. 상기 선간 절연 패턴은 상기 스페이서와 동시에 형성된 동일한 절연 막 일 수 있다. 상기 배선의 상단은 상기 선간 절연 패턴의 상부 표면과 동일한 레벨에 형성될 수 있다.
상기 제2 절연 막 및 상기 선간 절연 패턴은 상기 배선의 측면을 덮을 수 있다. 상기 배리어 막은 상기 배선의 측면 및 상기 선간 절연 패턴 사이와 상기 배선의 측면 및 상기 제2 절연 막 사이에 형성될 수 있다.
상기 배선 및 상기 배리어 막 사이와 상기 관통 전극 및 상기 배리어 막 사이에 씨드 막이 형성될 수 있다. 상기 관통 전극 및 상기 배선 사이에 상기 씨드 막은 존재하지 않는다.
상기 제1 절연 막 상에 제2 절연 막이 형성될 수 있다. 상기 배선의 상단은 상기 제2 절연 막의 상부 표면과 동일한 레벨에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 전면 및 후면을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 전면을 덮는 제1 절연 막이 형성된다. 상기 반도체 기판 및 상기 제1 절연 막을 관통하는 관통 홀이 배치된다. 상기 관통 홀 내에 관통 전극이 형성된다. 상기 반도체 기판 및 상기 관통 전극 사이에 스페이서가 형성된다. 상기 제1 절연 막 상에 상기 관통 전극에 연속된 제1 배선이 형성된다. 상기 제1 절연 막 상에 상기 제1 배선과 떨어진 제2 배선이 형성된다. 상기 제1 배선 및 상기 제2 배선의 측면들 및 바닥들을 덮고 상기 관통 전극의 측면을 덮는 제1 배리어 막이 형성된다. 상기 반도체 기판의 상기 후면 상에 상기 관통 전극에 접속된 제3 배선이 형성된다. 상기 제3 배선의 측면 및 상부 표면을 덮는 제2 배리어 막이 형성된다. 상기 관통 전극 및 상기 제1 배선 사이에 상기 제1 배리어 막은 존재하지 않는다. 상기 제2 배리어 막은 상기 관통 전극 및 상기 제3 배선 사이에 개재된다.
상기 관통 전극, 상기 제1 배선 및 상기 제2 배선은 동시에 형성된 동일 물질 막을 포함할 수 있다.
상기 제1 절연 막 상에 제2 절연 막이 형성될 수 있다. 상기 제2 절연 막 상에 선간 절연 패턴이 형성될 수 있다. 상기 제2 절연 막 및 상기 선간 절연 패턴은 상기 제1 배선 및 상기 제2 배선 사이에 형성될 수 있다. 상기 선간 절연 패턴은 상기 스페이서와 동시에 형성된 동일한 절연 막일 수 있다.
상기 제1 배선 및 상기 제1 배리어 막 사이, 상기 제2 배선 및 상기 제1 배리어 막 사이, 그리고 상기 관통 전극 및 상기 제1 배리어 막 사이에 제1 씨드 막이 형성될 수 있다. 상기 제3 배선 및 상기 제2 배리어 막 사이에 제2 씨드 막이 형성될 수 있다. 상기 관통 전극 및 상기 제1 배선 사이에 상기 제1 씨드 막은 존재하지 않는다. 상기 관통 전극 및 상기 제3 배선 사이에 상기 제2 씨드 막이 개재될 수 있다.
상기 스페이서의 상단은 상기 제1 절연 막보다 높은 레벨에 돌출될 수 있다. 상기 제1 배리어 막은 상기 스페이서의 상단 및 측면들에 접촉될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 반도체 기판을 관통하는 관통 전극, 상기 관통 전극에 연속된 배선, 상기 배선의 측면 및 바닥을 덮고 상기 관통 전극의 측면을 덮는 배리어 막이 제공될 수 있다. 상기 관통 전극 및 상기 배선은 동시에 형성된 동일 물질 막을 포함할 수 있다. 상기 관통 전극 및 상기 배선 사이의 전기적 특성을 개선할 수 있다는 측면에서 종래에 비하여 현저히 우수한 효과를 보인다. 상기 관통 전극 및 상기 배선을 동시에 형성할 수 있다는 측면에서 우수한 양산 효율을 얻을 수 있다. 종래에 비하여 우수한 전기적 특성을 보이고 양산 효율을 극대화할 수 있는 반도체 소자를 구현할 수 있다.
도 1 내지 도 20은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 21 내지 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 채택하는 반도체 패키지를 설명하기 위한 단면도들이다.
도 24 내지 도 29는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
도 30 내지 도 48은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 20은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(21)의 전면(21F) 상에 제1 절연 막(25)이 형성될 수 있다. 상기 기판(21)의 후면(21B)을 덮는 제9 절연 막(77)이 형성될 수 있다. 상기 기판(21)을 관통하고 상기 제1 절연 막(25)을 관통하는 관통 홀(29)이 형성될 수 있다. 상기 관통 홀(29)의 측벽에 스페이서(32B)가 형성될 수 있다. 상기 관통 홀(29) 내에 관통 전극(45P)이 형성될 수 있다. 상기 제1 절연 막(25) 상에 제1 배선(45L1) 및 제2 배선(45L2)이 형성될 수 있다. 상기 제1 배선(45L1)은 상기 관통 전극(45P)과 연속될 수 있다. 상기 제1 배선(45L1)은 상기 관통 전극(45P)과 일체형일 수 있다. 상기 제1 절연 막(25) 상에 제2 절연 막(27) 및 선간 절연 패턴(32A)이 차례로 적층될 수 있다. 상기 제2 절연 막(27) 및 상기 선간 절연 패턴(32A)은 상기 제1 배선(45L1) 및 상기 제2 배선(45L2) 사이에 개재될 수 있다. 상기 관통 전극(45P), 상기 제1 배선(45L1), 및 상기 제2 배선(45L2)의 측면들 및 바닥들을 덮는 제1 배리어 막(41)이 형성될 수 있다. 상기 관통 전극(45P) 및 상기 제1 배선(45L1)의 측면들 및 바닥들을 덮는 상기 제1 배리어 막(41)의 일부분은 일체형일 수 있다. 상기 제1 배리어 막(41) 및 상기 관통 전극(45P) 사이에 개재되고, 상기 제1 배리어 막(41) 및 상기 제1 배선(45L1) 사이에 개재되며, 상기 제1 배리어 막(41) 및 상기 제2 배선(45L2) 사이에 개재된 제1 씨드 막(43)이 형성될 수 있다. 상기 선간 절연 패턴(32A) 상에 상기 제1 배선(45L1) 및 상기 제2 배선(45L2)을 덮는 제8 절연 막(67)이 형성될 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제1 배선(45L1)의 일부분을 노출하는 접속 윈도우(67W)가 형성될 수 있다.
상기 제1 배선(45L1) 및 상기 제2 배선(45L2)은 서로 떨어질 수 있다. 상기 선간 절연 패턴(32A), 상기 제1 배선(45L1), 및 상기 제2 배선(45L2)의 상단들은 실질적으로 동일 레벨에 형성될 수 있다. 상기 관통 전극(45P), 상기 제1 배선(45L1), 및 상기 제2 배선(45L2)은 동시에 형성된 동일 물질 막을 포함할 수 있다. 예를 들면, 상기 관통 전극(45P), 상기 제1 배선(45L1), 및 상기 제2 배선(45L2)은 전기 도금 방법을 사용하여 형성된 Cu 막을 포함할 수 있다. 상기 관통 전극(45P) 및 상기 제1 배선(45L1)은 연속된 그레인 구조를 보일 수 있다. 상기 관통 전극(45P) 및 상기 제1 배선(45L1) 사이에 상기 제1 씨드 막(43) 및 상기 제1 배리어 막(41)은 존재하지 않는다.
상기 스페이서(32B) 및 상기 선간 절연 패턴(32A)은 동시에 형성된 동일한 절연 막을 포함할 수 있다. 예를 들면, 상기 스페이서(32B) 및 상기 선간 절연 패턴(32A)은 실리콘 산화물일 수 있다.
도 2를 참조하면, 제8 절연 막(67)을 관통하여 제1 배선(45L1) 상에 접속된 제1 접속 단자(91)가 형성될 수 있다. 상기 제1 접속 단자(91)는 상기 제8 절연 막(67)보다 높은 레벨에 돌출될 수 있다. 관통 전극(45P)의 하단에 접속된 제2 접속 단자(92)가 형성될 수 있다.
도 3을 참조하면, 제9 절연 막(77) 상에 제10 절연 막(81)이 형성될 수 있다. 상기 제10 절연 막(81)을 관통하여 관통 전극(45P)의 하단에 접속된 제7 배선(85)이 형성될 수 있다. 상기 제7 배선(85)의 측면 및 상부 표면은 차례로 적층된 제4 씨드 막(84) 및 제4 배리어 막(83)으로 덮일 수 있다. 상기 제4 씨드 막(84) 및 상기 제4 배리어 막(83)은 상기 관통 전극(45P) 및 상기 제7 배선(85) 사이에 개재될 수 있다.
도 4를 참조하면, 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
도 5를 참조하면, 제2 절연 막(27) 상에 제1 배선(45L1) 및 제2 배선(45L2)을 덮는 제8 절연 막(67)이 형성될 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제1 배선(45L1)의 일부분을 노출하는 접속 윈도우(67W)가 형성될 수 있다.
도 6을 참조하면, 제8 절연 막(67)은 제2 절연 막(27), 제1 배선(45L1) 및 제2 배선(45L2)의 상부 표면들에 접촉될 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제1 배선(45L1) 상에 접속된 제1 접속 단자(91)가 형성될 수 있다. 관통 전극(45P)의 하단에 접속된 제2 접속 단자(92)가 형성될 수 있다.
도 7을 참조하면, 제8 절연 막(67)은 제2 절연 막(27), 제1 배선(45L1) 및 제2 배선(45L2)을 덮을 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제1 배선(45L1)의 일부분을 노출하는 접속 윈도우(67W)가 형성될 수 있다. 제9 절연 막(77) 상에 제10 절연 막(81)이 형성될 수 있다. 상기 제10 절연 막(81)을 관통하여 관통 전극(45P)의 하단에 접속된 제7 배선(85)이 형성될 수 있다. 상기 제7 배선(85)의 측면 및 상부 표면은 차례로 적층된 제4 씨드 막(84) 및 제4 배리어 막(83)으로 덮일 수 있다. 상기 제4 씨드 막(84) 및 상기 제4 배리어 막(83)은 상기 관통 전극(45P) 및 상기 제7 배선(85) 사이에 개재될 수 있다.
도 8을 참조하면, 제1 배선(45L1) 상에 제1 접속 단자(91)가 형성될 수 있다. 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
도 9를 참조하면, 스페이서(32B)는 제1 절연 막(25)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 제1 배리어 막(41)은 상기 스페이서(32B)의 상단 및 상기 제1 절연 막(25)의 측면에 접촉될 수 있다.
도 10을 참조하면, 제1 배선(45L1) 상에 제1 접속 단자(91)가 형성될 수 있다. 관통 전극(45P)의 하단에 접속된 제2 접속 단자(92)가 형성될 수 있다.
도 11을 참조하면, 제1 배리어 막(41)은 스페이서(32B)의 상단 및 제1 절연 막(25)의 측면에 접촉될 수 있다. 제9 절연 막(77) 상에 제10 절연 막(81)이 형성될 수 있다. 상기 제10 절연 막(81)을 관통하여 관통 전극(45P)의 하단에 접속된 제7 배선(85)이 형성될 수 있다. 상기 제7 배선(85)의 측면 및 상부 표면은 차례로 적층된 제4 씨드 막(84) 및 제4 배리어 막(83)으로 덮일 수 있다.
도 12를 참조하면, 제1 배선(45L1) 상에 제1 접속 단자(91)가 형성될 수 있다. 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
도 13을 참조하면, 스페이서(32B)의 상단은 상기 제1 절연 막(25)의 상부 표면보다 높은 레벨에 돌출될 수 있다. 제1 배리어 막(41)은 상기 스페이서(32B)의 상단 및 측면들에 접촉될 수 있다.
도 14를 참조하면, 제1 배선(45L1) 상에 제1 접속 단자(91)가 형성될 수 있다. 관통 전극(45P)의 하단에 접속된 제2 접속 단자(92)가 형성될 수 있다.
도 15를 참조하면, 제1 배리어 막(41)은 스페이서(32B)의 상단 및 측면들에 접촉될 수 있다. 제10 절연 막(81)을 관통하여 관통 전극(45P)의 하단에 접속된 제7 배선(85)이 형성될 수 있다. 상기 제7 배선(85)의 측면 및 상부 표면은 차례로 적층된 제4 씨드 막(84) 및 제4 배리어 막(83)으로 덮일 수 있다.
도 16을 참조하면, 제1 배리어 막(41)은 스페이서(32B)의 상단 및 측면들에 접촉될 수 있다. 제1 배선(45L1) 상에 제1 접속 단자(91)가 형성될 수 있다. 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
도 17을 참조하면, 제1 배선(45L1) 및 제2 배선(45L2) 상에 제4 절연 막(51), 제5 절연 막(52), 제6 절연 막(61), 및 제7 절연 막(62)이 차례로 형성될 수 있다. 상기 제4 절연 막(51)을 관통하여 상기 제1 배선(45L1)에 접속된 제1 플러그(55P)가 형성될 수 있다. 상기 제4 절연 막(51) 상에 제3 배선(55L1) 및 제4 배선(55L2)이 형성될 수 있다. 상기 제1 플러그(55P), 상기 제3 배선(55L1), 및 상기 제4 배선(55L2)의 측면들 및 바닥들 상에 차례로 적층된 제2 배리어 막(53) 및 제2 씨드 막(54)이 형성될 수 있다.
상기 제6 절연 막(61)을 관통하여 상기 제3 배선(55L1)에 접속된 제2 플러그(65P)가 형성될 수 있다. 상기 제6 절연 막(61) 상에 제5 배선(65L1) 및 제6 배선(65L2)이 형성될 수 있다. 상기 제2 플러그(65P), 상기 제5 배선(65L1), 및 상기 제6 배선(65L2)의 측면들 및 바닥들 상에 차례로 적층된 제3 배리어 막(63) 및 제3 씨드 막(64)이 형성될 수 있다. 상기 제7 절연 막(62) 상에 상기 제5 배선(65L1) 및 상기 제6 배선(65L2)을 덮는 제8 절연 막(67)이 형성될 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제5 배선(65L1)의 일부분을 노출하는 접속 윈도우(67W)가 형성될 수 있다.
도 18을 참조하면, 제8 절연 막(67)을 관통하여 제5 배선(65L1)에 접속된 제1 접속 단자(91)가 형성될 수 있다. 관통 전극(45P)의 하단에 접속된 제2 접속 단자(92)가 형성될 수 있다.
도 19를 참조하면, 제9 절연 막(77) 상에 제10 절연 막(81)이 형성될 수 있다. 상기 제10 절연 막(81)을 관통하여 관통 전극(45P)의 하단에 접속된 제7 배선(85)이 형성될 수 있다. 상기 제7 배선(85)의 측면 및 상부 표면은 차례로 적층된 제4 씨드 막(84) 및 제4 배리어 막(83)으로 덮일 수 있다.
도 20을 참조하면, 제8 절연 막(67)을 관통하여 제5 배선(65L1)에 접속된 제1 접속 단자(91)가 형성될 수 있다. 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
도 21 내지 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 채택하는 반도체패키지를 설명하기 위한 단면도들이다.
도 21을 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(121)이 탑재될 수 있다. 상기 제1 반도체 칩(121) 상에 제2 내지 제5 반도체 칩들(132, 133, 134, 135)이 수직 적층될 수 있다. 상기 패키지 기판(110) 상에 상기 제1 반도체 칩(121) 및 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)을 덮는 봉지재(118)가 형성될 수 있다. 상기 패키지 기판(110)의 하부에 외부 접속 단자들(112)이 형성될 수 있다. 상기 패키지 기판(110)은 내부 배선들(115)을 포함할 수 있다. 상기 제1 반도체 칩(121)은 제1 관통 전극들(145)을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 제2 관통 전극들(155)을 포함할 수 있다. 상기 제1 관통 전극들(145) 및 상기 제2 관통 전극들(155)은 내부 접속 단자들(113)에 의하여 상기 패키지 기판(110)의 상기 내부 배선들(115)에 전기적으로 접속될 수 있다.
상기 패키지 기판(110)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 이들의 조합을 포함할 수 있다. 상기 패키지 기판(110)의 상기 내부 배선들(115)은 Cu와 같은 도전성 물질을 포함할 수 있다. 상기 외부 접속 단자들(112)은 상기 내부 배선들(115)에 접속될 수 있다. 상기 외부 접속 단자들(112)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 상기 봉지재(118)는 몰딩 컴파운드를 포함할 수 있다.
상기 제1 반도체 칩(121)은 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)과 다른 크기를 보일 수 있다. 상기 제1 반도체 칩(121)의 수평 폭은 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)보다 클 수 있다. 예를 들면, 상기 제1 반도체 칩(121)은 마이크로프로세서(microprocessor), 컨트롤러(controller), 어플리케이션 프로세서(application processor; AP), 또는 이들의 조합과 같은 로직 칩(logic chip)일 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)의 각각은 비-휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)와 같은 메모리 칩(memory chip)일 수 있다. 상기 제3 반도체 칩(133) 및 상기 제4 반도체 칩(134) 사이에 다수의 다른 반도체 칩들이 장착될 수 있다.
상기 제1 반도체 칩(121)의 상기 제1 관통 전극들(145) 및 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)의 상기 제2 관통 전극들(155)은 도 1 내지 도 20을 참조하여 설명된 상기 관통 전극(45P), 상기 제1 배선(45L1), 상기 제5 배선(65L1), 및 상기 제7 배선(85) 중 적어도 하나와 유사한 구성을 포함할 수 있다. 상기 내부 접속 단자들(113)은 상기 제1 접속 단자(91) 및 상기 제2 접속 단자(92) 중 적어도 하나와 유사한 구성을 포함할 수 있다. 상기 제1 반도체 칩(121)의 상기 제1 관통 전극들(145) 및 상기 패키지 기판(110)의 상기 내부 배선들(115) 사이에 상기 내부 접속 단자들(113)이 형성될 수 있다. 상기 제2 반도체 칩(132)의 상기 제2 관통 전극들(155) 및 상기 제1 반도체 칩(121)의 상기 제1 관통 전극들(145) 사이에 상기 내부 접속 단자들(113)이 형성될 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)의 상기 제2 관통 전극들(155) 사이에 상기 내부 접속 단자들(113)이 형성될 수 있다. 상기 제1 반도체 칩(121) 및 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 상기 제1 관통 전극들(145), 상기 제2 관통 전극들(155), 상기 내부 접속 단자들(113), 및 상기 내부 배선들(115)을 경유하여 상기 외부 접속 단자들(112)에 전기적으로 접속될 수 있다.
다른 실시 예에서, 상기 외부 접속 단자들(112)은 생략될 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 수직 적층, 지그재그 적층, 카스케이드(cascade) 적층, 또는 이들의 조합을 이룰 수 있다.
도 22를 참조하면, 패키지 기판(110) 상에 제2 반도체 칩(132)이 탑재될 수 있다. 상기 제2 반도체 칩(132) 상에 제3 내지 제5 반도체 칩들(133, 134, 135)이 수직 적층될 수 있다. 상기 패키지 기판(110) 상에 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)을 덮는 봉지재(118)가 형성될 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 제2 관통 전극들(155)을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)의 각각은 비-휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)와 같은 메모리 칩(memory chip)일 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 상기 제2 관통 전극들(155), 내부 접속 단자들(113), 및 내부 배선들(115)을 경유하여 외부 접속 단자들(112)에 전기적으로 접속될 수 있다.
도 23을 참조하면, 패키지 기판(110) 상에 제2 반도체 칩(132)이 탑재될 수 있다. 상기 제2 반도체 칩(132) 상에 제3 내지 제5 반도체 칩들(133, 134, 135)이 수직 적층될 수 있다. 상기 제5 반도체 칩(135) 상에 제6 반도체 칩(141)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135) 및 상기 제6 반도체 칩(141)을 덮는 봉지재(118)가 형성될 수 있다. 상기 제6 반도체 칩(141)은 제1 관통 전극(145)을 포함할 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)은 제2 관통 전극들(155)을 포함할 수 있다.
상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)의 각각은 비-휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)와 같은 메모리 칩(memory chip)일 수 있다. 상기 제6 반도체 칩(141)은 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)과 다른 크기를 보일 수 있다. 상기 제6 반도체 칩(141)의 수평 폭은 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135)보다 작을 수 있다. 예를 들면, 상기 제6 반도체 칩(141)은 마이크로프로세서(microprocessor), 컨트롤러(controller), 어플리케이션 프로세서(application processor; AP), 또는 이들의 조합과 같은 로직 칩(logic chip)일 수 있다. 상기 제2 내지 제5 반도체 칩들(132, 133, 134, 135) 및 상기 제6 반도체 칩(141)은 상기 제1 관통 전극(145), 상기 제2 관통 전극들(155), 내부 접속 단자들(113), 및 내부 배선들(115)을 경유하여 외부 접속 단자들(112)에 전기적으로 접속될 수 있다.
도 24 내지 도 29는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
도 24 및 도 25를 참조하면, 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118), 상기 버퍼 메모리(1119), 및 상기 제어기(1115)의 일부 또는 전부는 도 1 내지 도 23을 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1118)는 상기 관통 전극(45P), 상기 제1 배선(45L1), 상기 제5 배선(65L1), 및 상기 제7 배선(85) 중 적어도 하나와 유사한 구성을 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
도 26 내지 도 28을 참조하면, 도 1 내지 도 23을 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 23을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 23을 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 29를 참조하면, 도 1 내지 도 23을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 23을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 관통 전극(45P), 상기 제1 배선(45L1), 상기 제5 배선(65L1), 및 상기 제7 배선(85) 중 적어도 하나와 유사한 구성을 포함할 수 있다. 상기 관통 전극(45P)은 상기 바디(2110)에 전기적으로 접속될 수 있다. 상기 전자 시스템(2100)은 경박단소화에 유리하고 우수한 전기적 특성을 보일 수 있다.
도 30 내지 도 48은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 30을 참조하면, 기판(21) 상에 제1 절연 막(25) 및 제2 절연 막(27)이 차례로 형성될 수 있다. 상기 기판(21)은 전면(21F) 및 후면(21B)이 정의될 수 있다. 상기 제2 절연 막(27), 상기 제1 절연 막(25), 및 상기 전면(21F)을 관통하는 관통 홀(29)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 상기 전면(21F) 상에 또는 내에는 다양한 종류의 능동 소자들 및/또는 수동 소자들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 전면(21F)은 상기 제1 절연 막(25)으로 덮일 수 있다. 상기 제1 절연 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 절연 막(27)은 상기 제1 절연 막(25) 상을 덮을 수 있다. 상기 제2 절연 막(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 절연 막(27)은 상기 제1 절연 막(25)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연 막(25)은 실리콘 산화물일 수 있으며, 상기 제2 절연 막(27)은 실리콘 질화물일 수 있다. 상기 관통 홀(29)은 상기 제2 절연 막(27) 및 상기 제1 절연 막(25)을 차례로 관통하여 상기 기판(21)의 내부에 침투될 수 있다. 상기 관통 홀(29)은 상기 기판(21)의 상기 전면(21F)에 대하여 수직하게 정렬될 수 있다. 예를 들면, 상기 관통 홀(29)의 수평 폭은 3㎛ 내지 10㎛일 수 있으며, 상기 관통 홀(29)의 수직 깊이는 30㎛ 내지 100㎛일 수 있다. 상기 관통 홀(29)의 측벽 및 바닥에 상기 기판(21)이 노출될 수 있다. 상기 관통 홀(29)은 패터닝 공정, 레이저 드릴링 공정, 또는 이들의 조합을 이용하여 형성될 수 있다.
다른 실시 예에서, 상기 기판(21)은 글라스 인터포저(glass interposer)와 같은 인터포저(interposer)일 수 있다. 상기 기판(21)은 실리콘 산화물을 포함할 수 있다. 상기 관통 홀(29)의 수평 폭은 10㎛ 내지 100㎛일 수 있으며, 상기 관통 홀(29)의 수직 깊이는 100㎛ 내지 600㎛일 수 있다.
도 31을 참조하면, 상기 관통 홀(29)의 측벽 및 바닥을 덮고 상기 제2 절연 막(27)을 덮는 제3 절연 막(32)이 형성될 수 있다. 상기 제3 절연 막(32)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제3 절연 막(32)은 상기 제2 절연 막(27)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연 막(32)은 실리콘 산화물일 수 있으며, 상기 제2 절연 막(27)은 실리콘 질화물일 수 있다. 상기 제3 절연 막(32)의 두께는 200nm 내지 300nm 일 수 있다.
다른 실시 예에서, 상기 제3 절연 막(32)의 두께는 200nm 이하일 수도 있다.
도 32를 참조하면, 상기 제3 절연 막(32) 상에 마스크 패턴(35M)이 형성될 수 있다. 상기 마스크 패턴(35M)은 상기 관통 홀(29)의 내부를 채우고 상기 제3 절연 막(32) 상을 부분적으로 덮을 수 있다. 상기 제3 절연 막(32)을 형성하는 것은 사진 공정 및 현상 공정을 포함할 수 있다.
도 33을 참조하면, 상기 마스크 패턴(35M)을 식각 마스크로 사용하여 상기 제3 절연 막(32) 및 상기 제2 절연 막(27)을 부분적으로 제거하여 제1 트렌치(36A) 및 제2 트렌치(36B)가 형성될 수 있다. 상기 제2 트렌치(36B)는 상기 제1 트렌치(36A)와 떨어지도록 형성될 수 있다. 상기 제1 트렌치(36A) 및 상기 제2 트렌치(36B)의 바닥들에 상기 제1 절연 막(25)이 노출될 수 있다. 상기 제1 트렌치(36A)는 상기 관통 홀(29)보다 큰 수평 폭을 보일 수 있다. 상기 제1 트렌치(36A)는 상기 관통 홀(29)의 상부를 가로지를 수 있다.
상기 제3 절연 막(32)은 상기 제1 트렌치(36A) 및 상기 제2 트렌치(36B)에 의하여 선간 절연 패턴(32A) 및 스페이서(32B)로 분할될 수 있다. 상기 스페이서(32B)는 상기 관통 홀(29)의 측벽 및 바닥에 보존될 수 있다. 상기 스페이서(32B)는 상기 마스크 패턴(35M) 및 상기 기판(21) 사이에 개재될 수 있다. 상기 제1 트렌치(36A)의 바닥에 있어서, 상기 스페이서(32B)의 상단은 상기 제1 절연 막(25)과 실질적으로 동일레벨에 노출될 수 있다. 상기 제2 절연 막(27)은 상기 제1 트렌치(36A) 및 상기 제2 트렌치(36B) 사이에 보존될 수 있다. 상기 선간 절연 패턴(32A)은 상기 제2 절연 막(27) 및 상기 마스크 패턴(35M) 사이에 보존될 수 있다. 상기 선간 절연 패턴(32A)은 상기 제2 절연 막(27) 상을 덮을 수 있다.
도 34를 참조하면, 상기 스페이서(32B)의 상단은 상기 제1 절연 막(25)의 상부표면보다 낮은 레벨에 형성될 수 있다.
도 35를 참조하면, 상기 스페이서(32B)의 상단은 상기 제1 절연 막(25)의 상부표면보다 높은 레벨에 돌출될 수 있다.
도 36을 참조하면, 상기 마스크 패턴(35M)을 제거하여 상기 선간 절연 패턴(32A) 및 상기 스페이서(32B)가 노출될 수 있다. 상기 관통 홀(29)은 상기 제1 트렌치(36A)의 바닥에 연통될 수 있다.
도 37을 참조하면, 상기 기판(21)의 표면을 컨포말하게 덮는 제1 배리어 막(41)이 형성될 수 있다. 상기 제1 배리어 막(41)은 일체형일 수 있다. 상기 제1 배리어 막(41)은 상기 관통 홀(29), 상기 제1 트렌치(36A) 및 상기 제2 트렌치(36B)의 내벽들을 일정한 두께로 덮을 수 있다. 상기 제1 배리어 막(41)은 상기 제1 절연 막(25), 상기 제2 절연 막(27), 상기 선간 절연 패턴(32A) 및 상기 스페이서(32B)에 접촉될 수 있다. 상기 제1 배리어 막(41)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 배리어 막(41)은 차례로 적층된 TaN 및 Ta를 포함할 수 있다.
도 38을 참조하면, 상기 제1 배리어 막(41) 상에 제1 씨드 막(seed layer; 43)이 형성될 수 있다. 상기 제1 씨드 막(43)은 Cu 또는 Ru 과 같은 도전 막일 수 있다.
다른 실시 예에서, 상기 제1 씨드 막(43)은 생략될 수 있다.
도 39를 참조하면, 상기 제1 씨드 막(43) 상에 제1 도전 막(45)이 형성될 수 있다. 상기 제1 도전 막(45)은 전기 도금 방법을 이용한 Cu 막을 포함할 수 있다. 상기 제1 도전 막(45)은 상기 관통 홀(29), 상기 제1 트렌치(36A) 및 상기 제2 트렌치(36B)를 완전히 채우고 상기 기판(21)의 표면을 덮을 수 있다.
도 40을 참조하면, 상기 제1 도전 막(45)을 평탄화하여 제1 배선(45L1), 제2 배선(45L2), 및 관통 전극(45P)이 형성될 수 있다. 상기 제1 도전 막(45)을 평탄화하는 것은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제1 도전 막(45) 및 상기 선간 절연 패턴(32A)의 상단들은 실질적으로 동일 레벨에 노출될 수 있다.
상기 제1 배선(45L1)은 상기 제1 트렌치(36A) 내에 형성될 수 있다. 상기 제2 배선(45L2)은 상기 제2 트렌치(36B) 내에 형성될 수 있다. 상기 관통 전극(45P)은 상기 관통 홀(29) 내에 형성될 수 있다. 상기 관통 전극(45P)은 상기 제1 배선(45L1)과 연속될 수 있다. 상기 관통전극(45P) 및 상기 제1 배선(45L1)은 연속된 그레인 구조를 보일 수 있다. 상기 관통전극(45P) 및 상기 제1 배선(45L1) 사이에 상기 제1 씨드 막(43) 및 상기 제1 배리어 막(41)은 존재하지 않는다.
상기 제1 배리어 막(41)은 상기 관통전극(45P), 상기 제1 배선(45L1), 및 상기 제2 배선(45L2)의 측면들 및 바닥들 상에 보존될 수 있다. 상기 제1 씨드 막(43)은 상기 제1 배리어 막(41) 및 상기 관통전극(45P) 사이와, 상기 제1 배리어 막(41) 및 상기 제1 배선(45L1) 사이와, 상기 제1 배리어 막(41) 및 상기 제2 배선(45L2) 사이에 보존될 수 있다. 상기 제1 배선(45L1) 및 상기 제2 배선(45L2) 사이에 상기 제2 절연 막(27) 및 상기 선간 절연 패턴(32A)이 보존될 수 있다.
도 41을 참조하면, 상기 제1 도전 막(45) 및 상기 제2 절연 막(27)의 상단들은 실질적으로 동일 레벨에 노출될 수 있다. 상기 선간 절연 패턴(32A)은 모두 제거될 수 있다.
도 42를 참조하면, 상기 스페이서(32B)가 상기 제1 절연 막(25)의 상부표면보다 낮은 레벨에 형성된 경우, 상기 제1 배리어 막(41)은 상기 스페이서(32B)의 상단 및 상기 제1 절연 막(25)의 측면에 접촉될 수 있다.
도 43을 참조하면, 상기 스페이서(32B)의 상단이 상기 제1 절연 막(25)의 상부표면보다 높은 레벨에 돌출된 경우, 상기 제1 배리어 막(41)은 상기 스페이서(32B)의 상단 및 측면들에 접촉될 수 있다.
도 44를 참조하면, 상기 제1 배선(45L1) 및 상기 제2 배선(45L2) 상에 제4 절연 막(51)이 형성될 수 있다. 상기 제4 절연 막(51) 상에 제5 절연 막(52)이 형성될 수 있다. 상기 제5 절연 막(52) 상에 제6 절연 막(61)이 형성될 수 있다. 상기 제6 절연 막(61) 상에 제7 절연 막(62)이 형성될 수 있다. 상기 제4 절연 막(51) 및 상기 제5 절연 막(52)은 서로 다른 물질을 포함할 수 있다. 상기 제6 절연 막(61) 및 상기 제7 절연 막(62)은 서로 다른 물질을 포함할 수 있다. 상기 제4 절연 막(51), 상기 제5 절연 막(52), 상기 제6 절연 막(61), 및 상기 제7 절연 막(62)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
상기 제4 절연 막(51)을 관통하여 상기 제1 배선(45L1)에 접속된 제1 플러그(55P)가 형성될 수 있다. 상기 제4 절연 막(51) 상에 제3 배선(55L1) 및 제4 배선(55L2)이 형성될 수 있다. 상기 제1 플러그(55P)는 상기 제3 배선(55L1)에 연속될 수 있다. 상기 제1 플러그(55P) 및 상기 제3 배선(55L1)은 연속된 그레인 구조를 보일 수 있다. 상기 제4 배선(55L2)은 상기 제3 배선(55L1)과 떨어질 수 있다. 상기 제1 플러그(55P), 상기 제3 배선(55L1), 및 상기 제4 배선(55L2)의 측면들 및 바닥들 상에 차례로 적층된 제2 배리어 막(53) 및 제2 씨드 막(54)이 형성될 수 있다. 상기 제5 절연 막(52), 상기 제3 배선(55L1), 및 상기 제4 배선(55L2)의 상단들은 실질적으로 동일 레벨에 형성될 수 있다. 상기 제2 배리어 막(53)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제2 씨드 막(54)은 Cu 또는 Ru 과 같은 도전 막일 수 있다. 상기 제1 플러그(55P), 상기 제3 배선(55L1), 및 상기 제4 배선(55L2)은 전기 도금 방법을 이용한 Cu 막을 포함할 수 있다.
상기 제6 절연 막(61)을 관통하여 상기 제3 배선(55L1)에 접속된 제2 플러그(65P)가 형성될 수 있다. 상기 제6 절연 막(61) 상에 제5 배선(65L1) 및 제6 배선(65L2)이 형성될 수 있다. 상기 제2 플러그(65P)는 상기 제5 배선(65L1)에 연속될 수 있다. 상기 제2 플러그(65P) 및 상기 제5 배선(65L1)은 연속된 그레인 구조를 보일 수 있다. 상기 제6 배선(65L2)은 상기 제5 배선(65L1)과 떨어질 수 있다. 상기 제2 플러그(65P), 상기 제5 배선(65L1), 및 상기 제6 배선(65L2)의 측면들 및 바닥들 상에 차례로 적층된 제3 배리어 막(63) 및 제3 씨드 막(64)이 형성될 수 있다. 상기 제7 절연 막(62), 상기 제5 배선(65L1), 및 상기 제6 배선(65L2)의 상단들은 실질적으로 동일 레벨에 형성될 수 있다. 상기 제3 배리어 막(63)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제3 씨드 막(64)은 Cu 또는 Ru 과 같은 도전 막일 수 있다. 상기 제2 플러그(65P), 상기 제5 배선(65L1), 및 상기 제6 배선(65L2)은 전기 도금 방법을 이용한 Cu 막을 포함할 수 있다.
상기 제7 절연 막(62) 상에 상기 제5 배선(65L1) 및 상기 제6 배선(65L2)을 덮는 제8 절연 막(67)이 형성될 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제5 배선(65L1)의 일부분을 노출하는 접속 윈도우(67W)가 형성될 수 있다. 상기 제8 절연 막(67)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제8 절연 막(67)은 패시베이션 막(passivation layer)으로 지칭될 수 있다.
도 45를 참조하면, 상기 기판(21)을 부분적으로 제거하여 상기 스페이서(32B)가 노출될 수 있다. 상기 기판(21)의 부분적 제거에는 백-그라인딩(back-grinding) 공정이 적용될 수 있다. 상기 기판(21)의 상기 후면(21B)은 상기 스페이서(32B)의 하단과 실질적으로 동일 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 기판(21) 및 상기 스페이서(32B)를 부분적으로 제거하여 상기 관통전극(45P)이 노출될 수 있다.
도 46을 참조하면, 상기 기판(21)의 상기 후면(21B)을 에치-백(etch-back)하여 상기 관통전극(45P) 및 상기 스페이서(32B)가 돌출될 수 있다.
도 47을 참조하면, 상기 기판(21)의 상기 후면(21B)을 덮는 제9 절연 막(77)이 형성될 수 있다. 상기 제9 절연 막(77)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제9 절연 막(77)은 상기 관통전극(45P) 및 상기 스페이서(32B)를 덮을 수 있다. 상기 제9 절연 막(77)은 후면 절연 막으로 지칭될 수 있다.
도 48을 참조하면, 상기 제9 절연 막(77)을 평탄화하여 상기 관통전극(45P)이 노출될 수 있다. 상기 스페이서(32B)는 상기 제9 절연 막(77) 및 상기 관통전극(45P) 사이에 보존될 수 있다.
도 20을 다시 참조하면, 상기 제9 절연 막(77) 상에 제10 절연 막(81)이 형성될 수 있다. 상기 제10 절연 막(81)을 관통하는 제4 배리어 막(83), 제4 씨드 막(84) 및 제7 배선(85)이 차례로 형성될 수 있다. 상기 제4 배리어 막(83), 상기 제4 씨드 막(84) 및 상기 제7 배선(85)은 상기 관통 전극(45P)의 하단에 접속될 수 있다. 상기 제4 씨드 막(84)은 상기 제7 배선(85)의 측면 및 상부 표면을 덮을 수 있다. 상기 제4 배리어 막(83)은 상기 제4 씨드 막(84)의 측면 및 상부 표면을 덮을 수 있다. 상기 제8 절연 막(67)을 관통하여 상기 제5 배선(65L1)에 접속된 제1 접속 단자(91)가 형성될 수 있다. 상기 제7 배선(85) 상에 제2 접속 단자(92)가 형성될 수 있다.
상기 제10 절연 막(81)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제7 배선(85)은 전기 도금 방법을 이용한 Cu 막을 포함할 수 있다. 상기 제4 배리어 막(83)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제4 씨드 막(84)은 Cu 또는 Ru 과 같은 도전 막일 수 있다. 상기 제1 접속 단자(91)는 솔더 볼(solder ball), 도전성 범프, 도전성 핀, 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 상기 제2 접속 단자(92)는 솔더 볼(solder ball), 도전성 범프, 도전성 핀, 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 25: 제1 절연 막
27: 제2 절연 막 29: 관통 홀
32: 제3 절연 막 32A: 선간 절연 패턴
32B: 스페이서 41: 제1 배리어 막
43: 제1 씨드 막 45: 제1 도전 막
45L1: 제1 배선 45L2: 제2 배선
45P: 관통 전극 51: 제4 절연 막
52: 제5 절연 막 61: 제6 절연 막
62: 제7 절연 막 53: 제2 배리어 막
54: 제2 씨드 막 55P: 제1 플러그
55L1: 제3 배선 55L2: 제4 배선
63: 제3 배리어 막 64: 제3 씨드 막
65P: 제2 플러그 65L1: 제5 배선
65L2: 제6 배선 67: 제8 절연 막
77: 제9 절연 막 81: 제10 절연 막
83: 제4 배리어 막 84: 제4 씨드 막
85: 제7 배선 91: 제1 접속 단자
92: 제2 접속 단자 110: 패키지 기판
112: 외부 접속 단자 113: 내부 접속 단자
115: 내부 배선 118: 봉지재
121, 132, 133, 134, 135, 141: 반도체 칩
145: 제1 관통 전극 155: 제2 관통 전극
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 반도체 기판 상의 제1 절연 막;
    상기 반도체 기판 및 상기 제1 절연 막을 관통하는 관통 홀;
    상기 관통 홀 내의 관통 전극;
    상기 반도체 기판 및 상기 관통 전극 사이의 스페이서;
    상기 제1 절연 막 상에 형성되고 상기 관통 전극에 연속된 배선; 및
    상기 배선의 측면 및 바닥을 덮고 상기 관통 전극의 측면을 덮는 배리어 막을 포함하되,
    상기 배리어 막은 일체형인 반도체 소자.
  2. 제1 항에 있어서,
    상기 관통 전극 및 상기 배선은 동일 물질 막을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 관통 전극 및 상기 배선은 연속된 그레인 구조를 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 관통 전극 및 상기 배선 사이에 상기 배리어 막은 존재하지 않는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 절연 막 상의 제2 절연 막; 및
    상기 제2 절연 막 상의 선간 절연 패턴을 더 포함하되,
    상기 선간 절연 패턴은 상기 스페이서와 동시에 형성된 동일한 절연 막인 반도체 소자.
  6. 제5 항에 있어서,
    상기 배선의 상단은 상기 선간 절연 패턴의 상부 표면과 동일한 레벨에 형성된 반도체 소자.
  7. 제5 항에 있어서,
    상기 제2 절연 막 및 상기 선간 절연 패턴은 상기 배선의 측면을 덮되,
    상기 배리어 막은 상기 배선의 측면 및 상기 선간 절연 패턴 사이와 상기 배선의 측면 및 상기 제2 절연 막 사이에 형성된 반도체 소자.
  8. 제1 항에 있어서,
    상기 배선 및 상기 배리어 막 사이와 상기 관통 전극 및 상기 배리어 막 사이에 형성된 씨드 막을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 관통 전극 및 상기 배선 사이에 상기 씨드 막은 존재하지 않는 반도체 소자.
  10. 전면 및 후면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 전면을 덮는 제1 절연 막;
    상기 반도체 기판 및 상기 제1 절연 막을 관통하는 관통 홀;
    상기 관통 홀 내의 관통 전극;
    상기 반도체 기판 및 상기 관통 전극 사이의 스페이서;
    상기 제1 절연 막 상에 형성되고 상기 관통 전극에 연속된 제1 배선;
    상기 제1 절연 막 상에 형성되고 상기 제1 배선과 떨어진 제2 배선;
    상기 제1 배선 및 상기 제2 배선의 측면들 및 바닥들을 덮고 상기 관통 전극의 측면을 덮는 제1 배리어 막;
    상기 반도체 기판의 상기 후면 상에 형성되고 상기 관통 전극에 접속된 제3 배선; 및
    상기 제3 배선의 측면 및 상부 표면을 덮는 제2 배리어 막을 포함하되,
    상기 관통 전극 및 상기 제1 배선 사이에 상기 제1 배리어 막은 존재하지 않으며,
    상기 제2 배리어 막은 상기 관통 전극 및 상기 제3 배선 사이에 개재된 반도체 소자.
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