KR20150113361A - 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 기술의 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 실리콘층; 실리콘층의 내부를 관통하며, 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극; 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면상에 형성된 전면 범프; 관통 전극의 돌출된 부분의 측벽면을 둘러싸는 제1 절연패턴 및 제1 절연패턴 상에 형성되면서 제1 절연패턴과 상이한 식각 선택비를 가지는 제2 절연패턴을 포함하여 구성되는 패시베이션 패턴; 및 관통 전극과 전기적으로 연결되면서 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 포함한다.

Description

관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법{Semiconductor device having through silicon via, semiconductor packages including the same and the method for manufacturing semiconductor device}
본 출원은 반도체 소자에 관한 것으로서, 보다 상세하게는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지 기술은 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 단점을 개선하기 위하여 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 관통 전극 기술은 다수의 칩을 하나의 패키지에 적층할 수 있어 고용량 패키지 개발이 가능하면서 적층된 칩 간에 다수의 연결 구현이 가능하여 총 대역폭(bandwidth)을 향상시킬 수 있는 장점이 있다.
본 출원의 실시예는, 관통 전극의 측벽 부분이 식각 공정을 진행하는 과정에서 손상되는 현상을 방지할 수 있는 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법을 제공한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 실리콘층; 상기 실리콘층의 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극; 상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면상에 형성된 전면 범프; 상기 관통 전극의 돌출된 부분의 측벽면을 둘러싸는 제1 절연패턴 및 상기 제1 절연패턴 상에 형성되면서 상기 제1 절연패턴과 상이한 식각 선택비를 가지는 제2 절연패턴을 포함하여 구성되는 패시베이션 패턴; 및 상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 포함한다.
상기 실리콘층의 제1 면은 활성 영역이 존재하는 전면부(front-side)이고, 상기 제2 면은 상기 제1 면부에 반대되는 후면부(back-side)이다.
상기 관통 전극은 상기 실리콘층의 제1 면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2 면 방향으로 배치되어 상기 제2 면으로부터 돌출된 제2 단부 표면을 포함한다.
상기 관통 전극의 제2 단부 표면과 상기 패시베이션 패턴의 표면은 동일한 높이로 형성된다.
상기 제1 절연패턴은 질화막을 포함하고, 상기 제2 절연패턴은 산화막을 포함한다.
상기 패시베이션 패턴은 상기 후면 범프의 하부에 위치한 부분에서는 제1 두께를 가지게 형성되고, 그 이외의 부분에서는 상기 제1 두께보다 낮은 제2 두께를 가지게 형성된다.
상기 전면 범프는 금속 필라 및 상기 금속 필라 상에 형성된 솔더 범프를 포함한다.
상기 후면 범프는 시드 금속 패턴, 상기 시드 금속 패턴 상에 형성된 제1 금속층 및 상기 제1 금속층 상에 형성된 제2 금속층을 포함한다.
본 출원의 다른 실시예에 따른 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 실리콘층; 상기 실리콘층의 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극; 상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면상에 형성된 전면 범프; 상기 관통 전극의 돌출된 부분의 측벽면을 제1 두께로 둘러싸면서 상기 실리콘층의 제2 면을 제2 두께로 덮도록 형성된 패시베이션 패턴; 및 상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 포함한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자의 제조방법은, 관통 전극과 전기적으로 연결된 전면 범프가 제1면상에 형성된 웨이퍼를 준비하는 단계; 상기 관통 전극을 제외한 상기 웨이퍼의 제2면을 리세스시켜 상기 관통 전극이 상기 웨이퍼의 리세스된 제2 면으로부터 소정 높이만큼 돌출하게 노출시키는 단계; 상기 관통 전극의 돌출된 부분의 측벽면을 둘러싸면서 서로 상이한 식각 선택비를 가지는 두 개 이상의 층으로 이루어진 절연패턴을 포함하는 패시베이션 패턴을 형성하는 단계; 및 상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 형성하는 단계를 포함한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자가 구비된 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장되고, 실리콘층, 상기 실리콘층 내부를 관통하는 관통 전극, 상기 관통 전극의 일면에 연결된 전면 범프, 상기 관통 전극의 타면에 연결된 후면 범프 및 상기 관통 전극이 돌출되어 노출된 부분을 둘러싸는 패시베이션 패턴을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상부에 적어도 하나 이상 적층된 복수 개의 반도체 칩들을 포함한다.
본 출원에 따르면, 관통 전극의 측벽 부분을 패시베이션 패턴으로 덮여 있는 상태에서 식각 공정을 수행함에 따라 측벽 방향으로 식각 소스가 침투하여 후면 범프 또는 관통 전극이 손상되는 것을 방지할 수 있는 이점이 있다.
또한, 식각 선택비가 서로 상이한 물질이 적층된 구조로 패시베이션 패턴을 형성함으로써 패시베이션 패턴의 두께를 일정하게 관리할 수 있다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 3 내지 도 12는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 13은 본 발명의 일 예에 따른 관통 전극을 갖는 반도체 소자를 이용하여 제조된 반도체 패키지를 나타내보인 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자는 관통 전극(35)이 배치된 실리콘층(10)의 제1 면(10a)상에 관통 전극(35)과 전기적으로 연결된 전면 범프(29)가 배치되고 제1 면(10a)과 대향하는 제2 면(10b) 상에 후면 범프(59)가 배치되는 구조를 포함한다.
실리콘층(10)의 제1 면(10a)은 활성 영역이 존재하는 전면부(front-side)이고, 제2 면(10b)은 전면부에 반대되는 면인 후면부(back-side)로 정의될 수 있다. 실리콘층(10)의 제1 면(10a) 상에는 게이트(12) 및 소스/드레인(14)을 포함하는 트랜지스터를 포함할 수 있다. 트랜지스터 상에는 층간절연막(16), 게이트(12)와 소스/드레인(14)에 전기적 신호를 인가하기 위한 비트라인 등의 회로패턴(18)들을 포함하여 구성될 수 있다.
관통 전극(35)은 실리콘층(10)의 제1 면(10a)으로부터 제2 면(10b)까지 관통하는 관통 홀(30)을 관통 금속(34)으로 채워진 형상으로 구성될 수 있다. 관통 홀(30)을 채우는 관통 금속(34)은 일 예에서, 구리(Cu)를 포함할 수 있다. 또한 관통 전극(35)을 구성하는 관통 금속(34)이 실리콘층(10) 내부로 확산되는 것을 억제하기 위해 관통 홀(30)과 관통 금속(34) 사이에 배리어층(32)이 배치될 수 있다. 관통 전극(35)은 실리콘층(10)의 제1 면(10a) 방향으로 배치된 제1 단부 표면(35a)과, 실리콘층(10)의 제2 면(10b) 방향으로 배치된 제2 단부 표면(35b)을 포함한다. 관통 전극(35)의 제1 단부 표면(35a)은 회로 패턴(18)으로 연결될 수 있다. 회로 패턴(18)은 외부 회로기판 등과 전기적으로 연결하기 위한 본딩 패드(20)로 연결될 수 있다. 본딩 패드(20)의 상부면은 절연층(22)의 개구부(24)에 의해 노출된다.
본딩 패드(20)는 전면 범프(front-side bump, 29)와 연결될 수 있다. 전면 범프(29)는 개구부(24)를 채우는 금속 필라(26) 및 금속 필라(26) 상에 형성된 솔더 범프(28)를 포함하여 구성된다. 금속 필라(26)는 구리(Cu) 재질을 포함할 수 있다.
관통 전극(35)의 제1 단부 표면(35a)과 반대 방향에 배치된 제2 단부 표면(35b)은 실리콘층(10)의 제2 면(10b)의 표면으로부터 소정 높이만큼 돌출된 형상을 가진다. 관통 전극(35)이 실리콘층(10)의 제2 면(10b)으로부터 돌출되어 노출된 제2 단부 표면(35b)은 후면 범프(back-side bump, 59)와 접촉하여 연결되어 있다. 후면 범프(59)는 시드 금속 패턴(50), 제1 금속층(53) 및 제2 금속층(55)을 포함하여 구성된다. 시드 금속 패턴(50)은 구리를 포함하여 구성되고, 제1 금속층(53)은 구리(Cu)를 포함하는 재질로 구성될 수 있다. 또한 제2 금속층(55)은 니켈(Ni) 또는 금(Au)을 포함하여 구성될 수 있다.
후면 범프(59)의 하부에는 패시베이션 패턴(45)이 배치된다. 패시베이션 패턴(45)은 관통 전극(35)이 실리콘층(10)의 제2 면(10b) 표면으로부터 소정 높이만큼 돌출된 부분의 측벽면으로부터 외측 방향으로 제1 폭(57)만큼 덮고 있다. 패시베이션 패턴(45)은 서로 상이한 식각 선택비를 가지는 물질이 적층된 구조로 구성될 수 있다. 구체적으로, 패시베이션 패턴(45)은 제1 절연패턴(39) 및 제1 절연패턴(39)과 상이한 식각 선택비를 가지는 제2 절연패턴(40)이 적층된 구조로 형성될 수 있다. 제 1 절연패턴(39)은 질화막을 포함하여 형성할 수 있고, 제2 절연패턴(40)은 질화막과 식각 선택비가 상이한 물질을 포함하여 형성할 수 있다. 예를 들어, 제2 절연패턴(40)은 산화막을 포함하여 형성할 수 있다. 본 기술의 일 예에서 패시베이션 패턴(45)은 제1 절연패턴(39) 및 제2 절연패턴(40)의 두 개의 층(layer)이 적층된 구조에 대하여 설명하고 있지만, 이에 한정되는 것은 아니다. 예를 들어, 패시베이션 패턴(45)은 서로 상이한 식각 선택비를 가지는 물질들이 교번하여 형성된 다층(multi-layer) 구조를 가지게 형성할 수 있다. 후면 범프(59)의 면적은 관통 전극(35)의 노출된 단부 표면(35b) 및 패시베이션 패턴(45)의 표면으로 제1 폭(57)만큼 연장한 두께만큼 확장된 면적을 가지게 형성된다. 일 예에서, 패시베이션 패턴(45)은 후면 범프(59)의 하부에 위치한 부분에서는 제1 두께(a1)를 가지게 형성되고, 그 이외의 부분에서는 제1 두께(a1)로부터 소정의 깊이(b1)만큼 낮은 제2 두께(c1)를 가지게 형성된다. 이에 따라 후면 범프(59)는 제1 깊이(b1)만큼의 범프 높이(H1)를 더 확보할 수 있다. 따라서, 관통 전극(35)이 배치된 실리콘층(10)을 수직 방향으로 적층하는 경우, 범프 높이(H1)를 일정 수준으로 유지할 수 있어 다른 칩과의 연결이 용이한 이점이 있다.
도 2는 다른 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 도면이다.
도 2를 참조하면, 본 실시예에 따른 반도체 소자는 관통 전극(125)이 배치된 실리콘층(100)의 제1 면(100a)상에 관통 전극(125)과 전기적으로 연결되는 전면 범프(129)가 배치되고 제1 면(100a)과 대향하는 제2 면(100b) 상에 후면 범프(160)가 배치되는 구조를 포함한다. 실리콘층(100)의 제1 면(100a)은 활성 영역이 존재하는 전면부이고, 제2 면(100b)은 후면부로 정의될 수 있다. 실리콘층(100)의 제1 면(100a) 상에는 게이트(102) 및 소스/드레인(104)을 포함하는 트랜지스터와, 층간절연막(106) 그리고 회로패턴(108) 등이 배치될 수 있다.
관통 전극(125)은 실리콘층(100)를 관통하는 관통 홀(120)을 구리(Cu)를 포함하는 관통 금속(124)으로 채워진 형상으로 구성될 수 있다. 관통 홀(120)을 채우는 관통 금속(124)은 일 예에서, 구리(Cu)를 포함할 수 있다. 관통 홀(120)의 노출면에는 관통 금속(124)이 실리콘층(100) 내부로 확산되는 것을 억제하기 위한 배리어층(122)이 배치될 수 있다. 실리콘층(100)의 제1 면(100a) 방향으로 배치된 관통 전극(125)의 제1 단부 표면(125a)은 회로 패턴(108)으로 연결될 수 있다. 회로 패턴(108)은 절연층(112의 개구부(124)에 의해 노출된 본딩 패드(110)로 연결될 수 있다.
본딩 패드(110)는 전면 범프(129)로 연결될 수 있다. 전면 범프(129)는 개구부(124)를 채우는 금속 필라(126) 및 금속 필라(126) 상에 형성된 솔더 범프(128)를 포함할 수 있다.
관통 전극(125)의 제2 단부 표면(125b)은 실리콘층(100)의 제2 면(100b)의 표면으로부터 소정 높이만큼 돌출된 형상을 가진다. 관통 전극(125)의 돌출된 측벽면 및 실리콘층(100)의 제2면(100b)의 노출면은 패시베이션 패턴(133)으로 덮여 있다. 패시베이션 패턴(133)은 관통 전극(125)의 측벽면으로부터 외측 방향으로 제1 폭(155)만큼 덮고 있다. 패시베이션 패턴(133)은 단일막으로 형성되며, 질화물을 포함하는 재질로 이루어질 수 있다. 패시베이션 패턴(133)은 실리콘층(100)의 제2면(100b)으로부터 돌출되어 노출된 관통 전극(125)의 측벽면을 덮어 측벽이 손상되는 것을 방지하는 역할을 한다.
또한, 패시베이션 패턴(133)은 후면 범프(160)로 덮여 있는 부분은 제1 두께(a2)를 가지게 형성되고, 그 이외의 부분에서는 제1 두께(a2)보다 제1 깊이(b2)만큼 낮은 제2 두께(c2)를 가지게 형성될 수 있다. 이에 따라 후면 범프(133)는 제1 깊이(b2)만큼의 범프 높이(H2)를 더 확보할 수 있다. 따라서, 관통 전극(125)이 배치된 실리콘층(100)을 수직 방향으로 적층하는 경우, 범프 높이(H2)를 일정 수준으로 유지할 수 있어 다른 칩과의 연결이 용이한 이점이 있다.
관통 전극(125)의 제2 단부 표면(125b)은 후면 범프(160)와 접촉한 형상을 가진다. 후면 범프(160)는 시드 금속 패턴(140), 제1 금속층(145) 및 제2 금속층 (150)을 포함하여 구성된다. 후면 범프(160)는 관통 전극(125)의 측벽면을 덮고 있는 패시베이션 패턴(133)의 제1 폭(155)만큼 연장된 면적을 가지게 형성된다.
도 3 내지 도 12는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 13은 본 발명의 일 예에 따른 관통 전극을 갖는 반도체 소자를 이용하여 제조된 반도체 패키지를 나타내보인 도면이다.
도 3을 참조하면, 관통 전극(225)과 전기적으로 연결된 전면 범프(front-side bump, 219)가 형성된 웨이퍼(200)를 준비한다. 웨이퍼(200)는 전면부(front-side, 200a)와 이에 대향하는 후면부(back-side, 200b)을 갖는 실리콘(Si) 웨이퍼를 포함한다. 웨이퍼(200)는 반도체 메모리 소자, 로직 소자, 광소자 또는 디스플레이 소자 등을 제조하기 위한 웨이퍼일 수 있다. 본 실시예에서 '전면부'는 능동 소자 또는 수동 소자 등의 반도체 소자가 형성되는 면(활성 영역이 존재하는 면)을 가리키는 용어로 사용하며, '후면부'는 전면부와 반대되는 면을 가리키는 용어로 사용하기로 한다.
웨이퍼(200)의 전면부(200a)에는 게이트(202) 및 소스/드레인(204)을 포함하는 트랜지스터가 제조될 수 있다. 트랜지스터 상에는 층간절연막(206), 게이트(202)와 소스/드레인(204)에 전기적 신호를 인가하기 위한 비트라인 등의 회로패턴(208)들이 형성될 수 있다.
웨이퍼(200) 내에는 관통 전극(TSV: Through silicon via, 225)이 형성될 수 있다. 관통 전극(TSV, 225)은 웨이퍼(200)의 전면부(200a)에서 후면부(200b) 방향으로 소정 깊이를 가지게 형성된 트렌치 홀(220), 트렌치 홀(220)의 내측의 노출면 상에 형성된 배리어층(222) 및 트렌치 홀(220)을 채우는 관통 금속(224)으로 이루어질 수 있다. 관통 전극(225)은 적어도 2개 이상의 관통 전극(225)들이 소정 거리만큼 이격하여 배열된 형상을 가지게 배치될 수 있다. 관통 전극(225)을 구성하는 관통 금속(224)은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 물질을 이용하여 트렌치 홀(220)을 채울 수 있다. 배리어층(222)은 트렌치 홀(220)을 채우는 관통 금속(224)의 금속 물질이 웨이퍼(200)로 확산되는 것을 방지하는 역할을 한다. 관통 전극(225)은 웨이퍼(200)의 전면부(200a) 방향으로 배치된 제1 단부 표면(225a)을 포함한다. 여기서 관통 전극(225)의 제1 단부 표면(225a)은 회로 패턴(208)과 연결될 수 있다.
회로 패턴(208)은 외부 회로기판 등과 전기적으로 연결하기 위한 본딩 패드(210)로 연결될 수 있다. 본딩 패드(210)는 절연층(212)에 의해 표면 일부가 노출된다. 본딩 패드(210) 상에는 금속 필라(216) 상에 솔더 범프(218)가 형성된 전면 범프(219)가 배치될 수 있다. 금속 필라(216)는 원기둥 형상으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 직각 기둥 등의 다각형 기둥의 형상으로 형성될 수 있다. 금속 필라(216) 상에 형성된 솔더 범프(218)는 반구형의 형상을 가지게 형성될 수 있다.
도 4를 참조하면, 전면 범프(219)가 형성된 웨이퍼(200)의 전면부(200a) 상에 캐리어 기판(carrier substrate, 227)을 부착한다. 웨이퍼(200)와 캐리어 기판(227)은 접착층(226)을 매개로 부착될 수 있다. 접착층(226)은 전면 범프(219)의 노출면이 모두 덮이는 두께로 형성될 수 있다.
도 5를 참조하면, 웨이퍼(200)의 후면부(200b, 도 3 참조)를 표면으로부터 소정 두께만큼 제거하여 관통 전극(225)의 상부 부분의 일부를 노출시킨다. 이를 위해 먼저 웨이퍼(200)의 후면부(200b)를 그라인딩(grinding)을 통해 표면으로부터 소정 두께만큼 제거하고, 이어서 선택적 식각을 진행하여 웨이퍼(200)를 리세스시킨다. 선택적 식각은 건식 식각 또는 습식 식각 방식으로 진행할 수 있다. 웨이퍼(200)의 후면부(200b)를 소정 두께로 제거하면 관통 전극(225)은 웨이퍼(200)의 리세스된 후면부(200c)의 평평한 표면으로부터 제1 높이(230)만큼 상부 부분의 일부가 돌출된 형태로 노출될 수 있다. 일 예에서, 웨이퍼(200)의 후면부(200b)를 제거하는 공정은 그라인딩, 화학적기계적연마(CMP: Chemical mechanical polishing), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다.
도 6을 참조하면, 관통 전극(225)의 상부 부분의 일부가 제1 높이(230)만큼 돌출된 형태로 노출되어 있는 웨이퍼(200)의 리세스된 후면부(200c) 상에 패시베이션층(236)을 형성한다. 패시베이션층(236)은 관통 전극(225)이 노출된 부분을 모두 덮는 두께로 형성할 수 있다. 패시베이션층(236)은 웨이퍼(200)의 리세스된 후면부(200c) 및 관통 전극(225)의 노출된 표면을 덮는 제1 절연층(233) 및 제2 절연층(235)의 적층 구조로 형성할 수 있다. 제1 절연층(233) 및 제2 절연층(235)을 포함하는 패시베이션층(236)은 증착되는 위치에 따라 그 두께가 상이하게 형성될 수 있다. 예를 들어, 관통 전극(225)이 웨이퍼(200)의 리세스된 후면부(200c)로부터 제1 높이(230)만큼 돌출된 부분과 인접한 위치에서는 패시베이션층(236)이 관통 전극(235)의 돌출된 형상을 따라 형성됨에 따라 제1 두께(237a)로 형성되고, 관통 전극(225)에서 멀어질수록 얇은 제2 두께(237b)를 가지게 형성될 수 있다. 여기서 패시베이션층(236)의 제2 두께(237b)는 제1 두께(237a)보다 상대적으로 얇은 두께로 형성될 수 있다.
패시베이션층(236)의 제1 절연층(233) 및 제2 절연층(235)은 서로 상이한 식각 선택비(etch selectivity)를 가지는 물질로 구성될 수 있다. 구체적으로, 제1 절연층(233)을 질화물을 포함하는 물질로 형성하는 경우, 제2 절연층(235)은 질화막과 식각 선택비가 상이한 산화물을 포함하는 물질로 형성할 수 있다. 본 기술의 일 실시예에서는 패시베이션층(236)이 제1 절연층(233) 및 제2 절연층(235)의 두 개의 층(layer)이 적층된 구조에 대하여 설명하고 있지만, 이에 한정되는 것은 아니다. 예를 들어, 패시베이션층(236)은 서로 상이한 식각 선택비를 가지는 물질들이 교번하여 형성된 다층 구조를 가지게 형성할 수 있다. 또한, 다른 예에서 패시베이션층(236)은 단일층으로 구성될 수도 있다.
도 7을 참조하면, 웨이퍼(200) 상에 평탄화 공정을 진행하여 패시베이션 패턴(236a)을 형성한다. 구체적으로, 도 6의 패시베이션층(236)을 표면으로부터 리세스시켜 관통 전극(225)의 제2 단부 표면(225b)을 노출시키는 패시베이션 패턴(236a)을 형성한다. 패시베이션 패턴(236a)은 제1 절연 패턴(233a) 및 제2 절연 패턴(235a)을 포함한다. 패시베이션 패턴(236a)을 형성하는 공정은 화학적기계적연마(CMP) 방식의 평탄화 공정을 이용하여 수행할 수 있다. 그러면 관통 전극(225)의 돌출된 부분도 평탄화 공정에서 소정 두께만큼 리세스되어 패시베이션층(236)의 제2 두께(237b)와 동일한 두께를 가지게 형성된다. 그리고 관통 전극(225)의 관통 금속(224) 및 배리어층(222)을 포함하는 제2 단부 표면(225b)이 노출된다.
도 8을 참조하면, 웨이퍼(200)의 리세스된 후면부(200c) 상에 시드 금속층(seed layer, 240)을 형성한다. 시드 금속층(240)은 패시베이션 패턴(236a) 및 제2 단부 표면(225b)이 노출된 관통 전극(225) 상에 형성될 수 있다. 도시하지는 않았으나, 시드 금속층(240)을 형성하기 이전에 접착층(adhesion layer)을 형성할 수 있다. 접착층은 시드 금속층(240)의 접착성을 향상시키기 위해 도입하며, 티타늄(Ti), 텅스텐(W) 또는 티타늄-텅스텐(TiW)으로 이루어진 그룹에서 단일 물질 또는 하나 이상의 물질을 선택하여 사용할 수 있다. 접착층을 형성한 다음, 접착층 상에 시드 금속층(240)을 형성한다. 시드 금속층(240)은 화학기상증착(CVD) 방식이나 물리화학적기상증착(PVD) 방식으로 구리(Cu)층을 형성할 수 있다.
다음에 후면 범프(back-side bump)가 형성될 영역을 정의하는 개구부(250)를 포함하는 마스크 패턴(245)을 형성한다. 이를 위해 시드 금속층(240) 전면에 포토레지스트 물질을 도포한다. 다음에, 포토레지스트 물질 상에 노광 및 현상 공정을 진행하여 개구부(250)를 포함하는 마스크 패턴(245)을 형성한다. 마스크 패턴(245)에 의해 이후 후면 범프가 형성될 영역의 시드 금속층(240)은 개구부(250)에 의해 선택적으로 노출되고 나머지 부분은 마스크 패턴(245)으로 덮여 있다.
도 9를 참조하면, 마스크 패턴(245)의 개구부(250)에 의해 노출된 시드 금속층(240) 상에 제1 금속층(255) 및 제2 금속층(260)을 형성한다. 제2 금속 필라(255) 및 도금 패드(260)는 전해 도금 공정으로 형성할 수 있다. 도금 공정을 수행하면 시드 금속층(240)이 노출된 부분에서 선택적으로 금속막이 성장하여 제1 금속층(255)이 형성될 수 있다. 제1 금속층(255)은 구리(Cu)를 포함하는 물질로 이루어질 수 있고, 제2 금속층(260)은 니켈(Ni) 또는 금(Au)을 포함하는 물질로 이루어질 수 있다.
도 10을 참조하면, 마스크 패턴(245, 도 9 참조)을 애싱(ashing) 또는 스트립(strip) 공정을 통해 제거한다. 그러면 마스크 패턴(245)에 의해 덮여 있던 부분(251)의 시드 금속층(240) 부분이 노출된다.
도 11을 참조하면, 마스크 패턴을 제거하여 노출된 부분의 시드 금속층(240, 도 10 참조)을 제거하는 식각 공정을 수행하여 시드 금속 패턴(240a)을 형성한다. 식각 공정은 별도의 포토 마스크를 형성하지 않는 블랭킷 식각(blanket etch) 공정으로 진행하며, 건식 식각 방식으로 진행할 수 있다. 식각 공정은 제1 금속층(255) 및 제2 금속층(260)이 덮여 있는 부분을 제외한 나머지 부분의 시드 금속층(240, 도 10 참조)을 제거하도록 진행할 수 있다. 그러면 시드 금속 패턴(240a), 제1 금속층(255) 및 제2 금속층(260)으로 이루어진 후면 범프(259)가 형성된다. 제2 금속층(260) 상에 은(Ag), 주석(Sn)을 포함하는 접착 금속층을 추가로 형성할 수도 있다.
시드 금속층(240)의 노출 부분에 대한 식각 공정을 진행하는 과정에서 패시베이션 패턴(236a) 가운데 상부에 배치된 제2 절연층 패턴(235a)은 노출된 표면으로부터 소정의 제1 깊이(b3)만큼 식각될 수 있다. 이에 따라, 패시베이션 패턴(236a)은 후면 범프(259)의 하부에 위치한 부분에서는 웨이퍼(200)의 리세스된 후면부(200c)로부터 제1 두께(a3)를 가지게 형성될 수 있다. 그리고 후면 범프(259)로 덮여 있지 않는 부분에서는 제1 깊이(b3)만큼 식각되어 웨이퍼(200)의 리세스된 후면부(200c)로부터 제2 두께(c3)를 가지게 형성될 수 있다. 따라서, 후면 범프(259)는 제1 깊이(b3)만큼의 범프 높이(H3)를 추가로 확보할 수 있다.
패시베이션 패턴(236a)은 서로 다른 식각 선택비를 가지는 제2 절연층 패턴(235a) 및 제1 절연층 패턴(233a)으로 이루어진다. 이에 따라, 시드 금속층(240)의 노출 부분에 대한 식각 공정을 진행하는 과정에서 제1 절연층 패턴(233a)은 식각 소스에 영향을 받지 않는다. 이에 따라 패시베이션 패턴(236a)의 두께를 조절할 수 있다. 예를 들어, 도 12에 도시한 바와 같이, 시드 금속층의 노출 부분에 대한 식각 공정을 진행하는 과정에서 제2 절연층 패턴(235a)이 과도하게 식각되는 경우에도, 제1 절연층 패턴(233a)이 식각 정지점 역할을 하여 하부 막들이 손상되는 것을 방지할 수 있다. 또한, 별도의 포토 마스크를 형성하지 않는 블랭킷 식각 공정으로 진행하는 경우에도 패시베이션 패턴(236a)의 제1 절연층 패턴(233a)이 웨이퍼(100) 상에 덮여 있으므로 식각 소스에 의해 웨이퍼(100)가 손상되는 것을 방지할 수 있다.
아울러, 관통 전극(225)의 돌출된 부분의 측벽면 부분은 패시베이션 패턴(236a)에 의해 덮여 있다. 이에 따라 상술한 후면 범프(259)를 형성하기 위한 식각 공정에서 식각 소스가 후면 범프(259) 하부의 내측면 방향(270)으로 침투하더라도, 관통 전극(225)의 돌출된 부분의 측벽면은 패시베이션 패턴(236a)의 남아 있는 부분(275)에 의해 여전히 덮여 있으므로 후면 범프(259)의 측면부가 손상되는 것을 방지할 수 있다.
한편, 후면 범프의 범프 높이가 추가로 확보되면 관통 전극(225)이 배치된 웨이퍼(100)를 수직 방향으로 적층하는 경우, 범프 높이를 일정 수준으로 유지할 수 있어 다른 칩과의 연결이 용이한 이점이 있다. 이하 도 13을 참조하여 설명하기로 한다.
도 13을 참조하면, 본 발명의 반도체 패키지는 패키지 기판(400) 상에 적어도 2개 이상의 반도체 칩들(300-1, 300-2, 300-3)이 적층된 구조를 포함할 수 있다. 반도체 칩들(300-1, 300-2, 300-3)은 제1 반도체 칩(300-1), 제2 반도체 칩(300-2) 및 제3 반도체 칩(300-3)을 포함하며, 수직 방향으로 적층될 수 있다. 가장 하부에 위치한 제1 반도체 칩(300-1)은 패키지 기판(400) 상에 부착될 수 있다. 또한, 도시하지는 않았지만, 패키지 기판(400)은 다수의 배선들이 형성될 수 있다. 패키지 기판(400)의 하부에는 솔더 볼을 포함하는 외부 연결 부재(405)가 배치될 수 있다.
반도체 칩들(300-1, 300-2, 300-3)은 각각 관통 전극(225-1, 225-3, 225-3)이 배치된 실리콘층(200-1, 200-2, 200-3)의 일면 상에 관통 전극(225-1, 225-3, 225-3)과 전기적으로 연결된 전면 범프(219-1, 219-2, 219-3)가 배치되고, 일면과 대향하는 타면 상에는 관통 전극(225-1, 225-3, 225-3)과 연결된 후면 범프(259-1, 259-2, 259-3)가 배치되는 구조를 포함한다.
관통 전극(225-1, 225-3, 225-3)의 일부는 실리콘층(200-1, 200-2, 200-3)의 표면으로부터 소정 높이만큼 돌출된 형상을 가진다.
후면 범프(259-1, 259-2, 259-3)의 하부에는 패시베이션 패턴(236a-1, 236a-2, 236a-3)이 배치된다. 패시베이션 패턴(236a-1, 236a-2, 236a-3)은 서로 상이한 식각 선택비를 가지는 물질이 복수 개의 층으로 적층된 구조로 구성될 수 있다. 패시베이션 패턴(236a-1, 236a-2, 236a-3)은 후면 범프(259-1, 259-2, 259-3)의 하부에 위치한 부분에서는 제1 두께를 가지게 형성되고, 그 이외의 부분에서는 제1 두께보다 소정의 깊이만큼 낮은 제2 두께를 가지게 형성된다. 이에 따라 후면 범프(259-1, 259-2, 259-3)는 제1 두께와 제2 두께의 차이만큼을 범프 높이로 추가 확보할 수 있다. 따라서, 제1 반도체 칩(300-1), 제2 반도체 칩(300-2) 및 제3 반도체 칩(300-3)을 수직 방향으로 적층하는 경우, 전면 범프(219-1, 219-2, 219-3)들이 불규칙한 높이를 가지게 형성되는 경우에도 범프 높이(H)는 일정 수준으로 유지할 수 있어 상부 또는 하부에 배치된 다른 반도체 칩과 용이하게 연결할 수 있다. 이에 따라, 수직 방향으로 적층된 반도체 칩들(300-1, 300-2, 300-3)을 전기적으로 연결할 수 있다.
10, 100 : 실리콘층 200 : 웨이퍼
35, 125, 225 : 관통 전극 29, 129, 219 : 전면 범프
45, 133, 236a : 패시베이션 패턴
59,160,259:후면범프

Claims (27)

  1. 제1 면 및 제2 면을 포함하는 실리콘층;
    상기 실리콘층의 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극;
    상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면상에 형성된 전면 범프;
    상기 관통 전극의 돌출된 부분의 측벽면을 둘러싸는 제1 절연패턴 및 상기 제1 절연패턴 상에 형성되면서 상기 제1 절연패턴과 상이한 식각 선택비를 가지는 제2 절연패턴을 포함하여 구성되는 패시베이션 패턴; 및
    상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 실리콘층의 제1 면은 활성 영역이 존재하는 전면부(front-side)이고, 상기 제2 면은 상기 제1 면부에 반대되는 후면부(back-side)인 관통 전극을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 관통 전극은 상기 실리콘층의 제1 면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2 면 방향으로 배치되어 상기 제2 면으로부터 돌출된 제2 단부 표면을 포함하는 관통 전극을 갖는 반도체 소자.
  4. 제3항에 있어서,
    상기 관통 전극의 제2 단부 표면과 상기 패시베이션 패턴의 표면은 동일한 높이로 형성된 관통 전극을 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 절연패턴은 질화막을 포함하고, 상기 제2 절연패턴은 산화막을 포함하는 관통 전극을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 패시베이션 패턴은 상기 후면 범프의 하부에 위치한 부분에서는 제1 두께를 가지게 형성되고, 그 이외의 부분에서는 상기 제1 두께보다 낮은 제2 두께를 가지게 형성된 관통 전극을 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 전면 범프는 금속 필라 및 상기 금속 필라 상에 형성된 솔더 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 후면 범프는 시드 금속 패턴, 상기 시드 금속 패턴 상에 형성된 제1 금속층 및 상기 제1 금속층 상에 형성된 제2 금속층을 포함하는 관통 전극을 갖는 반도체 소자.
  9. 제1 면 및 제2 면을 포함하는 실리콘층;
    상기 실리콘층의 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극;
    상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면상에 형성된 전면 범프;
    상기 관통 전극의 돌출된 부분의 측벽면을 제1 두께로 둘러싸면서 상기 실리콘층의 제2 면을 제2 두께로 덮도록 형성된 패시베이션 패턴; 및
    상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  10. 제9항에 있어서,
    상기 관통 전극은 상기 실리콘층의 제1 면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2 면 방향으로 배치되어 상기 제2 면으로부터 돌출된 제2 단부 표면을 포함하는 관통 전극을 갖는 반도체 소자.
  11. 제9항에 있어서,
    상기 패시베이션 패턴은 질화물을 포함하는 단일층으로 형성된 관통 전극을 갖는 반도체 소자.
  12. 제9항에 있어서,
    상기 패시베이션 패턴의 제2 두께는 상기 제1 두께보다 얇은 두께로 형성된 관통 전극을 갖는 반도체 소자.
  13. 관통 전극과 전기적으로 연결된 전면 범프가 제1면상에 형성된 웨이퍼를 준비하는 단계;
    상기 관통 전극을 제외한 상기 웨이퍼의 제2면을 리세스시켜 상기 관통 전극이 상기 웨이퍼의 리세스된 제2 면으로부터 소정 높이만큼 돌출하게 노출시키는 단계;
    상기 관통 전극의 돌출된 부분의 측벽면을 둘러싸면서 서로 상이한 식각 선택비를 가지는 두 개 이상의 층으로 이루어진 절연패턴을 포함하는 패시베이션 패턴을 형성하는 단계; 및
    상기 관통 전극과 전기적으로 연결되면서 상기 패시베이션 패턴의 표면으로 연장하여 형성된 후면 범프를 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 웨이퍼의 제1면은 활성 영역이 존재하는 전면부이고, 상기 웨이퍼의 제2면은 상기 제1면과 반대되는 후면부인 관통 전극을 갖는 반도체 소자의 제조방법.
  15. 제13항에 있어서,
    상기 관통 전극은 상기 웨이퍼의 제1면 방향으로 배치된 제1 단부 표면 및 상기 웨이퍼의 제2면 방향으로 배치된 제2 단부 표면을 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 관통 전극을 노출시키는 단계는,
    상기 웨이퍼의 제2면을 표면으로부터 소정 두께만큼 제거하는 그라인딩 공정을 수행하는 단계; 및
    상기 웨이퍼의 제2면 상에 선택적 식각을 진행하여 상기 관통 전극이 상기 웨이퍼의 리세스된 제2 면으로부터 소정 높이만큼 돌출하게 리세스시키는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  17. 제13항에 있어서, 상기 패시베이션 패턴을 형성하는 단계는,
    상기 웨이퍼의 제2면을 리세스시키는 단계 이후에,
    상기 웨이퍼의 리세스된 제2면 및 상기 관통 전극의 노출면을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제2 절연층을 형성하여 상기 제1 절연층 및 제2 절연층을 포함하는 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층을 리세스시켜 상기 관통 전극의 제2 단부 표면을 노출시키는 패시베이션 패턴을 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 제1 절연층은 산화막을 포함하고, 상기 제2 절연층은 질화막을 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  19. 제17항에 있어서,
    상기 패시베이션층을 리세스시키는 단계는 화학적기계적연마(CMP) 방식의 평탄화 공정으로 수행하는 관통 전극을 갖는 반도체 소자의 제조방법.
  20. 제13항에 있어서, 상기 후면 범프를 형성하는 단계는,
    상기 패시베이션 패턴을 형성하는 단계 이후에,
    상기 패시베이션 패턴 상에 시드 금속층을 형성하는 단계;
    상기 후면 범프가 형성될 영역의 상기 시드 금속층을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 시드 금속층 상에 제1 금속층 및 제2 금속층을 형성하는 단계; 및
    상기 제1 금속층 및 제2 금속층을 식각마스크로 한 식각 공정으로 시드 금속층의 노출부분을 식각하여 시드 금속 패턴을 형성하여 상기 시드 금속 패턴, 제1 금속층 및 제2 금속층으로 이루어진 후면 범프를 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  21. 제20항에 있어서,
    상기 시드 금속 패턴을 형성하는 단계는 블랭킷 식각 공정으로 진행하는 관통 전극을 갖는 반도체 소자의 제조방법.
  22. 제20항에 있어서,
    상기 시드 금속 패턴을 형성하는 단계에서, 상기 패시베이션 패턴은 상기 후면 범프의 하부에 위치한 부분에서는 제1 두께를 가지게 형성되고, 그 이외의 부분에서는 상기 제1 두께보다 낮은 제2 두께를 가지게 형성하는 관통 전극을 갖는 반도체 소자의 제조방법.
  23. 패키지 기판;
    상기 패키지 기판 상에 실장되고, 실리콘층, 상기 실리콘층 내부를 관통하는 관통 전극, 상기 관통 전극의 일면에 연결된 전면 범프, 상기 관통 전극의 타면에 연결된 후면 범프 및 상기 관통 전극이 돌출되어 노출된 부분을 둘러싸는 패시베이션 패턴을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상부에 적어도 하나 이상 적층된 복수 개의 반도체 칩들을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 패시베이션 패턴은 서로 상이한 식각 선택비를 가지는 두 개 이상의 층으로 이루어진 절연패턴을 포함하는 반도체 패키지.
  25. 제24항에 있어서,
    상기 절연패턴은 질화막을 포함하는 제1 절연패턴 및 상기 제1 절연패턴 상에 형성된 산화막을 포함하는 제2 절연패턴을 포함하는 반도체 패키지.
  26. 제24항에 있어서,
    상기 패시베이션 패턴은 상기 후면 범프의 하부에 위치한 부분에서는 제1 두께를 가지게 형성되고, 그 이외의 부분에서는 상기 제1 두께보다 낮은 제2 두께를 가지게 형성된 반도체 패키지.
  27. 제24항에 있어서,
    상기 후면 범프는 상기 패시베이션 패턴의 표면으로 연장하여 형성된 반도체 패키지.
KR1020140036525A 2014-03-28 2014-03-28 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법 KR102206113B1 (ko)

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