CN112133633A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件以及形成方法，包括：提供衬底，所述衬底上形成有鳍部；所述鳍部包括切割区鳍部和非切割区鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；去除所述伪栅结构未覆盖的所述切割区鳍部；本发明的形成方法能够保证去除切割区鳍部的准确性，从而使得形成的半导体器件的质量得到提高；这是由于在衬底上形成伪栅结构之后，伪栅结构对覆盖的非切割区鳍部起到保护的作用，从而使得非切割区鳍部不会被除掉，保证不会出现非切割区鳍部被去除或者切割区鳍部没有完全被去除的现象，确保了形成鳍部图形的准确性，使得形成的半导体器件的性能和稳定性得到提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨鳍部的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
随着对高容量的半导体存储装置需求的日益增加，半导体器件的集成密度受到人们的关注，为了增加半导体器件的集成密度，自对准双图案技术(SADP)被广泛应用于鳍式场效应晶体管器件制造工艺来制备更小节点的半导体器件，已被证实可以提供更小的过程波动。
然而，随着半导体器件的尺寸缩小，器件密度的提高，所形成的鳍式场效应晶体管的性能不稳定。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的半导体器件具有稳定的性能。
为解决上述问题，本发明提供半导体器件的形成方法，包括：提供衬底，所述衬底上形成有鳍部；所述鳍部包括切割区鳍部和非切割区鳍部；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；去除所述伪栅结构未覆盖的所述切割区鳍部。
可选的，形成所述伪栅结构的步骤包括：在所述衬底上形成初始伪栅结构；在所述初始伪栅结构上形成分立排布的芯层；在所述芯层的侧壁上形成牺牲侧墙；以所述牺牲侧墙和所述芯层为掩膜，刻蚀所述牺牲侧墙两侧的所述初始伪栅结构，直至暴露出所述切割区鳍部和部分所述非切割区鳍部。
可选的，除所述伪栅结构未覆盖的所述切割区鳍部之后，还包括：去除所述芯层以及所述芯层覆盖的所述伪栅结构，直至暴露出所述非切割区鳍部，形成第一伪栅结构和第二伪栅结构；去除所述牺牲侧墙。
可选的，所述非切割区鳍部上的所述第一伪栅结构形成上拉晶体管。
可选的，去除所述伪栅结构未覆盖的所述切割区鳍部之前，还包括：在暴露出的部分所述非切割区鳍部上、所述芯层上以及所述牺牲侧墙上形成光刻胶层，所述光刻胶层的开口暴露出所述切割区鳍部。
可选的，去除所述伪栅结构未覆盖的所述切割区鳍部之后，采用灰化或者刻蚀工艺去除所述光刻胶层。
可选的，所述芯层的材料包括无定形硅、无定形碳、氮化硅、氧化硅中的一种或多种。
可选的，在所述初始伪栅结构上形成分立排布的芯层之前，还包括形成硬掩膜层，所述硬掩膜层位于所述初始伪栅结构的表面上。
可选的，去除所述芯层以及所述芯层覆盖的所述伪栅结构，直至暴露出所述非切割区鳍部，形成第一伪栅结构和第二伪栅结构之前，还包括：在暴露出的部分所述非切割区鳍部上以及衬底上形成底部抗反射层。
可选的，采用化学气相沉积法或者原子层沉积法或物理气相沉积法形成所述芯层的材料。
可选的，所述牺牲侧墙的材料包括氮化硅、碳化硅、氧化硅、碳氮化硅中的一种或多种。
可选的，采用湿法刻蚀法或者干法刻蚀法去除所述伪栅结构未覆盖的所述切割区鳍部。
可选的，采用湿法刻蚀法刻蚀所述牺牲侧墙两侧的所述初始伪栅结构。
与现有技术相比，本发明的技术方案具有以下优点：
在衬底上形成鳍部，鳍部包括切割区鳍部和非切割区鳍部，在衬底上形成横跨鳍部的伪栅结构，再将去除所述伪栅结构未覆盖的所述切割区鳍部，这样能够保证去除切割区鳍部的准确性，从而使得形成的半导体器件的质量得到提高；这是由于在衬底上形成伪栅结构之后，伪栅结构对覆盖的非切割区鳍部起到保护的作用，去除切割区鳍部时，保证不会产生非切割区鳍部被去除或者为被覆盖的切割区鳍部没有完全被去除的问题，确保了形成鳍部图形的准确性，从而使得形成的半导体器件的性能和稳定性得到提高。
附图说明
图1至图4是一实施例中半导体器件形成过程的结构示意图；
图5至图20是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
在半导体器件的形成过程中，特别是形成上拉晶体管时需要将鳍部上多余的部分给去除掉，从而形成符合需要的电路结构，但是目前去除多余的鳍部时，容易造成形成鳍部图形的不准确，从而使得后续形成的半导体器件中具有奇怪形貌的外延层或者形成寄生的晶体管，导致形成的半导体器件具有较差的性能稳定性，限制了半导体器件的使用。
具体半导体器件的形成方法如下：
参考图1，提供衬底1，在所述衬底1上形成有鳍部2。
参考图2，在所述鳍部2的部分区域上形成光刻胶层3。
参考图3，去除光刻胶层3以及光刻胶层3覆盖的部分鳍部2。
参考图4，在所述衬底1上形成横跨鳍部2的伪栅结构4，伪栅结构4包括第一伪栅结构41和第二伪栅结构42，鳍部2上的第一伪栅结构41形成上拉晶体管。
图4包括图4(a)和图4(b)。
发明人发现，这种方法切除鳍部后，形成的半导体器件的性能稳定性差，容易出现失效等现象，限制了半导体器件的使用。这是由于这种方法不能准确的切除鳍部，参考图4(a)此时鳍部被去除的太多，没有形成上拉晶体管的第二伪栅结构没有横跨鳍部，这样后续进行外延生长时，就容易导致形成的外延生长层的形貌怪异，使得形成的半导体器件具有较差的性能；或者参考图4(b)此时鳍部被去除的太少，没有形成上拉晶体管的第二伪栅结构处形成寄生晶体管，同样导致最终形成的半导体器件具有较差的性能。
发明人研究发现，通过在衬底上先形成伪栅结构，再将伪栅结构没有覆盖的切割区鳍部去除掉，这就能够保证鳍部图形切除的准确性，提高后续外延生长形貌的质量，并且不会产生寄生晶体管，从而可以提高形成的半导体器件使用性能的稳定性和可靠性，解决鳍部图形切割不准确的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图5至图20是本发明一实施例中半导体器件形成过程的结构示意图。
首先参考图5至图6，提供衬底100，所述衬底上形成有鳍部200，所述鳍部200包括切割区鳍部210和非切割区鳍部220。
图6是图5在剖线A-A的剖视图。
本实施例中，所述切割区鳍部210是指形成上拉晶体管时不需要的鳍部部分，所述非切割区鳍部220是指形成上拉晶体管时需要的鳍部部分。
本实施例中，所述衬底100的材料为单晶硅；其他实施例中，所述衬底100可以是单晶硅，多晶硅或非晶硅；所述衬底100也可以是硅、锗、锗硅、砷化镓等半导体材料。
本实施例中，形成所述鳍部200的方法是在衬底100上形成硬掩膜层(图中未示出)，所述硬掩膜层对应需要形成所述鳍部200的位置，以所述硬掩膜层为掩膜刻蚀部分厚度的所述衬底100，在所述衬底100上形成若干分立排布的所述鳍部200。
其他实施例中，还可采用在所述衬底100上形成所述鳍部200的膜层，刻蚀形成的所述鳍部200的膜层，从而形成所述鳍部200。
本实施例中，刻蚀所述衬底100的工艺参数包括：采用的刻蚀气体包括HBr和Ar，其中HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
参考图7至图8，在所述衬底100上形成初始伪栅结构300，所述初始伪栅结构300横跨所述鳍部200。
图8是图7在剖线A-A的剖视图。
本实施例中，在形成所述初始伪栅结构300之前，在所述鳍部200上形成一层栅氧化层，目的是便于在所述鳍部200上更好的形成所述初始伪栅结构300。
本实施例中，所述初始伪栅结构300包括栅介质层(图中未示出)和伪栅极层，所述伪栅极层的材料为多晶硅。
本实施例中，形成所述初始伪栅结构300的工艺为传统的工艺技术，这里不再累赘说明。
参考图9至图10，在所述初始伪栅结构300上形成所述硬掩膜层400。
图10是图9在剖线A-A的剖视图。
本实施例中，在所述初始伪栅结构300上形成所述硬掩膜层400；其他实施例中，还可不在所述初始伪栅结构300上形成所述硬掩膜层400。
本实施例中，所述硬掩膜层400的材料为氮化硅；其他实施例中，所述硬掩膜层400的材料还可为氧化硅、碳化硅等。
本实施例中，所述硬掩膜层400起到保护所述初始伪栅结构300顶部的作用，保证所述初始伪栅结构300的顶部在后续的过程中不受到损伤。
参考图11，在所述硬掩膜层400上形成分立排布的所述芯层500。
本实施例中，所述芯层500的材料采用无定形碳；其他实施例中，所述芯层500的材料还可为无定形硅、多晶硅、氮化硅、氧化硅中的一种或多种。
本实施例中，采用化学气相沉积的方式形成所述芯层500的材料，接着刻蚀形成的所述芯层500的材料，形成分立排布的所述芯层500；其他实施例中，还可采用旋涂方式、物理气相沉积、原子层气相沉积的方式形成所述芯层500。
参考图12，在所述芯层500的侧壁上形成所述牺牲侧墙510。
本实施例中，所述牺牲侧墙510采用单层结构；其他实施例中，所述侧墙208还可以采用叠层结构。
本实施例中，所述牺牲侧墙510的材料为氮化硅；其他实施例中，所述牺牲侧墙510的材料还可为氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅中的一种或者多种。
本实施例中，采用原子层沉积技术形成所述牺牲侧墙510的材料，使用刻蚀的工艺刻蚀所述牺牲侧墙510的材料，在所述芯层500的侧壁形成所述牺牲侧墙510。
参考图13，以所述牺牲侧墙510和所述芯层500为掩膜，刻蚀所述牺牲侧墙510两侧的所述初始伪栅结构300，直至暴露出所述切割区鳍部210和部分所述非切割区鳍部220，形成所述伪栅结构300’。
本实施例中，采用干法刻蚀去除所述牺牲侧墙510两侧的所述初始伪栅结构300的目的是保证所述剩余的所述伪栅结构的质量；同时，需要刻蚀选择比较高刻蚀溶液，从而保证对所述初始伪栅结构底部的栅氧化层造成较小的损伤。
本实施例中，采用HBr气体作为刻蚀气体；其他实施例中，还可采用SF6气体作为刻蚀气体。
其他实施例中，还可采用湿法刻蚀所述牺牲侧墙510两侧的所述初始伪栅结构300，所述湿法刻蚀工艺中采用四甲基氢氧化铵(TMAH)为刻蚀溶液。
参考图14，在暴露出的部分所述非切割区鳍部220上、所述芯层500上以及所述牺牲侧墙510上形成光刻胶层600，所述光刻胶层600的开口暴露出所述切割区鳍部210。
本实施例中，所述光刻胶层600的材料采用氟化氪(KrF)；其他实施例中，还可以采用氟化氩(ArF)。
参考图15至图16，去除所述伪栅结构300’未覆盖的所述切割区鳍部210，直至暴露出所述衬底100，去除所述光刻胶层600。
图15是图16在剖线A-A的剖视图。
本实施例中，先形成所述伪栅结构300’后，再将所述伪栅结构300’未覆盖的所述切割区鳍部210去除，这样就能保证去除所述切割区鳍部210的准确性。这是由于所述非切割区鳍部220是被所述伪栅结构300’以及所述光刻胶层600给覆盖住的，所以在去除所述伪栅结构300’未覆盖的所述切割区鳍部210的时候，被覆盖住的所述非切割区鳍部220是不会受到损伤，从而保证了去除所述切割区鳍部210的准确性，使得形成的半导体器件的性能得到提高。
本实施例中，采用干法刻蚀去除所述切割区鳍部210，直至暴露出所述衬底100；其他实施例中，还可采用湿法刻蚀工艺去除所述切割区鳍部210。
本实施例中，去除所述切割区鳍部210的工艺参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
本实施例中，采用灰化的工艺去除所述光刻胶层600；其他实施例中，还可采用刻蚀工艺去除所述光刻胶层600。
参考图17，在暴露出的部分所述非切割区鳍部220上以及衬底100上形成底部抗反射层700。
本实施例中，形成所述底部抗反射层700后采用化学机械研磨(CMP)使得所述底部抗反射层700的顶部与所述芯层500以及所述牺牲侧墙510的顶部齐平。
其他实施例中，还可采用刻蚀的方式使得所述底部抗反射层700的顶部与所述芯层500以及所述牺牲侧墙510的顶部齐平。
参考图18，去除所述芯层500以及所述芯层500覆盖的所述硬掩膜层400、所述伪栅结构300’，直至暴露出所述非切割区鳍部220，形成第一伪栅结构310和第二伪栅结构320。
本实施例中，所述非切割区鳍部220上的所述第一伪栅结构310形成上拉晶体管。
本实施例中，采用湿法刻蚀工艺形成所述第一伪栅结构310和所述第二伪栅结构320，所述湿法刻蚀工艺中采用四甲基氢氧化铵(TMAH)为刻蚀溶液。
参考图19至图20，去除所述牺牲侧墙510以及所述底部抗反射层700。
图19是图20在剖线A-A的剖视图，图20中400(310)表示400覆盖在310上，同理400(320)表示400覆盖在320上。
本实施例中，用干法刻蚀去除所述牺牲侧墙510以及所述底部抗反射层700。所述干法刻蚀参数包括：采用的气体包括CF4气体、CH2F2气体和O2，CF4气体的流量为30sccm～200sccm，CH2F2气体的流量为8sccm～50sccm，O2的流量为2sccm～30sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1000W，偏置电压为30V～500V，时间为4秒～500秒。
利用上述方法形成的一种半导体器件，参考图19，包括：衬底100；非切割区鳍部220，位于所述衬底100上；第一伪栅结构310，位于所述衬底100上且横跨所述非切割区鳍部220；第二伪栅结构320，位于所述衬底100上且横跨所述非切割区鳍部220；硬掩膜层400，分别位于所述第一伪栅结构310和所述第二伪栅结构320上；所述非切割区鳍部220上的所述第一伪栅结构310形成上拉晶体管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有鳍部；
所述鳍部包括切割区鳍部和非切割区鳍部；
在所述衬底上形成伪栅结构，所述伪栅结构横跨所述鳍部；
去除所述伪栅结构未覆盖的所述切割区鳍部。
2.如权利要求1所述半导体器件的形成方法，其特征在于，形成所述伪栅结构的步骤包括：
在所述衬底上形成初始伪栅结构，所述初始伪栅结构横跨所述鳍部；
在所述初始伪栅结构上形成分立排布的芯层；
在所述芯层的侧壁上形成牺牲侧墙；
以所述牺牲侧墙和所述芯层为掩膜，刻蚀所述牺牲侧墙两侧的所述初始伪栅结构，直至暴露出所述切割区鳍部和部分所述非切割区鳍部。
3.如权利要求2所述半导体器件的形成方法，其特征在于，去除所述伪栅结构未覆盖的所述切割区鳍部之后，还包括：
去除所述芯层以及所述芯层覆盖的所述伪栅结构，直至暴露出所述非切割区鳍部，形成第一伪栅结构和第二伪栅结构；
去除所述牺牲侧墙。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述非切割区鳍部上的所述第一伪栅结构形成上拉晶体管。
5.如权利要求2所述半导体器件的形成方法，其特征在于，去除所述伪栅结构未覆盖的所述切割区鳍部之前，还包括：在暴露出的部分所述非切割区鳍部上、所述芯层上以及所述牺牲侧墙上形成光刻胶层，所述光刻胶层的开口暴露出所述切割区鳍部。
6.如权利要求5所述半导体器件的形成方法，其特征在于，去除所述伪栅结构未覆盖的所述切割区鳍部之后，采用灰化或者刻蚀工艺去除所述光刻胶层。
7.如权利要求3所述半导体器件的形成方法，其特征在于，所述芯层的材料包括无定形硅、无定形碳、氮化硅、氧化硅中的一种或多种。
8.如权利要求2所述半导体器件的形成方法，其特征在于，在所述初始伪栅结构上形成分立排布的芯层之前，还包括形成硬掩膜层，所述硬掩膜层位于所述初始伪栅结构的表面上。
9.如权利要求3所述半导体器件的形成方法，其特征在于，去除所述芯层以及所述芯层覆盖的所述伪栅结构，直至暴露出所述非切割区鳍部，形成第一伪栅结构和第二伪栅结构之前，还包括：在暴露出的部分所述非切割区鳍部上以及衬底上形成底部抗反射层。
10.如权利要求2所述半导体器件的形成方法，其特征在于，采用化学气相沉积法或者原子层沉积法或物理气相沉积法形成所述芯层的材料。
11.如权利要求2所述半导体器件的形成方法，其特征在于，所述牺牲侧墙的材料包括氮化硅、碳化硅、氧化硅、碳氮化硅中的一种或多种。
12.如权利要求1所述半导体器件的形成方法，其特征在于，采用湿法刻蚀法或者干法刻蚀法去除所述伪栅结构未覆盖的所述切割区鳍部。
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160118482A1 (en) * | 2014-10-24 | 2016-04-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for forming semiconductor nanowire transistors |
| US20160247728A1 (en) * | 2015-02-23 | 2016-08-25 | Junggun YOU | Method of fabricating semiconductor device |
| US9741823B1 (en) * | 2016-10-28 | 2017-08-22 | Internation Business Machines Corporation | Fin cut during replacement gate formation |
| US20170271477A1 (en) * | 2016-03-15 | 2017-09-21 | Samsung Electronics Co., Ltd. | Nanosheet and nanowire devices having doped internal spacers and methods of manufacturing the same |
| US20180096999A1 (en) * | 2016-09-30 | 2018-04-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structures and fabrication methods thereof |
| US20180108655A1 (en) * | 2016-10-17 | 2018-04-19 | International Business Machines Corporation | Preserving channel strain in fin cuts |
| US10074571B1 (en) * | 2017-03-07 | 2018-09-11 | Globalfoundries Inc. | Device with decreased pitch contact to active regions |
| CN108807531A (zh) * | 2017-04-26 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109148296A (zh) * | 2017-06-15 | 2019-01-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
2019
- 2019-06-25 CN CN201910555984.2A patent/CN112133633A/zh active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160118482A1 (en) * | 2014-10-24 | 2016-04-28 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for forming semiconductor nanowire transistors |
| US20160247728A1 (en) * | 2015-02-23 | 2016-08-25 | Junggun YOU | Method of fabricating semiconductor device |
| US20170271477A1 (en) * | 2016-03-15 | 2017-09-21 | Samsung Electronics Co., Ltd. | Nanosheet and nanowire devices having doped internal spacers and methods of manufacturing the same |
| US20180096999A1 (en) * | 2016-09-30 | 2018-04-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structures and fabrication methods thereof |
| US20180108655A1 (en) * | 2016-10-17 | 2018-04-19 | International Business Machines Corporation | Preserving channel strain in fin cuts |
| US9741823B1 (en) * | 2016-10-28 | 2017-08-22 | Internation Business Machines Corporation | Fin cut during replacement gate formation |
| US10074571B1 (en) * | 2017-03-07 | 2018-09-11 | Globalfoundries Inc. | Device with decreased pitch contact to active regions |
| CN108807531A (zh) * | 2017-04-26 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109148296A (zh) * | 2017-06-15 | 2019-01-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN109585379A (zh) * | 2017-09-29 | 2019-04-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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