KR20180080527A - 다수의 채널 영역을 가지는 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 서로 평행하게 연장되는 돌출부들, 각각의 상기 돌출부들 상에 서로 분리되어 배치된 복수의 나노 와이어들, 상기 복수의 나노 와이어들을 둘러싸며 상기 기판 상에 배치되는 게이트 전극, 상기 게이트 전극의 양측에 배치되며 상기 복수의 나노 와이어들에 접촉되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들과 상기 돌출부들 사이에 배치된 제1 보이드들(voids)을 포함할 수 있다.

Description

다수의 채널 영역을 가지는 반도체 장치 {SEMICONDUCTOR DEVICES HAVING CHANNEL REGIONS}
본 발명은 다수의 채널 영역을 가지는 반도체 장치 에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 소자의 스케일 다운에 유리하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 펀치 스루(punch-through) 특성이 개선된 반도체 장치를 제공하는 데 있다.
본 발명의 기술적 사상이 이루고하 하는 기술적 과제 중 하나는, 펀치 스루(punch-through) 특성이 개선된 반도체 장치의 제조 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 서로 평행하게 연장되는 돌출부들, 각각의 상기 돌출부들 상에 서로 분리되어 배치된 복수의 나노 와이어들, 상기 복수의 나노 와이어들을 둘러싸며 상기 기판 상에 배치되는 게이트 전극들, 상기 게이트 전극들의 양측에 배치되며 상기 복수의 나노 와이어들에 접촉되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들과 상기 돌출부들 사이에 배치된 제1 보이드(void)들을 포함하는 반도체 장치.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 서로 평행하게 연장되는 돌출부들, 상기 돌출부들의 측면 일부를 덮으며 상기 기판 상에 배치되는 분리 절연층, 상기 분리 절연층 상에 배치되고, 상기 돌출부들의 측면에 접하는 핀 스페이서들, 상기 기판 상에 서로 분리되어 배치되며 제1 방향을 따라 연장되는 제1 채널 영역들 및 상기 제1 방향을 따라 연장되며 상기 제1 채널 영역보다 위에 배치되는 제2 채널 영역들, 및 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 채널 영역들 및 상기 제2 채널 영역들을 둘러싸는 게이트 전극들, 상기 제1 채널 영역들과 상기 돌출부들 사이의 상기 게이트 전극들의 양측에 배치된 내부 스페이서들, 상기 게이트 전극들의 양측에 배치되고 상기 제1 채널 영역들 및 상기 제2 채널 영역들에 연결되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들 아래에 배치되는 보이드들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 소스/드레인 영역들, 상기 소스/드레인 영역들 사이에서 제1 방향으로 연장되는 채널 영역을 제공하며, 서로 분리되는 복수의 나노 와이어, 상기 복수의 나노 와이어를 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 복수의 나노 와이어와 상기 게이트 전극 사이에 마련되는 게이트 절연층, 및 상기 소스/드레인 영역들과 상기 기판 사이에 배치된 보이드들을 포함하고, 상기 보이드들의 상면은 상기 복수의 나노 와이어 중 상기 기판에 가장 인접한 나노 와이어의 하면보다 낮을 수 있다.
본 발명의 기술적 사상에 따르면, 소스/드레인 영역들 아래에 보이드를 배치시킴으로써, 반도체 장치의 펀치 스루 특성을 개선할 수 있다.
본 발명의 기술적 사상에 따르면, 반도체 장치를 제조하는 공정을 단순화하고 공정 비용을 절감할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다.
도 3은 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 4 내지 도 15은 도 2 및 도 3에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 단면도들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 18 및 도 19는 도 16 및 도 17에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 단면도들이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 22 및 도 23는 도 20 및 도 21에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판 상의 복수의 돌출부(104) 및 복수의 돌출부(104)와 교차하도록 형성되는 복수의 게이트 전극(130)을 포함할 수 있다. 복수의 돌출부(104)는 예를 들어, X축 방향으로 연장될 수 있다. 복수의 게이트 전극(130)은 예를 들어, Y축 방향으로 연장될 수 있다. 복수의 게이트 전극(130)의 양측의 복수의 돌출부(104) 상에는 소스/드레인 영역(105)이 배치될 수 있다. 소스/드레인 영역들(105)에 연결되도록 게이트 전극(130)을 관통하는 복수의 채널 영역들이 형성될 수 있다. 즉, 게이트 전극(130)은 상기 복수의 채널 영역들을 둘러싸면서 복수의 돌출부(104)와 교차하도록 형성될 수 있다. 상기 복수의 채널 영역은 소스/드레인 영역(105) 사이에 배치되는 나노 와이어들에 의해 제공될 수 있다.
게이트 전극(130)은 도전성을 갖는 물질, 예를 들어 금속, 금속 실리사이드, 또는 폴리 실리콘 등의 물질로 형성될 수 있다. 게이트 전극(130)의 측면에는 게이트 절연층(110) 및 제1 스페이서(140)가 배치될 수 있다. 게이트 절연층(110)은 게이트 전극(130)과 마찬가지로, 상기 채널 영역들을 둘러싸면서 복수의 돌출부(104)와 교차하도록 형성될 수 있다.
도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다. 도 3은 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는, 기판(101), 분리 절연층(103), 소스/드레인 영역(105), 제1 보이드(108), 제2 보이드(109), 나노 와이어(120), 게이트 절연층(110), 게이트 전극(130), 제1 스페이서(140), 제2 스페이서(141), 제3 스페이서(142), 보호층(150)을 포함할 수 있다.
기판(101) 상에는 제1 방향(예를 들어, X축 방향)으로 서로 평행하게 연장되는 돌출부들(104)이 형성될 수 있고, 분리 절연층(103)은 기판(101) 상의 돌출부들(104)의 측면 일부를 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 기판(101) 상의 돌출부들(104)의 상면보다 낮을 수 있다. 돌출부들(104)은 기판(101)의 일부일 수 있다.
돌출부들(104) 상에 기판(101)의 상면에 수직하는 방향으로 소스/드레인 영역들(105)이 배치될 수 있다. 소스/드레인 영역들(105) 사이에는 제1 방향(예를 들어, X축 방향)으로 연장되며 서로 분리되는 복수의 나노 와이어들(120)이 배치될 수 있다. 복수의 나노 와이어들(120)은 기판(101) 상에서, 보다 구체적으로 각각의 돌출부들(104) 상에서 소정의 간격으로 서로 분리될 수 있다. 게이트 전극들(130)은 복수의 나노 와이어들(120)을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다.
각각의 소스/드레인 영역들(105)과 기판(101) 사이에 제1 보이드들(voids)(108)이 배치될 수 있다. 보다 구체적으로 기판(101) 상의 돌출부(104)와 소스/드레인 영역들(105) 사이에 제1 보이드들(108)이 배치될 수 있다. 각각의 제1 보이드(108)의 상면은 소스/드레인 영역(105)에 의해 정의되고, 각각의 제1 보이드(108)의 하면은 기판(101)에 의해, 보다 구체적으로 돌출부(104)에 의해 정의될 수 있다. 제1 보이드들(108) 내에는 에어(air)가 채워질 수 있고, 이 경우, 제1 보이드들(108)은 에어 갭 또는 에어 스페이서로 지칭될 수 있다. 제1 보이드들(108)은 에어(air)가 아닌 다른 가스를 포함할 수 있다.
복수의 나노 와이어들(120) 사이에 배치된 게이트 전극(130)의 양측 그리고, 최하부의 나노 와이어(120)와 기판(101) 사이에 배치된 게이트 전극(130)의 양측에는 제3 스페이서들(142)이 배치될 수 있다. 제3 스페이서(142)의 일측면은 게이트 전극(130)을 향하여 볼록한 형상을 가질 수 있다. 제3 스페이서(142)는 내부 스페이서로 지칭될 수 있다.
최하부의 나노 와이어(120)와 기판(101) 사이에 배치된 게이트 전극(130)의 양 측에 배치된 제3 스페이서들(142), 즉 기판(101)에 인접한 최하부의 제3 스페이서들(142)은 제1 보이드들(108)의 측면을 정의할 수 있다.
돌출부들(104)이 연장되는 방향을 따라 취해진 단면에서, 각각의 제1 보이드들(108)은 소스/드레인 영역(105), 기판(101) 상의 돌출부(104) 및 복수의 내부 스페이서들(142) 중 최하부의 내부 스페이서(142)에 의해 밀폐될 수 있다.
반도체 장치(100)는 분리 절연층(103) 상에 배치되고, 돌출부(104)의 양측에 배치되는 제2 스페이서들(141)을 포함할 수 있다. 제2 스페이서(141)는 핀 스페이서로 지칭될 수 있다.
게이트 전극(130)이 연장되는 방향을 따라 취해진 단면에서, 제1 보이드들(108)은 소스/드레인 영역(105), 제2 스페이서들(141) 및 돌출부(104)에 의해 밀폐될 수 있다.
소스/드레인 영역들(105)의 하면 중 적어도 일부는 복수의 나노 와이어(120) 중 최하부에 위치한 나노 와이어(120)의 하면보다 낮게 위치할 수 있다. 그리고, 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 와이어(120)보다 높게 형성될 수 있다. 이와 달리 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 와이어(120)의 상면과 동일한 높이로 형성될 수도 있다.
인접한 기판(101)의 돌출부들(104) 상에 형성된 소스/드레인 영역들(105)이 서로 합쳐질 수 있다. 소스/드레인 영역들(105)은 폭이 다른 부분을 포함할 수 있다. 소스/드레인 영역들(105)은 제2 스페이서들(141)의 사이에 배치되는 제1 부분들과 상기 제1 부분들보다 넓은 폭을 가지며 상기 제1 부분들 상에 배치되는 제2 부분들을 포함할 수 있다. 상기 제1 부분들의 하면은 복수의 나노 와이어(120) 중 최하부에 위치한 나노 와이어(120)의 하면보다 낮게 위치할 수 있다. 인접한 소스/드레인 영역들(105)의 상기 제2 부분들은 제2 스페이서들(141)의 외측으로 돌출될 수 있고, 분리 절연층(103) 상에서 서로 연결될 수 있다.
제2 스페이서들(141)의 상단은 복수의 나노 와이어(120) 중 최하부의 나노 와이어(120)의 상면보다 높고, 상기 최하부의 나노 와이어(120)에 인접한 나노 와이어(120)의 하면보다 낮을 수 있다. 이에 대해서는, 도 9를 참조하면 더 명확히 이해할 수 있다. 제2 스페이서들(141)의 상단은 돌출부들(104)의 상면보다 높을 수 있다.
반도체 장치(100)는, 분리 절연층(103)과 소스/드레인 영역들(105) 사이에 제2 보이드들(109)을 더 포함할 수 있다. 게이트 전극들(130)이 연장되는 방향을 따라 취해진 단면에서, 제2 보이드들(109)은 소스/드레인 영역(105), 제2 스페이서들(141) 및 분리 절연층(103)에 의해 밀폐될 수 있다.
이웃하는 돌출부들(104) 사이의 간격이 좁은 경우, 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서들(141)이 서로 합쳐질 수 있다. 돌출부들(104) 외측의 분리 절연층(103) 상에 위치하는 제2 스페이서(141)보다 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서(141)가 두꺼울 수 있다. 이웃하는 돌출부들(104) 사이의 분리 절연층(103)이 제2 스페이서(141)에 의해 완전히 덮힐 수 있다. 이 경우, 제2 보이드(109)가 작아지거나 형성되지 않을 수 있다.
게이트 전극(130)은 소스/드레인 영역들(105) 사이에 배치되고, 기판(101) 상에서 일 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 게이트 전극(130)은 상기 일 방향으로 연장되어 분리 절연층(103) 상에도 형성될 수 있다. 복수의 나노 와이어들(120)은 소스/드레인 영역(105)에 연결되는 채널 영역들을 제공할 수 있다. 게이트 전극(130)에 반도체 장치(100)의 문턱 전압 이상의 전압이 인가되면, 복수의 나노 와이어(120)의 적어도 일부에 공핍 영역(depletion region)이 형성되어 소스/드레인 영역(105) 사이에서 전류가 흐를 수 있다. 복수의 나노 와이어(120)의 개수와 배치는, 도 2에 도시한 바에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
게이트 전극(130)의 양 측면에는 게이트 전극(130)과 동일한 방향으로 연장되는 제1 스페이서들(140)이 배치될 수 있다. 제1 스페이서(140)는 게이트 스페이서로 지칭될 수 있다.
복수의 나노 와이어(120)는 게이트 절연층(110) 및 게이트 전극(130)에 둘러싸일 수 있다. 나노 와이어(120)는 일 방향의 폭과 타 방향의 폭이 다른 시트(sheet) 형상을 가질 수 있다. 이와 달리, 나노 와이어(120)는 원기둥 형상, 타원기둥 형상 또는 다각 기둥 형상을 가질 수 있다. 게이트 절연층(110)은 게이트 전극(130)과 복수의 나노 와이어(120) 사이 및 게이트 전극(130)과 제1 스페이서(140) 사이에 배치될 수 있다. 또한, 게이트 전극(130)과 분리 절연층(103) 사이에도 게이트 절연층(110)이 배치될 수 있다. 게이트 절연층(110)은 복수의 층을 포함할 수 있으며, 일 실시예로, 게이트 절연층(110)은 제1 절연층 및 제2 절연층을 포함할 수 있다. 상기 제1 및 제2 절연층은 서로 다른 유전율을 가질 수 있으며, 상기 제2 절연층의 유전율이 상기 제1 절연층의 유전율보다 더 클 수 있다. 이 경우, 상기 제2 절연층이 상기 제1 절연층보다 게이트 전극(130)에 더 가깝게 배치될 수 있다. 즉, 상기 제1 절연층이 상기 제2 절연층보다 상기 채널 영역에 더 가깝게 배치될 수 있다. 한편, 상대적으로 더 높은 유전율을 갖는 상기 제2 절연층은 상기 제1 절연층보다 큰 두께를 가질 수 있다.
상대적으로 높은 유전율을 갖는 상기 제2 절연층은 고유전율 물질을 포함할 수 있다. 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 및 이들의 조합 중 어느 하나일 수 있다.
게이트 전극(130)은 일함수 금속층 및 게이트 금속층을 포함할 수 있다. 상기 일함수 금속층과 게이트 절연층(110) 사이에는 배리어 금속층이 더 마련될 수 있다. 반도체 장치(100)의 문턱 전압은 상기 일함수 금속층에 포함된 물질에 의해 결정될 수 있다. 또한, 반도체 장치(100)의 문턱 전압은 게이트 절연층(110)에 포함된 물질에 의해 결정될 수 있다. 상기 배리어 금속층은 TiN, TaN, TaSiN, TiSiN 등의 금속 질화물을 포함할 수 있다. 상기 일함수 금속층은 서로 적층된 제1 금속층 및 제2 금속층을 포함할 수 있으며, 상기 제1 금속층과 상기 제2 금속층은 서로 다른 물질을 포함할 수 있다. 일함수 금속층(132)에 포함되는 물질은, 반도체 장치(100)가 N형 트랜지스터인지 또는 P형 트랜지스터인지에 따라 달라질 수 있다. 반도체 장치(100)가 N형 트랜지스터치인 경우, 상기 일함수 금속층은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 및 이러한 금속을 포함하는 금속 카바이드를 포함할 수 있다. 반도체 장치(100)가 P형 트랜지스터인 경우, 상기 일함수 금속층은 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 이들의 산화물을 포함할 수 있다. 다만, 상기 일함수 금속층을 형성하는 물질은 상기 물질 이외에도 다양하게 변형될 수 있다. 상기 게이트 금속층은 텅스텐 등의 금속 물질로 형성될 수 있다.
게이트 전극(130) 상에는 게이트 전극(130)을 보호하는 보호층(150)이 배치될 수 있다. 한편, 분리 절연층(103) 상에는 층간 절연층(170)이 배치되어 게이트 전극들(130) 사이를 채우고, 소스/드레인 영역(105) 등을 둘러쌀 수 있다.
도 4 내지 도 15는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면들이다.
도 4, 도 6, 도 8, 도 10, 도 11, 도 12 및 도 14는 도 1의 I-I' 방향의 단면을 나타내는 도면들이고, 도 5, 도 7, 도 9, 도 13, 도 15는 도 1의 Ⅱ-Ⅱ' 방향의 단면을 나타내는 도면들일 수 있다.
도 4 및 도 5를 참조하면, 기판(101) 상에 복수의 반도체층(120a)과 복수의 희생층(160a)이 교대로 적층될 수 있다.
기판(101) 상에 희생층(160a)이 먼저 형성되고, 희생층(160a) 상에 반도체층(120a)이 형성될 수 있다. 다시 반도체층(120a) 상에 희생층(160a)이 형성될 수 있다. 이러한 공정을 수회 반복하여 반도체층(120a)이 최상부에 배치될 수 있다. 도 4 및 도 5에는 3개의 희생층(160a)과 3개의 반도체층(120a)이 도시되어 있지만, 희생층(160a)의 개수와 반도체층(120a)의 적층 개수는 다양하게 변형될 수 있다. 기판(101)은 복수의 반도체층(120a)은 반도체 물질을 포함할 수 있으며, 복수의 희생층(160a)은 복수의 반도체층(120a)과 식각 선택성을 갖는 물질로 이루어질 수 있다. 일 실시예로, 복수의 반도체층(120a)은 실리콘(Si)을 포함할 수 있으며, 복수의 희생층(160a)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 복수의 반도체층(120a)과 복수의 희생층(160a) 각각의 두께는 실시예에 따라 다양하게 변형될 수 있다. 복수의 반도체층(120a) 각각의 두께는 수 내지 수십 nm 일 수 있다. 한편, 복수의 희생층(160a) 각각의 두께는 복수의 반도체층(120a) 각각의 두께보다 클 수 있다. 복수의 희생층(160a)은 추후 공정에서 제거될 수 있으며, 복수의 희생층(160a)이 제거된 공간에는 게이트 절연층(110) 및 게이트 전극(130)이 배치될 수 있다.
이웃하는 반도체층(120a)의 사이에 배치된 희생층(160a)은 조성이 다른 영역들을 포함할 수 있다. 즉, 희생층(160a)은 반도체층(120a)에 접하는 상부 영역 및 하부 영역과 조성이 다른 중간 영역을 포함할 수 있다. 복수의 반도체층(120a)이 실리콘(Si)으로 이루어지고, 복수의 희생층(160a)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 후속 공정에서 희생층(160a)을 측면 식각할 때, 반도체층(120a)에 접하는 영역에서 희생층(160a)의 식각률이 낮기 때문에, 이를 보완하기 위해, 상기 상부 영역 및 상기 하부 영역은 높은 게르마늄의 조성을 가질 수 있다.
다음으로, 복수의 반도체층(120a)과 복수의 희생층(160a)의 일부 영역을 제거하여 핀 구조체(FS)를 형성할 수 있다.
복수의 반도체층(120a) 및 복수의 희생층(160a)이 적층된 기판(101) 상에 마스크 패턴을 형성하고, 이방성 식각 공정을 수행함으로써, 핀 구조체(FS)가 형성될 수 있다. 핀 구조체(FS)는 서로 교대로 적층되는 복수의 반도체층(120a)과 복수의 희생층(160a)을 포함할 수 있다. 핀 구조체(FS)를 형성하는 공정에서, 기판(101)의 일부가 제거되어, 기판(101)에 돌출부(104)가 형성될 수 있다. 기판(101)의 상기 돌출부(104)는 복수의 반도체층(120a) 및 복수의 희생층(160a)과 함께 핀 구조체(FS)를 구성할 수 있다. 기판(101)의 일부가 제거된 영역에는 분리 절연층(103)이 형성될 수 있다. 분리 절연층(103)은 기판(101)의 상기 돌출부(104)의 측면을 일부 덮을 수 있다. 분리 절연층(103)의 상면은 기판(101)의 상면보다 낮게 형성될 수 있다. 보다 상세히, 분리 절연층(103)의 상면은 기판(101) 상의 돌출부(104)의 상면보다 낮게 형성될 수 있다. 즉, 기판(101) 상의 돌출부(104)는 분리 절연층(103) 위로 돌출될 수 있다.
핀 구조체(FS)는 기판(101) 상에서 특정 방향, 예를 들어 X축 방향으로 연장될 수 있다. 기판(101) 상에는 서로 이격된 복수의 핀 구조체(FS)가 형성될 수 있다. Y축 방향에서 핀 구조체(FS)의 폭과 간격은 수 내지 수십 nm일 수 있다. 도 5에는 2개의 핀 구조체(FS)가 도시되어 있으나, 핀 구조체(FS)의 개수는 이에 한정되지 않는다.
핀 구조체(FS) 및 분리 절연층(103)이 형성된 후, 상기 마스크 패턴은 제거될 수 있다.
도 6 및 도 7을 참조하면, 핀 구조체(FS) 상에 더미 게이트(130a) 및 더미 게이트(130a)의 양 측벽에 제1 스페이서(140)가 형성될 수 있다. 또한, 핀 구조체(FS)의 양 측벽에 제2 스페이서(141)가 형성될 수 있다. 더미 게이트(130a)와 최상부의 반도체층(120a) 사이에 더미 절연층(128)이 배치될 수 있다.
더미 절연층(128)이 먼저 형성된 후, 더미 게이트(130a)를 이루는 물질층이 형성될 수 있다. 이후, 상기 물질층을 마스크 패턴(135)을 이용하여 이방성 식각함으로써, 더미 게이트(130a)를 형성할 수 있다. 다음으로, 더미 게이트(130a) 및 핀 구조체(FS)를 덮는 스페이서 물질층을 형성한 후, 이방성 식각 공정을 수행함으로써, 더미 게이트(130a)의 측벽에 제1 스페이서(140)가 형성되고, 핀 구조체(FS)의 측벽에 제2 스페이서(141)가 형성될 수 있다. 제1 스페이서(140)는 마스크 패턴(135)의 양 측벽의 적어도 일부분을 덮을 수 있다.
더미 게이트(130a)와 제1 스페이서(140)는 핀 구조체(FS)와 교차하며 특정 방향, 예를 들어 Y축 방향으로 연장될 수 있다. 더미 게이트(130a)와 제1 스페이서(140)는 핀 구조체(FS)를 타고 넘어가는 형상을 가질 수 있다. 제2 스페이서(141)는 제1 스페이서(140)와 교차하도록 형성될 수 있다. 제2 스페이서(141)는 분리 절연층 상에 배치될 수 있다. 제2 스페이서(141)의 상단은 핀 구조체(FS)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.
더미 게이트(130a)는 폴리 실리콘으로 형성될 수 있으며, 제1 및 제2 스페이서들(140, 141)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiOCN, SiBCN 및 이들의 조합으로 형성될 수 있다. 더미 절연층(128)은 실리콘 산화물을 포함할 수 있다.
더미 게이트(130a)는 후속의 게이트 리플레이스먼트(replacement) 공정에서 게이트 전극(130, 도 2 참조)으로 치환될 수 있다. 따라서, 게이트 전극(130)의 게이트 길이는 더미 게이트(130a)의 일 방향(X축 방향)의 폭과 실질적으로 같을 수 있다.
다음으로 도 8 및 도 9를 참조하면, 더미 게이트(130a)와 제1 스페이서(140)를 식각 마스크로 이용한 이방성 식각 공정을 수행하여, 복수의 나노 와이어(120)가 형성될 수 있다.
상기 이방성 식각 공정에 의해 더미 게이트(130a)와 제1 스페이서(140)의 외측에서 핀 구조체(FS)의 일부가 제거되고, 더미 게이트(130a)와 제1 스페이서(140)의 아래에 복수의 나노 와이어(120)가 형성될 수 있다. 더불어, 복수의 나노 와이어(120) 사이에는 복수의 희생 패턴(160)이 형성될 수 있다.
핀 구조체(FS)가 제거된 영역 내에 기판(101)의 상면이 노출될 수 있고, 기판(101)의 상면이 일부 제거될 수 있다. 더 구체적으로 설명하면, 핀 구조체(FS)가 제거된 영역 내에 기판(101)의 돌출부(104)의 일부가 노출될 수 있고, 기판(101)의 돌출부(104)의 상면이 일부 제거될 수 있다.
핀 구조체(FS)가 제거된 영역 내에 노출된 복수의 나노 와이어(120)의 표면은, 후속의 선택적 에피택셜 성장(SEG) 공정을 이용하여 소스/드레인 영역(105)을 형성하는 데에 이용될 수 있다.
도 9를 참조하면, 제2 스페이서(141)의 상단은 복수의 나노 와이어(120) 중 최하부의 나노 와이어(120)의 상면보다 높을 수 있다. 그리고, 제2 스페이서(141)의 상단은 최하부의 나노 와이어(120)에 인접한 나노 와이어(120)의 하면보다 낮을 수 있다. 핀 구조체(FS)를 제거하는 식각 공정의 조건을 조절하여 제2 스페이서(141)의 상단의 높이를 원하는 높이로 적절히 조절할 수 있다.
도 10을 참조하면, 핀 구조체(FS)가 제거된 영역 내에 노출되는 복수의 희생 패턴(160)의 일부가 제거되어 측면 공간들이 형성될 수 있다.
도 10에 도시된 바와 같이, 상기 측면 공간들을 형성하기 위해 복수의 희생 패턴(160)의 일부가 측면 식각될 수 있다. 상기 측면 식각은 예를 들어, 습식 식각 공정에 의해 이루어질 수 있다. 앞서 설명한 바와 같이, 희생 패턴(160)은 나노 와이어(120)를 이루는 물질과 소정의 식각 선택비를 가지는 물질로 이루어질 수 있다. 일 실시예에서, 나노 와이어(120)는 실리콘(Si)으로 이루어지고, 희생 패턴(160)은 실리콘 게르마늄(SiGe)으로 이루어질 수 있다. 상기 습식 식각 공정은 실리콘에 대한 실리콘 게르마늄의 선택적 식각률이 큰 식각액이 사용될 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
상기 측면 식각에 의해 복수의 희생 패턴(160)의 측면은 오목한 형상을 가질 수 있다. 상기 오목한 형상의 깊이는 2nm이하, 더욱 바람직하게 1nm이하로 형성될 수 있다.
다음으로, 도 11을 참조하면, 상기 측면 공간 내에 절연물질을 채워 넣어 제3 스페이서(142)를 형성할 수 있다.
상기 측면 공간이 채워지도록 기판(101) 상에 절연물질을 증착한 다음, 식각 공정에 의해 상기 측면 공간 이외의 영역에 증착된 상기 절연 물질을 제거함으로써, 제3 스페이서(142)가 형성될 수 있다.
제3 스페이서(142)는 제1 스페이서(140)와 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 제1 및 제3 스페이서들(140, 142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, SiOC, SiOCN, SiBCN 및 이들의 조합으로 형성될 수 있다.
도 12 및 도 13을 참조하면, 선택적 에피택시 성장(Selective Epitaxial Growth, SEG)을 이용하여 나노 와이어(12)의 표면으로부터 소스/드레인 영역(105)을 형성할 수 있다. 소스/드레인 영역(105)의 아래에 제1 보이드(void)(108)가 형성될 수 있다. 소스/드레인 영역(105)과 기판(101)의 사이에 제1 보이드(108)가 형성될 수 있다.
제1 보이드(108)는 에어 갭 또는 에어 스페이서로 지칭될 수 있다.
소스/드레인 영역들(105)의 하면은 복수의 나노 와이어(120) 중 최하부에 위치한 나노 와이어(120)의 하면보다 낮게 위치할 수 있다. 그리고, 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 와이어(120)보다 높게 형성될 수 있다. 이와 달리 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 와이어(120)의 상면과 동일한 높이로 형성될 수도 있다.
도 13을 참조하면, 더미 게이트(130a)가 연장되는 방향을 따라 취해진 단면에서, 제1 보이드(108)는 소스/드레인 영역(105), 제1 스페이서들(141) 및 돌출부(104)에 의해 밀폐될 수 있다.
소스/드레인 영역들(105)은 폭이 다른 부분을 포함할 수 있다. 소스/드레인 영역들(105)은 제2 스페이서들(141)의 사이에 배치되는 제1 부분과 상기 제1 부분보다 넓은 폭을 가지며 상기 제1 부분 상에 배치되는 제2 부분을 포함할 수 있다.
인접한 기판(101)의 돌출부들(104) 상에 형성된 소스/드레인 영역들(105)이 서로 합쳐질 수 있다. 소스/드레인 영역들(105)의 상기 제2 부분들이 서로 연결될 수 있다. 소스/드레인 영역들(105)과 분리 절연층(103) 사이에 제2 보이드(109)가 형성될 수 있다. , 더미 게이트(130a)가 연장되는 방향을 따라 취해진 단면에서,제2 보이드(109)는 소스/드레인 영역(105), 제1 스페이서들(141) 및 분리 절연층(103)에 의해 밀폐될 수 있다.
도 14 및 도 15를 참조하면, 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170)은 제1 스페이서(140), 제2 스페이서(141) 및 소스/드레인 영역(105)을 덮을 수 있다.
다음으로, 더미 게이트(130a) 및 희생 패턴들(160)이 제거될 수 있다.
더미 게이트(130a)와 제1 스페이서(140) 및 소스/드레인 영역(105) 사이의 식각 선택비를 이용하여 더미 게이트(130a)만을 선택적으로 제거하여 개구부(Ha)를 형성할 수 있다. 개구부(Ha)를 형성하는 공정에서 더미 절연층(128)이 함께 제거될 수 있다. 더미 게이트(130a)가 제거됨으로써 개구부(Ha)를 통해 제1 스페이서(140) 사이의 공간에서 복수의 나노 와이어(120) 및 희생 패턴(160)이 외부로 노출될 수 있다.
그리고, 희생 패턴(160)을 선택적으로 제거하여 개구부(Hb)를 형성할 수 있다. 희생 패턴(160)을 선택적으로 제거하기 위하여 실리콘에 비해 실리콘 게르마늄의 식각률이 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
다시, 도 2 및 도 3을 참조하면, 게이트 절연층(110) 및 게이트 전극(130)이 형성될 수 있다.
게이트 절연층(110)은 제1 스페이서(140) 사이의 개구부(Ha) 및 나노 와이어(120) 사이의 개구부(Hb)에 배치될 수 있다. 일 실시예에서, 게이트 절연층(110)은 Y축 및 Z축 방향에서 나노 와이어(120)를 둘러싸도록 배치될 수 있다. 게이트 절연층(110)은, 서로 다른 유전율을 갖는 제1 및 제2 절연층을 포함할 수 있다. 상기 제2 절연층은 상기 제1 절연층보다 유전율이 높은 고유전 물질일 수 있다. 상기 제1 절연층은 상기 제2 절연층보다 제1 스페이서(140) 및 나노 와이어(120)에 가깝게 배치될 수 있다. 게이트 절연층(110)은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 상기 제1 절연층보다 상기 제2 절연층이 더 두껍게 형성될 수 있다. 일 실시예에서, 상기 제1 절연층의 두께는 약 1 nm 이하, 상기 제2 절연층의 두께는 약 1 내지 2 nm일 수 있다.
게이트 절연층(110) 상에 배리어 금속층, 일함수 금속층 및 게이트 금속층을 이 순서대로 형성되어 게이트 전극(130)을 이룰 수 있다. 게이트 전극(130) 상에는 보호층(150)이 더 마련될 수 있다.
보호층(150)은 실리콘 질화막 등으로 형성될 수 있다. 보호층(150)은 게이트 전극(130)으로 산소 등이 침투하여 문턱 전압이 바뀌는 것을 방지하기 위한 목적 등으로 형성될 수 있다. 보호층(150)을 형성하기 위해, 게이트 전극(130)의 일부를 제거하고 게이트 전극(130)의 일부가 제거된 영역 내에 보호층(150)을 마련할 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치(100A)를 나타내는 단면도들이다. 도 16는 도 1의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다. 도 17 도 1의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 16 및 도 17에 도시된 반도체 장치(100A)는 도 2 및 도 3에 도시된 반도체 장치(100)와 비교하여, 소스/드레인 영역(105') 및 그 아래의 구조가 상이하고, 나머지 구조는 동일하다.
도 16 및 도 17을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100A)는, 기판(101), 분리 절연층(103), 소스/드레인 영역(105'), 보이드(108'), 나노 와이어(120), 게이트 절연층(110), 게이트 전극(130), 제1 스페이서(140), 제2 스페이서(141'), 제3 스페이서(142), 절연층(143) 및 보호층(150)을 포함할 수 있다.
분리 절연층(103)은 기판(101)상의 돌출부(104)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 기판(101)의 돌출부(104)의 상면보다 낮을 수 있다. 반도체 장치(100A)는 분리 절연층(103) 상에 배치되고, 돌출부(104)의 양측에 배치되는 제2 스페이서들(141')을 포함할 수 있다. 제2 스페이서들(141')의 상단은 최하부의 나노 와이어(120)의 하면보다 낮을 수 있다. 제2 스페이서들(141')의 상단은 분리 절연층(103)의 상면보다 높을 수 있다.
기판(101)의 돌출부(104) 상에 기판(101)의 상면에 수직하는 방향으로 소스/드레인 영역들(105')이 배치될 수 있다. 소스/드레인 영역들(105')과 기판(101) 사이에 보이드(void)(108')가 배치될 수 있다. 기판(101)과 보이드(void)(108') 사이에 절연층(143)이 배치될 수 있다. 구체적으로 기판(101)의 돌출부(104)와 보이드(108') 사이에 절연층(143)이 배치될 수 있다. 돌출부(104) 및 제2 스페이서들(141')을 덮도록 절연층(143)이 배치될 수 있다. 절연층(143)은 분리 절연층(103) 상에도 배치될 수 있다. 절연층(143)은 제3 스페이서(142)와 동일한 물질로 형성될 수 있다.
보이드(108')의 상면은 소스/드레인 영역(105)에 의해 정의되고, 보이드(108')의 하면은 절연층(1443)에 의해 정의될 수 있다. 돌출부(104)가 연장되는 방향을 따라 취해진 단면에서, 보이드(108')는 소스/드레인 영역(105), 절연층(143) 및 제2 스페이서들(142)에 의해 밀폐될 수 있다.
보이드(108') 내에는 에어(air)가 채워질 수 있고, 이 경우, 보이드(108')는 에어 갭 또는 에어 스페이서로 지칭될 수 있다. 보이드(108)는 에어(air)가 아닌 다른 가스를 포함할 수 있다.
소스/드레인 영역들(105')의 하면은 복수의 나노 와이어(120) 중 최하부에 위치한 나노 와이어(120)의 하면보다 낮게 위치할 수 있다. 그리고, 소스/드레인 영역(105')의 상면이 최상부에 위치한 나노 와이어(120)보다 높게 형성될 수 있다. 이와 달리 소스/드레인 영역(105')의 상면이 최상부에 위치한 나노 와이어(120)의 상면과 동일한 높이로 형성될 수도 있다.
반도체 장치(100A)는 분리 절연층(103) 및 소스/드레인 영역들(105) 상에 배치된 층간 절연층(170)을 더 포함할 수 있다.
인접한 기판(101)의 돌출부들(104) 상에 형성된 소스/드레인 영역들(105')이 서로 합쳐질 수 있다.
게이트 전극(130)이 연장되는 방향을 따라 취해진 단면에서, 보이드(108')는 소스/드레인 영역(105), 절연층(143), 제2 스페이서(141') 및 층간 절연층(170)에 의해 밀폐될 수 있다. 보이드(108')는 이웃하는 돌출부들(104) 상에 일체로 배치될 수 있다.
이웃하는 돌출부들(104) 사이의 간격이 좁은 경우, 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서(141')들이 서로 합쳐질 수 있다. 돌출부들(104) 외측의 분리 절연층(103) 상에 위치하는 제2 스페이서(141')보다 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서(141')가 두꺼울 수 있다. 이웃하는 돌출부들(104) 사이의 분리 절연층(103)이 제2 스페이서(141')에 의해 완전히 덮힐 수 있다. 이 경우, 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에는 제2 스페이서(141') 및 절연층(143)이 적층될 수 있다. 이 경우, 게이트 전극(130)이 연장되는 방향을 따라 취해진 단면에서, 보이드(108')는 소스/드레인 영역(105), 절연층(143) 및 층간 절연층(170)에 의해 밀폐될 수 있다. 보이드(108')는 이웃하는 돌출부들(104) 상에 일체로 배치될 수 있다.
도 18 및 도 19는 도 16 및 도 17에 도시한 반도체 장치(100A)의 제조 방법을 설명하기 위해 제공되는 단면도들이다.
도 3 내지 도 7을 참조하여 설명한 공정들을 진행하고, 도 8의 공정을 수행할 때, 핀 구조체(FS)를 제거하는 식각 공정의 조건을 조절하여, 제2 스페이서(141')의 상단의 높이를 최하부의 나노 와이어(120)의 하면보다 낮게 할 수 있다. 그 후, 도 9 및 도 10을 참조하여 설명한 공정들을 진행할 수 있다. 그리고, 도 11의 제3 스페이서(142)를 형성하는 공정에서 상기 측면 공간이 채워지도록 기판(101) 상에 절연물질을 증착할 때, 비등각적으로(non-conforamlly) 증착한다. 즉, 나노 와이어(120)의 측면보다 기판(101)의 상면에 더 두껍게 절연물질을 증착한다. 다음으로, 상기 절연물질을 상기 측면 공간에 잔존하도록 식각 공정을 수행하면, 상기 측면 공간 내의 제3 스페이서(142) 및 기판(101)의 상면에 잔존하는 절연층(143)을 형성할 수 있다.
도 12 내지 도 15을 참조하여 설명한 나머지 공정들을 수행하고, 게이트 절연층(110) 및 게이트 전극(130)을 형성하면, 반도체 장치(100A)를 제조할 수 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다. 도 20은 도 1의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다. 도 21은 도 1의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 20 및 도 21에 도시된 반도체 장치(100B)는 도 2 및 도 3에 도시된 반도체 장치(100)와 도 16 및 도 17에 도시된 반도체 장치(100A)가 조합된 구조로 이해할 수 있다.
도 20 및 도 21을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100B)는, 기판(101), 분리 절연층(103), 소스/드레인 영역(105), 나노 와이어(120), 게이트 절연층(110), 게이트 전극(130), 제1 스페이서(140), 제2 스페이서(141"), 제3 스페이서(142), 절연층(143) 및 보호층(150)을 포함할 수 있다.
분리 절연층(103)은 기판(101)상의 돌출부들(104)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 기판(101) 상의 돌출부들(104)의 상면보다 낮을 수 있다. 반도체 장치(100B)는 분리 절연층(103) 상에 배치되고, 각각의 돌출부들(104)의 양측에 배치되는 제2 스페이서들(141")을 포함할 수 있다. 돌출부들(104) 및 제2 스페이서들(141") 상에 절연층(143)이 배치될 수 있다. 절연층(143)은 제3 스페이서(142)과 동일한 물질로 형성될 수 있다. 제2 스페이서들(141")상에 배치된 절연층(143)의 상단은 최하부의 나노 와이어(120)의 상면보다 높고, 최하부의 나노 와이어(120)에 인접한 나노 와이어(120)의 하면보다 낮을 수 있다.
돌출부(104) 상에 기판(101)의 상면에 수직하는 방향으로 소스/드레인 영역들(105)이 배치될 수 있다. 소스/드레인 영역들(105)과 기판(101) 사이에 제1 보이드(void)(108)가 배치될 수 있다. 기판(101)과 제1 보이드(void)(108) 사이에 절연층(143)이 배치될 수 있다. 구체적으로 기판(101) 상의 돌출부(104)와 제1 보이드(108) 사이에 절연층(143)이 배치될 수 있다.
제1 보이드(108)의 상면은 소스/드레인 영역(105)에 의해 정의되고, 제1 보이드(108)의 하면은 절연층(1443)에 의해 정의될 수 있다.
게이트 전극(130)이 연장되는 방향을 따라 취해진 단면에서, 제1 보이드(108)는소스/드레인 영역(105), 절연층(143) 및 제2 스페이서(141")에 의해 밀폐될 수 있다.
인접한 기판(101)의 돌출부들(104) 상에 형성된 소스/드레인 영역들(105')이 서로 합쳐질 수 있다.
반도체 장치(100B)는, 분리 절연층(103)과 소스/드레인 영역들(105) 사이에 제2 보이드들(109)을 더 포함할 수 있다. 게이트 전극들(130)이 연장되는 방향을 따라 취해진 단면에서, 제2 보이드들(109)은 소스/드레인 영역(105), 제2 스페이서들(141") 및 절연층(143)에 의해 밀폐될 수 있다.
이웃하는 돌출부들(104) 사이의 간격이 좁은 경우, 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서(141")들이 서로 합쳐질 수 있다. 돌출부들(104) 외측의 분리 절연층(103) 상에 위치하는 제2 스페이서(141")보다 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에 위치하는 제2 스페이서(141")가 두꺼울 수 있다. 이웃하는 돌출부들(104) 사이의 분리 절연층(103)이 제2 스페이서(141")에 의해 완전히 덮힐 수 있다. 이 경우, 이웃하는 돌출부들(104) 사이의 분리 절연층(103) 상에는 제2 스페이서(141') 및 절연층(143)이 적층될 수 있다. 이 경우, 제2 보이드(109)가 작아지거나 형성되지 않을 수 있다.
도 22 및 도 23는 도 20 및 도 21에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 단면도들이다.
도 3 내지 도 10을 참조하여 설명한 공정들을 진행하고, 도 11의 제3 스페이서(142)를 형성하는 공정에서 상기 측면 공간이 채워지도록 기판(101) 상에 절연물질을 증착할 때, 비등각적으로(non-conformally) 증착한다. 즉, 나노 와이어(120)의 측면보다 기판(101)의 상면에 더 두껍게 절연물질을 증착한다. 다음으로, 상기 절연물질을 상기 측면 공간에 잔존하도록 식각 공정을 수행하면, 상기 측면 공간 내의 제3 스페이서(142)를 형성하고, 기판(101)의 상면에 잔존하는 절연층(143)을 형성할 수 있다. 절연층(143)은 제2 스페이서(141") 상에도 잔존할 수 있다.
도 12 내지 도 15을 참조하여 설명한 나머지 공정들을 수행하고, 게이트 절연층(110) 및 게이트 전극(130)을 형성하면, 반도체 장치(100B)를 제조할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
101: 기판
103: 분리 절연층
104: 돌출부
105: 소스/드레인 영역
110: 게이트 절연층
120: 나노 와이어
130: 게이트 전극
140, 141, 142: 제1, 제2, 제3 스페이서
150: 보호층
160: 희생 패턴
170: 층간 절연층

Claims (20)

  1. 기판 상에 서로 평행하게 연장되는 돌출부들;
    각각의 상기 돌출부들 상에 서로 분리되어 배치된 복수의 나노 와이어들;
    상기 복수의 나노 와이어들을 둘러싸며 상기 기판 상에 배치되는 게이트 전극들; 및
    상기 게이트 전극들의 양측에 배치되며 상기 복수의 나노 와이어들에 접촉되는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들과 상기 돌출부들 사이에 배치된 제1 보이드들(voids);을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 나노 와이어들 사이의 상기 게이트 전극들의 양측 및 상기 복수의 나노 와이어들 중 최하부의 나노 와이어와 상기 기판 사이의 상기 게이트 전극들의 양측에 배치되는 복수의 내부 스페이서들을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 돌출부들이 연장되는 방향을 따라 취해진 단면에서, 각각의 상기 제1 보이드들은 상기 소스/드레인 영역, 상기 돌출부 및 상기 복수의 내부 스페이서들 중 최하부의 내부 스페이서에 의해 밀폐되는 반도체 장치.
  4. 제2항에 있어서,
    상기 내부 스페이서들의 일측면은 상기 게이트 전극을 향하여 볼록한 형상을 가지는 반도체 장치.
  5. 제2항에 있어서,
    상기 돌출부들과 상기 제1 보이드들 사이에 배치되 절연층을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 절연층은 상기 복수의 내부 스페이서들 중 최하부의 내부 스페이서와 접하는 반도체 장치.
  7. 제1항에 있어서,
    상기 소스/드레인 영역들의 하면은 상기 복수의 나노 와이어 중 최하부의 나노 와이어의 하면보다 낮게 위치하는 반도체 장치.
  8. 제1항에 있어서,
    상기 돌출부들의 측면 일부를 덮으며 상기 기판 상에 배치된 분리 절연층; 및
    상기 분리 절연층 상에 배치되고, 상기 돌출부들의 측면들에 접하는 핀 스페이서들;을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 핀 스페이서들의 상단은 상기 복수의 나노 와이어 중 최하부의 제1 나노 와이어의 상면보다 높고, 상기 제1 나노 와이어에 인접한 제2 나노 와이어의 하면보다 낮은 반도체 장치.
  10. 제8항에 있어서,
    상기 게이트 전극들이 연장되는 방향을 따라 취해진 단면에서, 각각의 상기 제1 보이드들은 상기 소스/드레인 영역, 상기 핀 스페이서들 및 상기 돌출부에 의해 밀폐되는 반도체 장치.
  11. 제8항에 있어서,
    상기 소스/드레인 영역들은 상기 핀 스페이서들 사이에 배치되는 제1 부분들과 상기 제1 부분들보다 넓은 폭을 가지며 상기 핀 스페이서들의 외측으로 돌출된 제2 부분들을 가지고, 상기 제2 부분들은 상기 분리 절연층 상에서 서로 연결되는 반도체 장치.
  12. 제11항에 있어서,
    상기 분리 절연층과 상기 소스/드레인 영역들 사이에 제2 보이드들을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 게이트 전극들이 연장되는 방향을 따라 취해진 단면에서, 상기 제2 보이드들은 상기 소스/드레인 영역, 상기 핀 스페이서들 및 상기 분리 절연층에 의해 밀폐되는 반도체 장치.
  14. 제12항에 있어서,
    상기 돌출부들과 상기 제1 보이드들의 사이 및 상기 분리 절연층과 상기 제2 보이드들의 사이에 배치되는 절연층을 더 포함하는 반도체 장치.
  15. 기판 상에 서로 평행하게 연장되는 돌출부들;
    상기 돌출부들의 측면 일부를 덮으며 상기 기판 상에 배치되는 분리 절연층;
    상기 분리 절연층 상에 배치되고, 상기 돌출부들의 측면에 접하는 핀 스페이서들;
    상기 기판 상에 서로 분리되어 배치되며 제1 방향을 따라 연장되는 제1 채널 영역들 및 상기 제1 방향을 따라 연장되며 상기 제1 채널 영역보다 위에 배치되는 제2 채널 영역들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 제1 채널 영역들 및 상기 제2 채널 영역들을 둘러싸는 게이트 전극들;
    상기 제1 채널 영역들과 상기 돌출부들 사이의 상기 게이트 전극들의 양측에 배치된 내부 스페이서들;
    상기 게이트 전극들의 양측에 배치되고 상기 제1 채널 영역들 및 상기 제2 채널 영역들에 연결되는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 아래에 배치되는 보이드들을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 보이드와 상기 기판 사이에 배치된 절연층을 더 포함하고,
    상기 절연층은 상기 내부 스페이서들 중 일부와 접하고, 상기 돌출부들 및 상기 핀 스페이서들을 덮는 반도체 장치.
  17. 제16항에 있어서,
    상기 돌출부들이 연장되는 방향을 따라 취해진 단면에서, 각각의 보이드들은 상기 소스/드레인 영역, 상기 절연층 및 상기 내부 스페이서들에 의해 밀폐되는 반도체 장치.
  18. 제15항에 있어서,
    상기 분리 절연층 및 상기 소스/드레인 영역들을 덮는 층간 절연층을 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 게이트 전극이 연장되는 방향을 따라 취해진 단면에서, 각각의 상기 보이드들은 상기 소스/드레인 영역, 상기 절연층, 상기 핀 스페이서들 및 상기 층간 절연층에 의해 밀폐되는 반도체 장치.
  20. 제19항에 있어서,
    각각의 상기 보이드들은 이웃하는 상기 돌출부들 상에 일체로 배치되는 반도체 장치.
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