KR20190013408A - 금속 게이트 구조체 및 그 제조 방법 - Google Patents

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Abstract

금속 게이트 구조체 및 금속 게이트 절단 프로세스를 수행하는 단계를 포함하는 관련 방법이 제공된다. 금속 게이트 절단 프로세스는 복수의 에칭 단계를 포함한다. 예를 들어, 제 1 이방성 건식 에칭이 수행되고, 제 2 등방성 건식 에칭이 수행되고, 제 3 습식 에칭이 수행된다. 일부 실시예에서, 제 2 등방성 에칭은 금속 함유 층을 포함하는 금속 게이트 층의 잔여 부분을 제거한다. 일부 실시예에서, 제 3 에칭은 유전체 층의 잔여 부분을 제거한다.

Description

금속 게이트 구조체 및 그 제조 방법{METAL GATE STRUCTURE AND METHODS THEREOF}
본 출원은 2017년 7월 31일에 출원된 미국 가 출원번호 제 62/539,357 호의 이익을 주장하며, 본원에서 그 전체가 인용에 의해 포함된다.
전자 산업에서는 더 많은 수의 점진적으로 복잡하고 정교한 기능을 동시에 지원할 수 있는 더 소형이고 더 빠른 전자 디바이스(electronic device)에 대한 수요가 더 증가하게 되었다. 따라서, 저비용(low-cost), 고성능(high-performance) 및 저전력 집적 회로(integrated circuit: IC)를 제조하는 것이 반도체 산업에서의 계속적인 트렌드(trend)이다. 현재까지 이들 목표는 반도체 IC 치수(예를 들어, 최소 피처 크기(minimum feature size))를 축소하고 그에 의해 생산 효율성을 개선하고 관련 비용을 낮춤으로써 대부분 달성되었다. 그러나, 그와 같은 스케일링(scaling)은 또한 반도체 제조 프로세스에 대한 복잡도를 증가시키게 되었다. 따라서, 반도체 IC 및 디바이스에서의 계속된 진보의 실현은 반도체 제조 프로세스 및 기술에서의 유사한 진보를 필요로 한다.
게이트-채널 커플링(gate-channel coupling)을 증가시킴으로써 게이트 제어를 개선하고, OFF-상태 전류를 감소시키고, 쇼트 채널 효과(short-channel effect: SCE)를 감소시키기 위해 멀티-게이트 디바이스(multi-gate device)가 도입되었다. 도입된 하나의 멀티-게이트 디바이스는 핀 전계-효과 트랜지스터(fin field-effect transistor: FinFET)이다. FinFET은 형성되는 기판으로부터 연장되고, FET 채널을 형성하기 위해 사용되는 핀-형 구조에서 그 명칭을 얻게 되었다. FinFET은 종래의 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor: CMOS) 프로세스와 호환가능하고 그 3-차원 구조는 게이트 제어를 유지하고 SCE를 완화하면서 공격적으로 스케일링되게 허용한다. 추가로, 금속 게이트 전극이 폴리실리콘 게이트 전극에 대한 교체로서 도입되었다. 금속 게이트 전극은 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속의 선택에 의한 일-함수 조정(work-function tuning)과 같은 폴리실리콘 게이트 전극을 능가하는 다수의 장점뿐 아니라 다른 장점을 제공한다. 예시에 의해, 금속 게이트 전극 제조 프로세스는 금속층 성막 후에 후속적인 금속 층 절단 프로세스를 포함할 수 있다. 일부 경우에, 금속 게이트 라인 절단 프로세스는 층간 절연체(inter-layer dielectric(ILD))의 일부분의 손실, 원하지 않는 금속 층의 잔여물, 및/또는 품질저하된 디바이스 신뢰성을 야기시킬 수 있는 것을 포함하는 다른 쟁점을 발생시킬 수 있다.
따라서, 종래의 기술은 모든 관점에서 전적으로 만족스러운 것으로 증명되지 않았다.
금속 게이트 구조체 및 금속 게이트 절단 프로세스를 수행하는 단계를 포함하는 관련 방법이 제공된다. 금속 게이트 절단 프로세스는 복수의 에칭 단계를 포함한다. 예를 들어, 제 1 이방성 건식 에칭이 수행되고, 제 2 등방성 건식 에칭이 수행되고, 제 3 습식 에칭이 수행된다. 일부 실시예에서, 제 2 등방성 에칭은 금속 함유 층을 포함하는 금속 게이트 층의 잔여 부분을 제거한다. 일부 실시예에서, 제 3 에칭은 유전체 층의 잔여 부분을 제거한다.
본 개시물의 양상은 첨부한 도면과 함께 숙독할 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업분야의 표준 실시예에 따르면, 다양한 피처가 실척으로 그려지지 않음이 주목된다. 사실, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 본 개시물의 하나 또는 그 이상의 양상에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 일부 실시예에 따른 이웃하는 핀, 금속 게이트 구조체 및 금속 게이트 절단 패턴의 최상면도이다.
도 3은 본 개시물의 실시예에 따른, 금속 게이트 라인이 절단된 FinFET 구조체의 단면도를 예시한다.
도 4는 본 개시물의 실시예에 따른, 금속 게이트 라인이 절단된 FinFET 구조체의 대응하는 단면도를 예시한다.
도 5는 본 개시물의 하나 또는 그 이상의 양상에 따른 반도체 제조 방법의 흐름도이다.
도 6a, 7a, 8a, 9a, 10a, 11a, 12a 및 13a는 도 1의 섹션 XX'에 의해 규정되고 도 5의 방법의 실시예에 따라 제조된 실질적으로 평행한 평면을 따른 FinFET 구조체의 단면도를 도시한다.
도 6b, 7b, 8b, 9b, 10b, 11b, 12b 및 13b는 도 1의 섹션 YY'에 의해 규정되는 평면에 실질적으로 평행하고 도 5의 방법의 실시예에 따라 제조된 평면을 따른 FinFET 구조체의 단면도를 도시한다.
도 8c, 10c, 11c 및 12c는 도 8a, 10a, 11a 및 12a 각각의 단면에 대응하는 게이트 구조체의 단면도를 도시하고 본 개시물의 일부 실시예에 따른 게이트 구조체의 층에 관한 추가적인 상세를 예시한다.
도 14는 본 개시물의 일부 실시예에 따른 절단-게이트 프로세스에 사용되는 에칭 단계의 일부 실시예의 에칭 속도를 도시한다.
다음의 개시물은 제시된 청구 대상의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예, 또는 예를 제공한다. 컴포넌트 및 장치(arrangement)의 특정 예는 본 개시물을 간략화하기 위해 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제 2 피처 위에 또는 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확성의 목적을 위한 것이고, 달리 표시되지 않는 한, 스스로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것이 아니다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 일 엘리먼트 또는 피처의 다른 엘리먼트 또는 피처에 대한 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하려는 것이다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
또한 본 개시물이 본원에 FinFET 디바이스로 지칭되는 멀티-게이트 트랜지스터 또는 핀-타입 멀티-게이트 트랜지스터의 형태로 실시예를 제시하는 것이 주목된다. 그와 같은 디바이스는 P-타입 금속-산화물-반도체 FinFET 디바이스 또는 N-타입 금속-산화물-반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 듀얼-게이트 디바이스(dual-gate device), 트리-게이트 디바이스(tri-gate device), 벌크 디바이스(bulk device), 실리콘-온-절연체(silicon-on-insulator: SOI) 디바이스 및/또는 다른 구성일 수 있다. 당업자는 본 개시물의 양상으로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 실시예를 인식할 수 있다. 예를 들어, 본원에 설명된 바와 같은 일부 실시예는 또한 게이트-올-어라운드(gate-all-around: GAA) 디바이스, 오메가-게이트(Ω-게이트) 디바이스 또는 파이-게이트(Π-게이트) 디바이스에 적용될 수 있다. 다른 실시예에서, 평면 디바이스는 본원에 논의된 구조 또는 방법 중 하나 또는 그 이상을 사용하여 제조될 수 있다.
본 출원은 일반적으로 금속 게이트 구조체 및 관련 방법에 관한 것이다. 특히, 본 개시물은 금속 게이트 절단 프로세스 및 관련 구조에 관한 것이다. 금속 게이트 전극은 폴리실리콘 게이트 전극에 대한 교체로서 도입되었다. 금속 게이트 전극은 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속의 선택에 의한 일-함수 조정뿐 아니라 다른 장점과 같이 폴리실리콘 게이트 전극을 능가하는 다수의 장점을 제공한다. 예시로서, 금속 게이트 전극 제조 프로세스는 금속 층 성막 후에 후속하는 금속 층 절단 프로세스를 포함할 수 있다.
본 개시물의 실시예는 다른 실시예가 서로 다른 장점을 제공할 수 있음이 이해되더라도, 종래 기술을 능가하는 장점을 제공하고, 모든 장점이 본원에 논의될 필요는 없으며, 모든 실시예에 대한 어떠한 특정 장점도 필요하지 않다. 일반적으로, 그리고 본원에 개시된 실시예에 따르면, 금속 게이트 절단 프로세스 및 관련 구조가 제공된다. 본 개시물의 적어도 일부 실시예는 절단 프로세스 후에 둘러싸는 층(예를 들어, ILD) 상에 유지되는 금속 게이트 구조체의 잔여물 리스크를 감소시키기 위해 절단 프로세스의 제어를 증가시키도록 사용될 수 있다. 예를 들어, 적어도 일부의 기존 프로세스에서, 금속 게이트는 그 중 하나 또는 그 이상이 바람직하지 않게 절단 영역으로부터 완전히 제거되지 않을 수 있는 복수의 서로 다른 조성 층을 포함한다. 이는 원하는 격리 특성(예를 들어, 감소된 전자 베이스 절연체(electron base insulator: EBI) 성능)의 손실과 같은 원하지 않는 성능 쟁점을 발생시킬 수 있다. 본원에 제시되는 방법 및 디바이스의 특정 실시예는 패터닝된 하드 마스크와 같은 재료를 둘러싸는 손실 없이 이 잔여물을 감소시키고 및/또는 제거하는 것을 제공한다. 이것은 금속 게이트-절단 프로세스를 위한 개선된 프로세스 윈도우를 허용할 수 있다. 제시된 프로세스 중 하나 또는 그 이상은 또한 일부 실시예에서 측면 에칭 동안 금속 컴포넌트의 오버 에칭(over etching)을 감소시킬 수 있다.
예를 들어 에칭후의 원하지 않는 금속 게이트 잔여물을 포함하여, 하나 또는 그 이상의 쟁점을 완화시키기 위해, 본 개시물의 일부 실시예는 금속 게이트 구조체 및 금속 게이트-절단을 목표로 하기 위해 하나 또는 그 이상의 에칭 프로세스를 수행하는 금속 게이트-절단 프로세스를 수행하는 방법을 제공한다.
도 1에는 FinFET 디바이스(100)가 예시된다. 본원에 개시되는 다양한 실시예는 FinFET 디바이스(100)를 제조하기 위해 사용될 수 있고 및/또는 FinFET 디바이스(100)의 최종 구조에 제시될 수 있다. FinFET 디바이스(100)는 하나 또는 그 이상의 핀-기반, 멀티-게이트 전계-효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 엘리먼트(104), 격리 영역(106) 및 핀-엘리먼트(104) 상에 그리고 그 주변에 배치되는 게이트 구조체(108)를 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성되는 전도성 또는 절연 층을 포함하는 다양한 층을 포함할 수 있다. 기판은 기술분야에 알려진 바와 같은 설계 요건에 따라 다양한 도핑 구성(doping configuration)을 포함할 수 있다. 기판은 또한 게르마늄(germanium), 실리콘 탄화물(silicon carbide: SiC), 실리콘 게르마늄(silicon germanium: SiGe) 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에서, 기판은 에피택셜 층(epitaxial layer)(에피-층)을 포함할 수 있고, 기판은 성능 강화를 위해 인장될(strained) 수 있고, 기판은 실리콘-온-절연체(SOI) 구조를 포함할 수 있고, 및/또는 기판은 다른 적합한 강화 피처를 가질 수 있다.
기판(102)과 같은 핀-엘리먼트(104)는 게르마늄과 같은 실리콘 또는 다른 기본 반도체; 실리콘 탄화물, 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물, 인듐 비화물 및/또는 인듈 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 핀(104)은 포토리소그래피(photolithography) 및 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 (예를 들어, 실리콘 층 상에) 기판을 오버라잉하는 포토레지스트 층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 사후-노출 베이크 프로세스(post-exposure bake process)를 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위해 레지스트를 현상하는(developing) 단계를 포함할 수 있다. 일부 실시예에서, 제조 엘리먼트를 형성하기 위해 레지스트를 패터닝하는 단계는 극자외선(extreme ultraviolet: EUV) 리소그래피 프로세스 또는 전자 빔(electron beam: e-beam) 리소그래피 프로세스를 사용하여 수행될 수 있다. 에칭 프로세스가 실리콘 층 내에 리세스(recess)를 형성함으로써 연장 핀(104)을 남겨두는 동안 마스킹 엘리먼트는 기판의 영역을 보호하기 위해 사용될 수 있다. 리세스는 건식 에칭(예를 들어, 화학 산화물 제거), 습식 에칭, 및/또는 다른 적합한 프로세스를 사용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하기 위해 방법의 수많은 다른 실시예가 또한 사용될 수 있다.
복수의 핀(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하고 여기서 소스/드레인 영역(105, 107)이 핀(104)에, 핀(104) 상에 및/또는 핀(104)을 둘러싸고 형성된다. 소스/드레인 영역(105, 107)은 핀(104) 위에 에피택셜로 성장될 수 있다. 트랜지스터의 채널 영역은 게이트 구조체(108) 밑에 있는 핀(104) 내에 배치된다. 일부 예에서, 핀의 채널 영역은 게르마늄뿐 아니라, 상기에 논의된 화합물 반도체 또는 합금 반도체 중 임의의 것 및/또는 그 조합과 같은 고-이동성 재료(high-mobility material)를 포함한다. 고-이동성 재료는 실리콘보다 큰 전자 이동성을 가지는 재료를 포함한다.
격리 영역(106)은 얕은 트렌치 격리(STI) 피처일 수 있다. 대안적으로, 필드 산화물, LOCOS 피처, 및/또는 다른 적합한 격리 피처가 기판(102) 상에 및/또는 기판(102) 내에 구현될 수 있다. 격리 영역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 플루오르-도핑 실리케이트 유리(fluorine-doped silicate glass: FSG), 로우-k 유전체, 그 조합 및/또는 기술분야에 알려진 다른 적합한 재료로 조성될 수 있다. 일 실시예에서, 격리 구조체는 STI 피처이고 기판(102)에 트렌치를 에칭함으로써 형성된다. 트렌치는 그 후에 격리 재료로 충전된 후에, 화학 기계적 연마(chemical mechanical polishing: CMP) 프로세스가 후속된다. 그러나, 다른 실시예가 가능하다. 일부 실시예에서, 격리 영역(106)은 예를 들어, 하나 또는 그 이상의 라이너 층(liner layer)을 가지는 멀티-층 구조(multi-layer structure)를 포함할 수 있다.
게이트 구조체(108)는 일부 실시예에서 핀(104)의 채널 영역 위에 형성되는 계면 층, 계면 층 위에 형성되는 게이트 유전체 층(110), 및 게이트 유전체 층(110) 위에 형성되는 금속 층(112)을 가지는 게이트 스택(gate stack)을 포함한다. 계면 층은 실리콘 산화물 층(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 층은 화학 산화, 열적 산화, 원자 층 증착(atomic layer deposition: ALD), 화학 기상 증착(chemical vapor deposition: CVD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층(110)은 하프늄 산화물(HfO2)과 같은 하이-k 유전체 층을 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 그 조합 또는 다른 적합한 재료와 같은 다른 하이-k 유전체를 포함할 수 있다. 또 다른 실시예에서, 게이트 유전체 층은 실리콘 이산화물 또는 다른 적합한 유전체를 포함할 수 있다. 유전체 층은 ALD, 물리적 기상 증착(PVD), 산화 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 금속 층(112)은 하나 또는 그 이상의 금속 조성을 나타내고 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Co, Ni, 그 조합 및/또는 다른 적합한 조성과 같은 전도성 층을 포함할 수 있다. 일부 실시예에서, 금속 층(112)은 N-타입 FinFET을 위한 제 1 금속 재료 및 P-타입 FinFET을 위한 제 2 금속 재료를 포함할 수 있다. 따라서 FinFET 디바이스(100)는 듀얼 일-함수 금속 게이트 구성(dual work-function metal gate configuration)을 포함할 수 있다. 예를 들어, (예를 들어, N-타입 디바이스를 위한) 제 1 금속 재료는 기판 전도대(conduction band)의 일 함수와 실질적으로 정렬되거나, 핀(104)의 채널 영역의 전도대의 일 함수와 적어도 실질적으로 정렬되는 일 함수를 가지는 금속을 포함할 수 있다. 유사하게, 예를 들어, (예를 들어, P-타입 디바이스를 위한) 제 2 금속 재료는 기판 원자가대(valence band)의 일 함수와 실질적으로 정렬되거나, 핀(104)의 채널 영역의 원자가대의 일 함수와 적어도 실질적으로 정렬되는 일 함수를 가지는 금속을 포함할 수 있다. 금속 층(112)은 추가로 그리고 예를 들어, 배리어 층, 시드 층(seed layer), 캡핑 층(capping layer), 충전 층 및/또는 다른 적합한 조성 및 이하에 논의된 것을 포함하는 기능을 포함하는 일 함수를 제공하는 것을 포함하는 다양한 층을 포함할 수 있다. 따라서, 금속 층(112)은 N-타입 및 P-타입 FinFET 디바이스(100) 둘 다를 포함하는 FinFET 디바이스(100)를 위한 게이트 전극을 제공할 수 있다. 금속 층(112)은 PVD, CVD, 전자 빔(e-beam) 증발(evaporation), 및/또는 다른 적합한 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 측벽 스페이서는 게이트 구조체(108)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물 또는 그 조합과 같은 유전체 재료를 포함할 수 있다. 하드 마스크 층(114)(예를 들어, 실리콘 질화물)은 게이트 구조체(108)의 금속 층(112)의 영역 위에 배치될 수 있다.
층간 유전체(ILD) 층이 격리 영역(106) 및 소스/드레인 영역(105/107) 위에 포함하는 기판(102) 상에 배치될 수 있음이 주목된다. ILD 층은 다른 층의 예시의 편의를 위해 예시되지 않는다. 이하에 논의된 바와 같이, 금속 게이트 절단 패턴(210)은 게이트 구조체(108)의 불연속 세그먼트(discontinuous segment)(108A, 108B)를 제공하면서 게이트 구조체(108)의 일부분이 제거되는 영역을 규정하는 것을 제공한다. 금속 게이트 절단 패턴(210)의 영역은 도 3 및 4와 같이 이하의 예에 논의된 바와 같은 것을 포함하는 절연 재료로 충전될 수 있다.
이제 도 2를 참조하면, 핀(204) 위에 그리고 실질적으로 수직으로 배치되는 이웃 핀(204) 및 금속 게이트 구조체(208)의 최상면도가 예시된다. 일부 실시예에서, 도 2의 섹션 XX'는 도 1의 섹션 XX'에 의해 규정되는 평면과 실질적으로 평행할 수 있고, 도 2의 섹션 YY'은 도 1의 섹션 YY'에 의해 규정되는 평면에 실질적으로 평행할 수 있다. 일부 경우에, 핀(204)은 상술한 핀(104)과 실질적으로 동일할 수 있고, 금속 게이트 구조체(208)는 상술한 게이트 구조체(108)에 대해 적어도 일부 양상에서 유사할 수 있다. 예시로서, 도 2는 또한 일부 예에서 (이하에 논의된 바를 포함하는) 패터닝된 하드 마스크 층에 의해 규정될 수 있는 금속 게이트 절단 패턴(210)을 도시한다. 일부 실시예에서, 금속 게이트 절단 패턴(210)은 금속 게이트 라인-절단 프로세스가 수행되는 개구(예를 들어, 패터닝된 하드 마스크 층에서)를 제공하고 개구 아래의 금속 게이트 구조체(208)의 일부분(212)은 불연속적 금속 게이트 구조체 세그먼트의 제 1 및 제 2 부분(예를 들어, 도 1의 108A, 108B와 실질적으로 유사한 도 2의 208A, 208B)을 제공하는 개구에서 기판으로부터 금속 게이트 구조체가 제거되도록 절단될 수 있다. 본원에 설명된 바와 같은 금속 게이트 라인-절단 프로세스는 금속 게이트 절단 패턴(210)에 의해 규정되는 면적 내에 금속 게이트 구조체(208)의 일부분을 제거하기 위해 사용되는 이하에 상세하게 논의되는 바와 같이 건식 에칭 프로세스, 습식 에칭 프로세스 또는 그 조합을 포함할 수 있다. 예시로서, 금속 게이트 라인-절단 프로세스는 금속 게이트 라인을 별개의 전기적으로 단절되고 불연속적인 라인 세그먼트(208A 및 208)로 절단하기 위해 사용될 수 있다. 일부 실시예에서, 유전체 층은 금속 게이트 라인-절단 프로세스의 일부로서 (예를 들어, 금속 게이트 층의 일부분이 제거된) 라인-절단 영역 내에 형성될 수 있다. 예시된 바와 같이 금속 게이트 절단 패턴(210)은 도 1의 격리 영역(106)과 같은 기판 상에 배치되는 격리 영역을 오버레잉(overlay)할 수 있다. 그러나, 다른 실시예에서, 금속 게이트 절단 패턴(210)은 금속 게이트 절단 패턴(210) 아래의 핀(204)이 전체적으로 또는 부분적으로 더미 핀(dummy fin)인 핀(204)과 같은 핀을 오버라잉할 수 있다.
도 3을 참조하면, 도 1의 섹션 YY'에 의해 규정되는 평면에 실질적으로 평행한 평면을 따른 FinFET 구조체(100)의 일부분의 단면도가 예시된다. 도 4를 참조하면, 도 1의 섹션 XX'에 의해 규정되는 평면에 실질적으로 평행한 평면을 따라 FinFET 구조체(100)의 일부분의 단면도가 예시된다. FinFET 구조체(100)는 절단된(108A, 108B) 금속 게이트 구조체(108)를 포함한다. 금속 게이트 구조체(108)는 도 5에 관하여 포함하여 본원에 논의된 일부 실시예에 따라 절단될 수 있다. FinFET 구조체(100)는 기판(102)으로부터 연장되는 핀 엘리먼트(104), 격리 영역(106) 및 핀-엘리먼트(104) 상에 그리고 그 주변에 배치되는 게이트 구조체(108)와 같은 도 1 및 2를 참조하여 상술한 피처 중 하나 또는 그 이상을 포함할 수 있다. 게이트 구조체(108)는 도 1의 게이트 구조체(108) 및/또는 상기 논의된 도 2의 게이트 구조체(208)와 실질적으로 유사할 수 있다. 게이트 구조체(108)는 게이트 유전체 층 및 게이트 유전체 층 위에 형성되는 금속 층을 가지는 게이트 스택과 같은 금속 게이트 구조체일 수 있다. 일부 예에서, 금속 층은 예를 들어, (예를 들어, P-타입 일 함수 금속(PWFM)과 같은) 제 1 금속 재료, 제 1 금속 재료 위에 (예를 들어, N-타입 일 함수 금속(NWFM)과 같은) 제 2 금속 재료, 및 제 2 금속 재료 위에 (예를 들어, 충전 금속(예를 들어, 텅스텐)과 같은) 제 3 금속 재료 등을 포함하는 복수의 금속 재료를 포함할 수 있다. 도 3은 게이트 구조체(108)가 불연속이도록, 그리고 본원에 설명된 바와 같은 금속 게이트 라인-절단 프로세스의 일부로서 형성될 수 있는 금속 게이트 절단 영역(210)을 더 도시한다. 다양한 경우에, 후속적인 프로세싱 단계에서, 유전체 층(322)은 금속 게이트 절단부(210)의 영역 내에 그리고 게이트 세그먼트(108A, 108B)를 삽입하면서 형성될 수 있다. 유전체 층(322)은 격리 영역(106)의 재료 및/또는 ILD 층(320)으로 예시되는 근처의 ILD 층의 유전체 재료와 다른 유전체 조성일 수 있다. ILD 층(320)은 화학 기상 증착(CVD) 또는 다른 적합한 성막 프로세스에 의해 형성될 수 있고 일부 실시예에서 성막 후에 평탄화될 수 있다. ILD 층(320)은 그 조성의 비-제한 예로서, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 탄소 함유 유전체, TEOS 및 이들의 조합을 포함할 수 있고, 로우-k, 하이-k 또는 산화물 유전체일 수 있고, ILD 층을 위한 다른 알려진 재료로 형성될 수 있다. ILD 층(320)이 단일 층으로서 예시되지만 디바이스가 전형적으로 또한 스페이서 엘리먼트(spacer element), 에칭 스톱 층(etch stop layer) 등과 같은 다른 유전체 재료를 포함하는 것이 주목된다.
도 3은 금속 게이트 절단 영역(210)이 STI(106)의 최상면을 지나 아래로 연장되는 것을 도시한다(예를 들어, 절단부는 STI(106) 내로의 오버-에칭(over-etch)을 가진다). 그러나, 다른 실시예에서, 금속 게이트-절단부는 STI 구조체(106)의 최상면으로 연장될 것이거나 STI 구조체(106)를 통해 기판(102)까지 연장될 수 있다. 도 3은 절단 영역(210)을 충전하는 유전체(322)가 STI(106)의 최상면과 평행한 평면에 관하여 각도(A)를 가지는 것을 도시한다. 일부 실시예에서, 각도(A)는 대략 80도 내지 90도 사이에 있다.
절단 영역(210)의 프로파일(profile)이 도 4에 예시된 바와 같은 STI(106)의 최상면과 동평면인 포인트에서 더 큰 폭(W3)에 의해 특성화되는 프로파일을 가지는 것이 주목된다. 더 큰 폭(W3)은 상부 부분에서 실질적으로 일정한 폭(W1)으로 테이퍼링한다. 더 큰 폭 아래의 하부 부분은 또한 실질적으로 일정한 폭(W2)을 획득할 수 있다. 일 실시예에서, W1 및 W2는 실질적으로 동일하다. 일 실시예에서, 폭(W1)을 가지는 상부 영역을 규정하는 측벽 및 폭(W2)을 가지는 하부 부분을 규정하는 측벽이 동일 선상에 있다(collinear). 일 실시예에서, 바닥 부분은 STI(106)의 최상면 아래의 높이(H)를 가진다. 높이(H)는 STI(106)의 두께의 대략 10% 내지 70% 사이에 있을 수 있다. 일 실시예에서, STI(106)의 최상면에 평행한 평면에 관하여 대략 75도와 대략 90도 사이의 각도(B)에서 폭(W3)으로부터 폭(W1)으로 프로파일이 테이퍼링된다. 다시 말해, 일부 실시예에서 절단 영역을 충전하는 유전체 층(322)의 측벽은 하부 기판의 최상면에 직교로 배치된다. 일부 실시예에서, 유전체 층(322)의 측벽은 기판의 최상면 및/또는 격리 영역(106)에 수직으로 적어도 5도 내려가는 각도로 배치된다.
이제 도 5를 참조하면, 적어도 일부 실시예에 따른 반도체 제조 방법(500)의 흐름도가 도시된다. 추가적인 단계는 또한 방법(500) 전에 방법(500) 동안 그리고 방법(500) 후에 제공될 수 있고, 설명된 일부 단계는 방법의 추가적인 실시예를 위한 다른 단계 전에 또는 다른 단계 후에 교체될 수 있고, 제거될 수 있거나 이동될 수 있다. 또한 방법(500)이 예시적인 것이 주목되고, 후속하는 청구범위에 명시적으로 인용되는 것을 넘어서 본 개시물을 제한하는 것이 아니다. 방법(500)은 도 6a, 6b, 7a, 7b, 8a, 8b, 8c, 9a, 9b, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 12c, 13a 및 13b와 함께 이하에 더 설명될 것이다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a 및 13a는 도 1의 섹션 XX'에 의해 규정되는 평면에 실질적으로 평행한 평면을 따른 FinFET 구조체(600)의 단면도를 도시하고, 도 6b, 7b, 8b, 9b, 10b, 11b, 12b 및 13b는 도 1의 섹션 YY'에 의해 규정되는 평면에 실질적으로 평행한 평면을 따른 구조체(600)의 단면도를 도시한다.
다양한 실시예에서, 방법(500)은 핀 및 격리 영역을 포함하는 기판이 제공되는 블록(502)에서 시작한다. 도 6a 및 6b의 예를 참조하여, 블록(502)의 실시예에서, 예시적인 구조체(600)가 도시된다. 서브구조체(substructure) (600)는 FinFET 구조체의 일부일 수 있다. 구조체(600)는 기판(102) 및 격리 영역(106)으로부터 연장되는 핀 엘리먼트(104)와 같이 도 1을 참조하여 상술한 피처 중 하나 또는 그 이상을 포함할 수 있다.
방법(500)은 그 후에 더미 게이트가 기판 상에 형성되는 블록(504)으로 진행한다. 도 6a 및 6b에 예시된 바와 같이, 더미 게이트 구조체(602)가 핀-엘리먼트(104) 상에 그리고 그 주변에 배치된다.
더미 게이트 구조체(602)는 (예를 들어, 계면 층 및/또는 게이트 유전체 층을 포함하는) 유전체 층 및 오버라잉 게이트 전극 층을 가지는 게이트 스택을 포함할 수 있다. 일부 실시예에서, 게이트 전극 층은 폴리실리콘이다. 더미 게이트 구조체(602)의 게이트 유전체 층은 희생적일 수 있거나 일부 실시예에서 최종 디바이스에 유지될 수 있다. 더미 게이트 구조체(602)는 금속 게이트를 도입하는 적합한 게이트 교체 프로세스에서 포함하는 기판(102)으로부터 후속적으로 제거될 수 있다.
도 6a의 예에 도시된 바와 같이, 더미 게이트 구조체(602)는 더미 게이트 구조체(602)의 바닥 폭이 더미 게이트 구조체(602)의 최상부 부분보다 더 크도록 "풋팅 프로파일(footing profile)"을 가질 수 있다. "풋팅 프로파일"은 더 큰 바닥 폭으로부터 더 작은 최상부 폭까지 연장되는 테이퍼링된 측벽을 가지는 바닥 부분을 포함한다. 테이퍼링된 측벽은 또한 기판(102)의 표면 및/또는 격리 영역(106)의 최상면에 직교하는 측벽으로 지칭된다. "풋팅 프로파일"은 더미 게이트 구조체(602)를 형성하기 위해 사용되는 노출, 현상 및/또는 에칭 프로세스로부터 발생될 수 있고 도 4를 참조하여 상기 논의된 바와 같은 구성을 포함할 수 있다.
층간(ILD) 유전체(320)는 더미 게이트 구조체(602) 근처에 배치된다. ILD 층(320)은 도 3 및 4에서 상기에 논의된 바와 실질적으로 유사할 수 있다.
방법(500)은 그 후에 더미 게이트 구조체가 기판 위에 트렌치를 형성하여 제거될 수 있는 블록(506)으로 진행한다. 일부 실시예에서, 특정한 다른 층이 예를 들어, 더미 게이트 구조체(602)의 측벽 상에 배치되는 스페이서 엘리먼트와 같은 트렌치 측벽을 규정하기 위해 사용될 수 있더라도, 트렌치는 ILD 층(320)에 형성된다. 더미 게이트 구조체의 제거는 더미 게이트 구조체(602)에 대해 선택적인 습식 및/또는 건식 에칭 프로세스를 포함할 수 있다. 일 예에서, HNO3, H2O 및 HF를 포함하는 에칭 용액은 더미 게이트 구조체(602)의 폴리실리콘을 제거하기 위해 사용될 수 있다. 다른 예에서, 폴리실리콘 층을 선택적으로 제거하기 위해 염소(Cl)-기반 플라즈마가 사용될 수 있다. 도 7a 및 7b는 더미 게이트 구조체(602)의 제거에 의해 형성되는 트렌치(702)를 예시한다.
방법(500)은 그 후에 금속 게이트 구조체가 더미 게이트의 제거에 의해 제공되는 트렌치에 형성되는 블록(508)으로 진행한다. 금속 게이트 구조체는 계면 층, 게이트 유전체 층, 일 함수 층, 배리어 층(barrier layer), 접착 층(adhesion layer), 확산 층(diffusion layer), 금속 충전 층, 및/또는 트렌치 내에 형성되는 다른 적합한 층 중 하나 또는 그 이상을 포함하는 복수의 층을 포함할 수 있다.
도 8a 및 8b의 예를 참조하면, 금속 게이트 구조체(804)는 핀(104) 위에 그리고 그 주변을 포함하는 기판(102) 상에 형성된다. 금속 게이트 구조체(804)는 도 8c의 예에 예시된 바와 같은 복수의 층을 포함한다. 도 8c의 실시예는 단지 예시적이고 후속하는 청구범위에 구체적으로 인용되는 것을 벗어난 조성, 층의 수 또는 층의 구성에 제한하려는 것이 아님이 주목된다.
금속 게이트 구조체(804)는 일 함수 층을 포함할 수 있다. 일부 실시예에서, 일 함수 금속 층은 p-타입 일 함수 금속(PWFM)을 포함한다. 단지 예시로서, PWFM 층은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 그 조합을 포함할 수 있다. 다양한 실시예에서, PWFM 층은 PVD, CVD, 전자 빔(e-beam) 증발 및/또는 다른 적합한 프로세스를 사용하여 형성될 수 있다. 금속 게이트 구조체(804)는 예시로서, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 그 조합을 포함할 수 있는 n-타입 일 함수 층(NWFM)을 포함하는 금속 층의 일 함수 층을 포함할 수 있다. 다양한 실시예에서, NWFM 층은 PVD, CVD, 전자 빔(e-beam) 증발 및/또는 다른 적합한 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 충전 금속 층, 배리어 층, 확산 층, 및/또는 다른 적합한 층이 금속 게이트 구조체의 복수의 층에 포함된다. 금속 게이트 구조체(804)의 예시적인 금속 층은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 그 조합과 같은 다른 금속을 포함할 수 있다.
금속 게이트 구조체(804)는 또한 금속 게이트 구조체(804)의 금속 층 아래의 게이트 유전체 층(그리고 일부 경우에 하부 계면 층)을 포함한다. 게이트 유전체 층은 하프늄 산화물과 같은 하이-k 유전체를 포함할 수 있다.
도 8c는 금속 게이트 구조체(804')를 포함하는 복수의 층의 스택으로서 예시되는 금속 게이트 구조체(804)의 일 실시예를 예시한다. 도 8c의 예시적인 금속 게이트 구조체(804')는 하이-k 게이트 유전체 층(806)을 포함한다. 일 실시예에서, 하이-k 유전체 층(806)은 하프늄 산화물이다. 일부 실시예에서, 도시되지 않은 하이-k 게이트 유전체(806) 아래에 계면 층(예를 들어, 실리콘 산화물)이 있다. 제 1 금속 층(808)은 하이-k 게이트 유전체 층(806) 상에 배치된다. 일 실시예에서, 제 1 금속 층(808)은 티타늄 질화물(TiN)을 성막함으로써 형성된다. 일부 실시예에서, 금속 게이트 구조체(804')가 형성된 구조에서, 금속 층(808)의 조성은 TiN 및 (예를 들어, 둘러싸는 층으로부터의 확산으로 인한) 실리콘 또는 TiSiN을 포함할 수 있다. 일 실시예에서, 제 1 금속 층(808)은 탄탈륨 질화물(TaN) 또는 TaSiN을 성막함으로써 형성된다. 일부 실시예에서, 금속 게이트 구조체(804')가 형성된 구조에서, 금속 층(808)의 조성은 (예를 들어, 둘러싸는 층으로부터의 확산으로 인한) TaN 및 실리콘을 포함할 수 있다.
제 2 금속 층(810)은 제 1 금속 층(808) 상에 배치된다. 일 실시예에서, 제 2 금속 층(810)은 TaN을 포함한다. 일 실시예에서, 제 3 금속 층(812)은 TiN을 포함한다. 일 실시예에서, 제 4 금속 층(814)은 TiAl을 포함한다. 일 실시예에서, 제 5 금속 층(816)(예를 들어, 충전 금속 층)은 TiN을 포함한다. 따라서, 일부 실시예에서, 제 1 금속 층(808)은 TiSiN을 포함하고, 제 2 금속 층(810)은 TaN을 포함하고, 제 3 금속 층(812)은 TiN을 포함하고, 제 4 금속 층은 TiAl을 포함하고 및/또는 제 5 금속 층은 TiN을 포함한다. 리마인더(reminder)로서, 이들 조성은 예시적이고 이하의 청구범위에 구체적으로 인용되는 것에만 제한된다. 이들 층 중 임의의 하나 또는 그 이상은 원자 층 증착(ALD), 물리적 기상 증착(PVD), 플라즈마 강화 CVD를 포함하는 CVD, 및/또는 다른 적합한 성막 프로세스를 사용하여 형성될 수 있다. 게이트 구조체(804')는 근처의 ILD 층의 유전체 재료와 같은 유전체(엘리먼트(320)로서 표기됨) 또는 게이트 구조체에 접하여 형성되는 스페이서 엘리먼트와 같은 다른 유전체 피처에 의해 둘러싸인다.
방법(500)은 금속 게이트 구조체의 형성 동안 수행되는 하나 또는 그 이상의 화학 기계적 연마(CMP) 프로세스를 포함할 수 있음이 주목된다.
방법(500)은 하드 마스크 층이 성막되고 패터닝되는 블록(510)으로 진행한다. 일부 실시예에서, 하드 마스크 층은 패터닝된 실리콘 질화물(SiN) 층을 포함할 수 있다. 대안적으로, 일부 실시예에서, 하드 마스크 층은 실리콘 산화질화물, 실리콘 탄화물 또는 다른 적합한 재료와 같은 패터닝된 유전체 층을 포함할 수 있다. 도 8a 및 8b의 예를 참조하면, 하드 마스크 층(802)이 성막된다. 도 9a 및 9b의 예를 참조하면, 하드 마스크 층(802)이 패터닝된다. 일부 실시예에서, 패터닝된 하드 마스크 층(802)은 금속 게이트 라인-절단이 수행되는 하부 영역을 규정하는 개구(902)를 포함한다. 예를 들어, 일부 경우에, 개구(902)는 도 2의 금속 게이트 절단 패턴(210)과 유사한 금속 게이트 절단 패턴에 대응할 수 있다. 다양한 실시예에서, 게이트 구조체(804) 중 하나 또는 그 이상의 일부분이 개구(902) 내에 노출된다.
방법(500)은 금속 게이트 라인-절단 프로세스가 수행되는 블록(512)으로 진행한다. 도 10a, 10b, 10c, 11a, 11b, 11c 및 12a, 12b, 12c의 예를 참조하면, 블록(512)의 실시예에서, 금속 게이트 라인-절단 프로세스는 일련의 에칭 단계에서 수행된다.
일부 실시예에서, 블록(512)은 도 5에서 블록(512A, 512B 및 512C)으로서 예시되는 3개의 에칭 단계에서 수행된다. 일 실시예에서, 블록(512A, 512B 및 512C)은 단계를 삽입하지 않고서 순차적으로 그리고 순서대로 수행된다. 일부 실시예에서, 블록(512A, 512B 및 512C)은 세정(cleaning) 또는 린스(rinse)/건식 단계를 삽입하면서, 순차적으로 그리고 순서대로 수행된다. 일부 실시예에서, 블록(512A, 512B 및 512C)의 각각은 예를 들어 서로 다른 툴(tool)에 의해 수행되고, 각 에칭 단계는 서로 다른 챔버에서 수행된다.
블록(512)의 금속 게이트-절단 프로세스는 블록(512A)의 제 1 에칭 프로세스로 시작할 수 있다. 일 실시예에서, 제 1 에칭 프로세스는 건식 에칭 프로세스이다. 제 1 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 예를 들어, 제 1 에칭 프로세스는 절단 영역을 발생시키는 실질적으로 수직인 측벽으로 금속 게이트 구조체를 절단하는 것을 제공할 수 있다.
일부 실시예에서, 제 1 에칭 프로세스는 다음 중 하나 또는 그 이상의 건식 에칭 파라미터를 포함한다.
Gas - 가스
Pressure : - 압력 :
Post Cure : Gas : - 사후 큐어 : 가스 :
Power - 파워
일부 실시예에서, 블록(512A)의 제 1 에칭 프로세스 후에, 절단 영역에 남아있는 원하지 않는, 잔여 금속 금속 게이트 재료가 존재한다. 도 10a에 예시된 바와 같이, 제 1 에칭 프로세스가 절단 영역(1002)을 형성한 후에 잔여 부분(1004)이 제공된다. 일부 실시예에서, 잔여 부분(1004)은 금속 게이트 구조체의 게이트 유전체 층 및 오버라잉 금속 함유 층을 포함한다. 일부 실시예에서 잔여 부분(1004)에서의 오버라잉 금속 함유 층은 티타늄 또는 탄탈륨 중 적어도 하나를 포함한다. 일부 실시예에서 잔여 부분(1004)에서의 오버라잉 금속 함유 층은 티타늄 질화물 또는 탄탈륨 질화물 중 적어도 하나를 포함한다. 일부 실시예에서 잔여 부분(1004)에서의 오버라잉 금속 함유 층은 티타늄 또는 탄탈륨, 질소 및 실리콘(예를 들어, 둘러싸는 층으로부터 확산된 실리콘) 중 적어도 하나를 포함한다. 도 10c는 예시적인 금속 게이트 구조체(804')에 대해, 블록(512A)의 제 1 에칭 프로세스 후에, 잔여 부분(1004')이 게이트 유전체 층(806) 및 오버라잉 금속 함유 층(808)을 포함하는 것을 예시한다. 일부 실시예에서, 잔여 부분(1004')은 또한 금속 함유층(810)의 일부분을 포함한다. 따라서, 예시로서, 일부 실시예에서, 제 1 에칭 프로세스 후에, 티타늄, 탄탈륨, 티타늄/탄탈륨 질소(TiN/TaN), 및/또는 티타늄(또는 탄탈륨) 질소 및 실리콘(TiSiN/TaSiN)은 절단 영역(1002)에 남아있다. 일 실시예에서, 이들 조성 중 하나 또는 그 이상은 층(808)의 일부분으로부터 남아있다. 추가적인 실시예에서, 층(810)의 일부분은 또한 절단 영역(1002)에 남아있고 또한 티타늄, 탄탈륨, 티타늄/탄탈륨 질소(TiN/TaN)를 포함할 수 있다. 추가적인 실시예에서, 층(810)은 (층(808)과 비교하여) 티타늄 또는 탄탈륨 중 다른 하나를 포함할 수 있고 및/또는 티타늄 또는 탄탈륨 중 다른 하나의 질화물일 수 있다. 도 10b는 제 1 에칭 프로세스가 STI 구조체(106)로 연장되는 것을 도시함이 주목된다. 그러나, 다른 실시예에서, 제 1 에칭 프로세스는 STI 구조체(106)의 최상면으로 연장된다. 일부 실시예에서 제 1 에칭 프로세스는 STI 구조체(106)를 통해 기판(102)으로 연장된다. 도 10a에 예시된 바와 같이, 잔여 부분(1004)은 STI 구조체의 최상면의 평면 아래에 (STI 구조체(106)에 의해 규정되는) 측벽의 길이를 가지는 개구(1002)의 측벽을 따라 배치될 수 있음이 주목된다. 일부 실시예에서, 이러한 개구의 측벽은 선형이고 개구의 상부 측벽과 동일 선상에 있을(collinear) 것이다.
블록(512)의 금속 게이트 절단 프로세스는 그 후에 블록(512B)의 제 2 에칭 프로세스로 진행한다. 일 실시예에서, 제 2 에칭 프로세스는 건식 에칭 프로세스이다. 제 2 에칭 프로세스는 등방성 에칭 프로세스(예를 들어, 건식 에칭 등방성 프로세스)일 수 있다. 일 실시예에서, 제 2 에칭 프로세스는 TiN, TaN, TaSiN, W 및/또는 SiN을 에칭하기 위한 능력을 가지도록 선택된다. 제 2 에칭 프로세스는 에천트(etchant)로서 NF3을 포함할 수 있다. 제 2 에칭 프로세스는 하이-k 유전체를 에칭하지 않고서 TiN, TaN 및/또는 TaSiN 조성을 에칭하는 것을 제공할 수 있다. 제 2 에칭 프로세스는 TiAl 조성을 에칭하지 않고서 TiN, TaN 및/또는 TaSiN 조성을 에칭하는 것을 제공할 수 있다. 제 2 에칭 프로세스는 ILD 층(320)의 유전체 재료, 스페이서 엘리먼트, STI(106) 등과 같은 임의의 둘러싸는 유전체를 에칭하지 않고서 TiN, TaN, 및/또는 TaSiN 조성을 에칭하는 것을 제공할 수 있다. 일 실시예에서, ILD 층(320) 및/또는 STI 층(106)은 실리콘 산화물을 포함한다. 제 2 에칭 프로세스는 실질적으로 실리콘 산화물을 에칭하지 않도록 선택적일 수 있다. 다시 말해, 제 2 에칭 프로세스는 실리콘 산화물을 에칭하지 않고서, TiN, TaN 및/또는 TaSiN 조성을 에칭하는 것을 제공하도록 선택될 수 있다. 일부 실시예에서, 제 2 에칭 프로세스의 등방성 본질로 인해, TaN, TiN, TaSiN 및/또는 TiSiN 층과 같은 잔여 금속 함유 층은 절단 영역에서 측면으로 에칭될 수 있다. 예시적인 제 2 에칭 프로세스의 에칭 속도는 도 14에 제공된다.
일부 실시예에서, 제 2 에칭 프로세스는 섭씨 50도 내지 75도 사이에서 수행될 수 있다. 일부 실시예에서, 제 2 에칭 프로세스는 대략 60초 내지 180초 사이 동안 수행될 수 있다. 일 실시예에서, 제 2 에칭 프로세스의 가스는 NF3를 포함한다. 일부 실시예에서, 가스는 O2를 더 포함한다.
도 11a에 도시된 바와 같이, 제 1 에칭 프로세스 후에 제공되는 잔여 부분(1004)은 남아있는 잔여 부분(1102)을 제공하기 위해 제 2 에칭 프로세스에 의해 (측면으로 포함하여) 에칭된다. 즉, 제 2 에칭 프로세스 후에, 남아있는 잔여 부분(1102)은 도 11a에 예시된 바와 같은 절단 영역(1002)에 배치된다. 일부 실시예에서, 남아있는 잔여 부분(1102)은 게이트 유전체 층의 재료를 포함한다. 도 11c는 예시적인 금속 게이트 구조체(804')에 대해, 블록(512B)의 제 2 에칭 프로세스 후에(예를 들어, 건식 등방성 에칭 후에), 남아있는 잔여 부분(1102')은 게이트 유전체 층(806)을 포함하는 것을 예시한다. 따라서, 예시로서, 일부 실시예에서, 제 2 에칭 프로세스 후에, 하이-k 유전체(예를 들어, HFO2)를 포함하는 게이트 유전체 층(806)의 일부분이 남아있다.
일부 실시예에서, 제 2 에칭 프로세스는 TaN보다 더 큰 TiSiN의 에칭 속도 및/또는 TiN보다 더 큰 TaN의 에칭 속도를 가진다. 일부 실시예에서, 하드 마스크 또는 BARC 에칭 속도가 대략 4.5 내지 12 옹스트롬(Angstrom)/분이다. 하드 마스크 또는 BARC에 대한 에칭 속도는 따라서 BARC/HM 손실을 최소화하기 위해 제어될 수 있다.
일부 실시예에서, 제 2 에칭 프로세스는 에칭 동안 ILD 층(320) 내로 관통할 수 있는 플루오르(F)를 포함하는 에천트를 사용한다. 일부 실시예에서, 이것은 제 2 에칭 프로세스(512B) 전으로부터 제 2 에칭 프로세스(512B) 후까지 ILD 층(320)의 두께를 증가시킬 수 있다. 일부 실시예에서, ILD 층(320)은 제 2 에칭 프로세스가 수행된 후에 F 이온을 포함하는 실리콘 이산화물(SiO2)을 포함한다.
블록(512)의 금속 게이트-절단 프로세스는 그 후에 블록(512C)의 제 3 에칭 프로세스로 진행한다. 일 실시예에서, 제 3 에칭 프로세스는 습식 에칭 프로세스일 수 있다. 일부 실시예에서, 제 3 에칭 프로세스는 희석된 플루오르화 수소산 에칭(dilute hydrofluoric acid etch)을 포함한다. 예를 들어, 대략 500 (DI) : 1 (HF)와 2000 (DI) : 1 부분 (HF) 사이의 희석된 HF(DHF) 에천트가 사용될 수 있다. 일부 실시예에서, 제 3 에칭 프로세스는 기판으로부터 임의의 잔여 게이트 유전체 층(예를 들어, 하이-k 유전체)을 제거하기 위해 선택된 에천트를 가진다. 일부 실시예에서, 제 3 에칭 프로세스는 게이트 유전체 층의 조성(예를 들어, HfO2와 같은 하이-k 유전체)에 대해 선택적이다. 예를 들어, 제 3 에칭 프로세스의 에천트는 ILD(320) 또는 격리 영역(106)과 같은 하드 마스크 또는 다른 유전체 층을 실질적으로 에칭하지 않을 수 있다. 도 12a, 12b 및 12c의 예에 예시된 바와 같이, 잔여 부분(1102)은 제 3 에칭 프로세스 후에 기판(102)으로부터 제거되었다. 금속 게이트 구조체(804)의 원래 "풋팅 프로파일"로 인해, 절단 금속 게이트 프로세스의 최종 개구(1002)는 또한 다른 부분(예를 들어, STI(106) 내의 최상부 영역 및 바닥 영역)보다 더 넓은 일 부분에서의 폭을 포함한다.
개구(1002)의 프로파일은 STI(106)의 최상면과 동평면인 포인트에서 더 큰 폭(W3)에 의해 특성화되는 프로파일을 가진다. 더 큰 폭은 상부 부분에서 실질적으로 일정한 폭(W1)으로 테이퍼링한다. 더 큰 폭 아래의 하부 부분은 또한 실질적으로 일정한 폭(W2)을 얻을 수 있다. 일 실시예에서, 대략 75 내지 90도 미만 사이의 각도에서 폭(W3)으로부터 폭(W1)으로의 프로파일이 테이퍼링된다. 다시 말해, 개구(1002)의 측벽은 하부 표면(102)의 최상면에 직교한다. 폭(W3) 위 및 아래의 개구(1002)의 영역의 측벽은 서로 동일 선상에 있고 그리고/또는 기판(102)의 최상면과 실질적으로 수직인 측벽을 포함한다.
따라서, 블록(512)은 라인 절단 영역(1002)에서 금속 게이트 구조체(802)의 일부분을 제거하는 멀티-단계 에칭 프로세스를 제공한다. 일부 실시예에서, 라인-절단 영역(1002)은 하부 격리 영역(106)으로 연장되고 서로로부터 현재-인접한 게이트 스택에서 전도성 게이트 금속 층을 효과적으로 분리한다. 다른 실시예에서, 라인 절단 영역(1002)은 격리 영역(106)을 통해 연장된다. 따라서, 개구(1002)는 기판(102)의 표면으로 연장될 수 있다.
상술한 바와 같이, 블록(512)에서의 일련의 에칭 단계인, 본 개시물의 실시예는 근처의 유전체 층에 대한 손상에 대해 절단 영역 내의 금속 층의 상당한 오버 에칭을 필요로 하지 않을 수 있지만, 라인-절단 영역에서의 금속 게이트 구조체의 원하지 않는 잔여 층의 제거를 제공할 수 있다. 잔여물의 제거로 인해 EBI 디바이스 성능이 개선될 수 있다. 제어된 에칭 프로세스는 금속 층의 오버 에칭을 발생시키는 금속 측면 에칭을 감소시킬 수 있다. 예를 들어, 일부 실시예에서, 블록(512)의 단계는 에칭이 오버라잉 하드 마스크(예를 들어, 하드 마스크(802))의 손실을 최소화하고 및/또는 손실을 방지하도록 제공될 수 있다. 따라서, 본 개시물의 하나 또는 그 이상의 실시예에서, 프로세스 윈도우는 절단-금속 게이트 프로세스에 대해 확대될 수 있다. 일부 실시예에서, 폭(W1)은 상기 논의된 바와 같은 선택적 에칭을 가지는 절단 프로세스 동안 적절하게 유지되는 임계 치수(critical dimension)일 수 있다.
방법(500)은 구조체(600) 상에 제조가 계속되는 블록(514)으로 진행한다. 일부 실시예에서, 유전체 층이 절단 영역에 성막된다. 추가적인 실시예에서, CMP 프로세스가 수행된다. 도 13a 및 13b의 예를 참조하면, 블록(514)의 실시예에서, 유전체 층(1302)이 성막될 수 있고 유전체 층(130)의 최상면을 평탄화하기 위해 CMP 프로세스가 수행된다. 일부 실시예에서, 유전체 층(1302)은 실리콘 산화물, 실리콘 질화물, 산화질화물, 및/또는 다른 적합한 유전체 재료 층을 포함할 수 있다. 따라서, 다양한 실시예에서, 유전체 층(1302)은 이웃하는 게이트 스택의 게이트 금속 라인을 전기적으로 격리하도록 더 기능할 수 있다. 유전체 층(1302)은 ILD 층(320) 및/또는 격리 영역(106)과 다른 조성일 수 있다.
FinFET 구조체(600)는 기술분야에 알려진 다양한 피처 및 영역을 형성하기 위해 계속해서 추가적인 프로세싱을 경험할 수 있다. 예를 들어, 후속적인 프로세싱은 기판 상에 다양한 컨택트/비아(via)/라인 및 다층 상호연결 피처(예를 들어, 금속 층 및 층간 유전체)를 형성할 수 있고, 하나 또는 그 이상의 FinFET 디바이스를 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처를 연결하도록 구성될 수 있다. 추가적인 예에서, 다층 상호연결부는 비아 또는 컨택트와 같은 수직 상호연결부 및 금속 라인과 같은 수평 상호연결부를 포함할 수 있다. 다양한 상호연결 피처는 구리, 텅스텐 및/또는 규화물을 포함하는 다양한 전도성 재료를 사용할 수 있다. 일 예에서, 다마신(damascene) 및/또는 듀얼 다마신 프로세스(dual damascene process)는 구리 관련 멀티층 상호연결 구조를 형성하기 위해 사용된다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법은, 기판 상에 제 1 핀(fin) 및 제 2 핀 - 상기 제 1 핀은 제 1 게이트 영역을 가지고 상기 제 2 핀은 제 2 게이트 영역을 가짐 - 을 형성하는 단계; 상기 제 1 및 제 2 게이트 영역 위에 금속-게이트 라인 - 상기 금속-게이트 라인은 상기 제 1 핀으로부터 상기 제 2 핀으로 연장됨 - 을 형성하는 단계; 및 상기 금속-게이트 라인을 제 1 금속 게이트 라인 및 제 금속 2 게이트 라인으로 분리하기 위해 라인-절단 프로세스를 수행하는 단계를 포함하고, 상기 라인-절단 프로세스는, 제 1 에칭(etch)을 수행하는 단계; 상기 제 1 에칭 후에, 제 2 에칭을 수행하는 단계; 및 상기 제 2 에칭 후에, 제 3 에칭을 수행하는 단계를 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 라인-절단 프로세스를 수행하는 단계는, 상기 금속-게이트 라인 위에 패터닝된 하드 마스크 - 상기 패터닝된 하드 마스크는 개구를 규정함 - 를 형성하는 단계; 및 상기 개구를 통해 상기 금속-게이트 라인을 에칭하는 단계를 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 제 1 에칭은 건식 에칭이고, 상기 제 2 에칭은 건식 에칭이고, 상기 제 3 에칭은 습식 에칭이다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 제 1 에칭은 이방성 에칭이고 상기 제 2 에칭은 등방성 에칭이다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 제 2 에칭은 상기 금속-게이트 라인의 금속 함유 층의 잔여 부분을 제거한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 금속 함유 층은 티타늄 질화물을 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 금속 함유 층은 실리콘을 더 포함한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 제 3 에칭은 게이트 유전체 층의 잔여 부분을 제거한다.
본 개시의 실시형태에 따른 반도체 디바이스 제조 방법에 있어서, 상기 게이트 유전체 층의 잔여 부분은 하프늄 산화물이다.
본 개시의 다른 실시형태에 따른 방법은, 기판 위의 트렌치에 금속 게이트 구조체를 형성하는 단계; 및 상기 금속 게이트 구조체의 제 1 부분 및 상기 금속 게이트 구조체의 제 2 부분 - 상기 제 1 및 제 2 부분은 그 사이의 절단 영역을 가짐 - 을 형성하기 위해, 상기 금속 게이트 구조체 상에 절단 게이트 프로세스를 수행하는 단계를 포함하고, 상기 금속 게이트 구조체를 형성하는 단계는, 게이트 유전체 층을 형성하는 단계; 상기 게이트 유전체 층 위에 제 1 금속 층을 형성하는 단계; 및 상기 제 1 금속 층 위에 제 2 금속 층을 형성하는 단계를 포함하고, 상기 절단 게이트 프로세스를 수행하는 단계는, 상기 제 2 금속 층의 제 1 영역, 상기 제 1 금속 층의 제 1 영역 및 상기 게이트 유전체 층의 제 1 영역을 제거하기 위해 제 1 에칭 프로세스를 수행하는 단계; 상기 제 1 금속 층의 제 2 영역을 제거하기 위해 제 2 에칭 프로세스를 수행하는 단계; 및 상기 게이트 유전체 층의 제 2 영역을 제거하기 위해 제 3 에칭 프로세스를 수행하는 단계를 포함한다.
본 개시의 다른 실시형태에 따른 방법은, 상기 제 3 에칭 프로세스를 수행하는 단계 후에 상기 절단 영역에 유전체 재료를 형성하는 단계를 더 포함한다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 2 금속 층은 상기 제 1 에칭 프로세스에 의해 상기 절단 영역으로부터 완전히 제거된다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 1 금속 층은 상기 제 1 에칭 프로세스 및 상기 제 2 에칭 프로세스의 조합에 의해 상기 절단 영역으로부터 완전히 제거된다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 게이트 유전체 층은 상기 제 1 에칭 프로세스, 상기 제 2 에칭 프로세스 및 상기 제 3 에칭 프로세스의 조합에 의해 상기 절단 영역으로부터 완전히 제거된다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 2 에칭 프로세스는 상기 제 1 금속 층에 대해 선택적이다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 3 에칭 프로세스는 상기 게이트 유전체 층에 대해 선택적이다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 기판으로부터 연장되는 제 1 핀(fin) 및 제 2 핀으로서, 상기 제 1 핀은 제 1 게이트 영역을 가지고 상기 제 2 핀은 제 2 게이트 영역을 가지며, 상기 제 1 핀과 상기 제 2 핀 사이에 얕은 트렌치 격리(shallow trench isolation: STI) 구조체가 삽입되는, 상기 제1 핀 및 상기 제 2 핀; 상기 제 1 게이트 영역 위에 배치되는 금속 게이트 구조체의 제 1 부분 및 상기 제 2 게이트 영역 위에 배치되는 상기 금속 게이트 구조체의 제 2 부분으로서, 절단 게이트 영역에 의해 분리되는 상기 금속 게이트 구조체의 제 1 부분 및 제 2 부분; 및 상기 절단 게이트 영역에 배치되는 유전체 층을 포함하고, 상기 금속 게이트 구조체의 제 1 부분은 상기 절단 게이트 영역에 접하는 제 1 면(face)을 가지고, 상기 제 1 면은 상기 STI 구조체 근처의 제 1 폭 및 상기 제 1 폭 위의 제 2 폭을 가지고, 상기 제 2 폭은 상기 제 1 폭보다 작다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 동일 선상에 있다(collinear).
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 절단 게이트 영역은 상기 STI 구조체 근처의 제 1 폭 및 상기 제 1 폭 위의 제 2 폭을 가지는 제 1 유전체 재료를 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 금속 게이트 구조체의 상기 제 1 부분의 상기 제 1 면은 상기 제 2 폭으로부터 상기 제 1 폭으로 테이퍼링된 프로파일(tapered profile)을 갖는다.
전술한 바는 여러 실시예의 피처를 개략하여 당업자가 본 개시물의 양상을 더 잘 이해할 수 있다. 당업자는 본원에 도입된 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식할 것이다. 당업자는 또한 그와 같은 등가물 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않고, 본 개시물의 정신 및 범위로부터 이탈하지 않고서 본원의 다양한 변경, 치환 및 변형을 행할 수 있음을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판 상에 제 1 핀(fin) 및 제 2 핀 - 상기 제 1 핀은 제 1 게이트 영역을 가지고 상기 제 2 핀은 제 2 게이트 영역을 가짐 - 을 형성하는 단계;
    상기 제 1 및 제 2 게이트 영역 위에 금속-게이트 라인 - 상기 금속-게이트 라인은 상기 제 1 핀으로부터 상기 제 2 핀으로 연장됨 - 을 형성하는 단계; 및
    상기 금속-게이트 라인을 제 1 금속 게이트 라인 및 제 2 금속 게이트 라인으로 분리하기 위해 라인-절단 프로세스를 수행하는 단계
    를 포함하고,
    상기 라인-절단 프로세스는,
    제 1 에칭(etch)을 수행하는 단계;
    상기 제 1 에칭 후에, 제 2 에칭을 수행하는 단계; 및
    상기 제 2 에칭 후에, 제 3 에칭을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 라인-절단 프로세스를 수행하는 단계는,
    상기 금속-게이트 라인 위에 패터닝된 하드 마스크 - 상기 패터닝된 하드 마스크는 개구를 규정함 - 를 형성하는 단계; 및
    상기 개구를 통해 상기 금속-게이트 라인을 에칭하는 단계
    를 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제 1 에칭은 건식 에칭이고, 상기 제 2 에칭은 건식 에칭이고, 상기 제 3 에칭은 습식 에칭인 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 제 1 에칭은 이방성 에칭이고 상기 제 2 에칭은 등방성 에칭인 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 제 2 에칭은 상기 금속-게이트 라인의 금속 함유 층의 잔여 부분을 제거하는 것인, 반도체 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 금속 함유 층은 티타늄 질화물을 포함하는 것인, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 금속 함유 층은 실리콘을 더 포함하는 것인, 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 제 3 에칭은 게이트 유전체 층의 잔여 부분을 제거하는 것인, 반도체 디바이스 제조 방법.
  9. 방법에 있어서,
    기판 위의 트렌치에 금속 게이트 구조체를 형성하는 단계; 및
    상기 금속 게이트 구조체의 제 1 부분 및 상기 금속 게이트 구조체의 제 2 부분 - 상기 제 1 및 제 2 부분은 그 사이에 절단 영역을 가짐 - 을 형성하기 위해, 상기 금속 게이트 구조체 상에 절단 게이트 프로세스(cut gate process)를 수행하는 단계
    를 포함하고,
    상기 금속 게이트 구조체를 형성하는 단계는,
    게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제 1 금속 층을 형성하는 단계; 및
    상기 제 1 금속 층 위에 제 2 금속 층을 형성하는 단계
    를 포함하고,
    상기 절단 게이트 프로세스를 수행하는 단계는,
    상기 제 2 금속 층의 제 1 영역, 상기 제 1 금속 층의 제 1 영역 및 상기 게이트 유전체 층의 제 1 영역을 제거하기 위해 제 1 에칭 프로세스를 수행하는 단계;
    상기 제 1 금속 층의 제 2 영역을 제거하기 위해 제 2 에칭 프로세스를 수행하는 단계; 및
    상기 게이트 유전체 층의 제 2 영역을 제거하기 위해 제 3 에칭 프로세스를 수행하는 단계
    를 포함하는 것인, 방법.
  10. 반도체 디바이스에 있어서,
    기판으로부터 연장되는 제 1 핀(fin) 및 제 2 핀으로서, 상기 제 1 핀은 제 1 게이트 영역을 가지고 상기 제 2 핀은 제 2 게이트 영역을 가지며, 상기 제 1 핀과 상기 제 2 핀 사이에 얕은 트렌치 격리(shallow trench isolation: STI) 구조체가 삽입되는, 상기 제1 핀 및 상기 제 2 핀;
    상기 제 1 게이트 영역 위에 배치되는 금속 게이트 구조체의 제 1 부분 및 상기 제 2 게이트 영역 위에 배치되는 상기 금속 게이트 구조체의 제 2 부분으로서, 절단 게이트 영역에 의해 분리되는 상기 금속 게이트 구조체의 제 1 부분 및 제 2 부분; 및
    상기 절단 게이트 영역에 배치되는 유전체 층
    을 포함하고,
    상기 금속 게이트 구조체의 제 1 부분은 상기 절단 게이트 영역에 접하는 제 1 면(face)을 가지고, 상기 제 1 면은 상기 STI 구조체 근처의 제 1 폭 및 상기 제 1 폭 위의 제 2 폭을 가지고, 상기 제 2 폭은 상기 제 1 폭보다 작은 것인, 반도체 디바이스.
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