CN113540214B - 屏蔽盾的刻蚀方法 - Google Patents
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Abstract
本发明公开了一种金属屏蔽盾的刻蚀方法，包含：步骤一，在半导体衬底上多晶硅栅极，再沉积氧化层将多晶硅栅极覆盖包裹；沉积氮化钛层以及钨金属层，所述氮化钛层及钨金属层全面覆盖整个衬底表面；然后再涂布光刻胶，曝光显影之后光刻胶定义出屏蔽盾的形成区域；步骤二，在图案化的光刻胶定义下对钨金属层进行刻蚀，并进行一定量的过刻蚀；步骤三，进行氮化钛层的干法刻蚀工艺对所述氮化钛层进行刻蚀；步骤四，采用过刻蚀将氧化层表面剩余的氮化钛层全部去除；步骤五，通过刻蚀工艺移除全部的光刻胶。本发明能够完全去除形成屏蔽盾的材料层，解决了传统工艺中屏蔽盾刻蚀之后有残留，导致工艺可靠性的问题。
Description
技术领域
本发明涉及半导体器件制造领域，特别是指一种针对RFLDMOS器件的屏蔽盾的刻蚀方法。
背景技术
射频LDMOS（ LDMOS：Laterally Diffused Metal Oxide Semiconductor）器件是半导体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易于和MOS工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率器件，被广泛用于GSM、PCS、W-CDMA基站的功率放大器，以及无线广播与核磁共振等方面。
在射频LDMOS的设计过程中，要求大的击穿电压BV和小的导通电阻Rdson，同时，为获得良好的射频性能，要求其输入电容Cgs和输出电容Cds也要尽可能小，从而减小寄生电容对器件增益与效率的影响。较高的击穿电压有助于保证器件在实际工作时的稳定性。常规的射频LDMOS器件的结构如图1所示，这种结构在衬底表面的栅极结构上覆盖金属层并刻蚀成场板结构，称之为法拉第屏蔽盾（G-Shield）。法拉第屏蔽层的作用是降低反馈的栅漏电容（Cgd），同时由于其在应用中处于零电位，可以起到场板的作用，降低表面电场，从而增大器件的击穿电压，并且能够起到抑制热载流子注入的作用。
屏蔽盾的形成方法一般是在栅极结构制作完成之后，在整个器件表面沉积一层氮化钛层以及一层钨金属，然后以光刻胶保护住屏蔽盾的形成区域，然后直接对钨金属层以及氮化钛层进行刻蚀形成屏蔽盾，如图2及图3所示，由于屏蔽盾对栅极结构形成半包的形态，刻蚀时对栅极另一侧的钨金属层及氮化钛层进行刻蚀时，等离子轰击的刻蚀方法很难将栅极侧墙位置的靠底部的氮化钛层刻蚀干净，导致氮化钛层残留，如果采用过刻蚀的方法可以保证全部移除氮化钛层不产生残留，但是又会导致钨金属层严重过刻蚀而形貌受损。因此，现有工艺很难两全其美地解决上述问题。
发明内容
本发明所要解决的技术问题在于提供一种屏蔽盾的刻蚀方法，形成形貌理想的屏蔽盾结构。
为解决上述问题，本发明所述的屏蔽盾的刻蚀方法，包含如下的工艺步骤：
步骤一，提供一半导体衬底，在所述的半导体衬底上淀积形成一层栅介质层，然后沉积多晶硅层并刻蚀形成多晶硅栅极，再沉积氧化层将多晶硅栅极覆盖包裹；沉积氮化钛层以及钨金属层，所述氮化钛层及钨金属层全面覆盖整个衬底表面；然后再涂布光刻胶，曝光显影之后光刻胶定义出屏蔽盾的形成区域；
步骤二，在图案化的光刻胶定义下对钨金属层进行刻蚀，并进行一定量的过刻蚀；
步骤三，进行氮化钛层的干法刻蚀工艺对所述氮化钛层进行刻蚀；
步骤四，采用过刻蚀将氧化层表面剩余的氮化钛层全部去除；
步骤五，通过刻蚀工艺移除全部的光刻胶。
进一步地改进是，所述步骤一中，半导体衬底为硅衬底，或者是锗硅、砷化镓、氮化镓、碳化硅衬底；所述栅介质层为氧化硅层。
进一步地改进是，所述的氮化钛层的典型厚度为50～500Å，钨金属层的典型厚度为500～2000Å。
进一步地改进是，所述的钨金属层刻蚀采用氟基或氯基气体作为刻蚀气体进行刻蚀，或者是在刻蚀时在氟基或氯基气体的基础上再通入氮气作为混合刻蚀气体。
进一步地改进是，所述步骤三中氮化钛层刻蚀采用各向同性的干法刻蚀工艺进行刻蚀，将光刻胶覆盖范围以外的栅介质层上氮化钛层全部去除。
进一步地改进是，所述步骤四中，过刻蚀工艺使光刻胶覆盖范围边缘下的氮化钛层继续向光刻胶覆盖区域中心刻蚀，使光刻胶边缘下方出现向内收缩的空隙。
进一步地改进是，所述步骤五中，光刻胶全部去除之后，光刻胶下方的钨金属层以及氮化钛层覆盖部分多晶硅栅极的上表面，以及一侧的侧壁和侧壁下方的栅介质层，形成屏蔽盾。
进一步地改进是，所述步骤五中，光刻胶的去除采用干法刻蚀和/或湿法刻蚀去除工艺，包括等离子刻蚀、强酸混合液腐蚀。
本发明所述的屏蔽盾的刻蚀方法，针对氮化钛+钨金属层的屏蔽盾材料层，先进行钨金属层的刻蚀及过刻蚀，再进行氮化钛的刻蚀及过刻蚀，将两层材料层的刻蚀分开，分步去除，达到完全去除非屏蔽区域的材料层的目的，使屏蔽盾的形成材料在其他区域被完全刻蚀去除掉无残留，提高工艺的可靠性。
附图说明
图1 是射频LDMOS器件的剖面示意图，图中包含有栅极侧的钨金属层构成的屏蔽盾结构。
图2 是形成多晶硅栅极以及沉积屏蔽盾材料层之后，涂布光刻胶并光刻之后的示意图。
图3 是传统工艺对屏蔽盾进行刻蚀之后的形貌图，在非屏蔽盾形成区域有材料残留（钨残留）。
图4 是本发明使用光刻胶定义出屏蔽盾形成区域之后，对屏蔽盾材料层中的钨金属层进行刻蚀以及过刻蚀的示意图。
图5 是对屏蔽盾材料层中的氮化钛层进行刻蚀的示意图。
图6 是对屏蔽盾材料层中的的氮化钛层进行过刻蚀的示意图。
图7 是本发明刻蚀工艺完成之后形成的屏蔽盾结构的示意图。
图8 是本发明刻蚀工艺流程图。
附图标记说明
1是衬底，2是栅介质层（氧化层），3是多晶硅栅极，4是屏蔽盾材料层（钨金属层+氮化钛层的复合层），5是光刻胶。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
本发明中当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明所述的屏蔽盾的刻蚀方法，包含如下的工艺步骤：
步骤一，参考图2，提供一半导体衬底1，如硅衬底。在所述的半导体衬底上淀积形成一层栅介质层2，然后沉积多晶硅层并刻蚀形成多晶硅栅极3，再沉积氧化层将多晶硅栅极覆盖包裹；再沉积形成屏蔽盾的材料层4，包括氮化钛层以及钨金属层（图中附图标记4不对两层做区分）。所述氮化钛层及钨金属层全面覆盖整个衬底表面；氮化钛层的为50～500Å，钨金属层的厚度为500～2000Å。在本实施例所涉及的工艺参数中，氮化钛层的典型厚度为150Å，钨金属层的典型厚度为800Å。然后再涂布光刻胶5，曝光显影之后光刻胶定义出屏蔽盾的形成区域。屏蔽盾的形成区域包括多多晶硅栅极的一侧形成半包裹的状态，以及在多晶硅栅极的该侧继续延伸覆盖一段栅介质层。
步骤二，如图4所示，在图案化的光刻胶5的定义下对屏蔽盾的材料层中上层的钨金属层进行刻蚀，并进行一定量的过刻蚀；使钨金属层的刻蚀断面向光刻胶下方内收。钨金属层的刻蚀可以采用氟基或氯基气体作为刻蚀气体进行刻蚀，当然，也可以在刻蚀时在氟基或氯基气体的基础上再通入氮气作为混合刻蚀气体来提高刻蚀选择比。
步骤三，如图5所示，进行氮化钛层的干法刻蚀工艺对所述氮化钛层进行刻蚀。该刻蚀步骤使用各向同性的干法刻蚀工艺对氮化钛层进行全面刻蚀，刻蚀去除非屏蔽盾形成区域的氮化钛层。该步骤刻蚀之后，可能无法完全去除非屏蔽盾形成区域的氮化钛层，在其他地方可能还存在少量的氮化钛层残留，还需要做进一步的刻蚀才能达到完全去除的目的。
步骤四，如图6所示，采用过刻蚀工艺，将栅介质层表面可能剩余的氮化钛层全部去除；过刻蚀工艺使光刻胶下方的屏蔽盾的材料层的刻蚀断面进一步向光刻胶下方内收，形成空隙。如图中箭头处所示。
步骤五，通过刻蚀工艺移除全部的光刻胶。光刻胶的刻蚀去除为传统工艺，可以采用干法刻蚀、或湿法刻蚀，或者干、湿法刻蚀的混合工艺，将光刻胶完全去除。干法刻蚀工艺如等离子体刻蚀，湿法则是采用强酸腐蚀工艺。
光刻胶完全去除之后，即形成了屏蔽盾的结构。通过本发明的刻蚀工艺，能够完全去除形成屏蔽盾的材料层，解决了传统工艺中屏蔽盾刻蚀之后，材料刻不干净有残留，导致工艺可靠性的问题。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种屏蔽盾的刻蚀方法，其特征在于：包含如下的工艺步骤：
步骤一，提供一半导体衬底，在所述的半导体衬底上淀积形成一层栅介质层，然后沉积多晶硅层并刻蚀形成多晶硅栅极，再沉积氧化层将多晶硅栅极覆盖包裹；沉积氮化钛层以及钨金属层，所述氮化钛层及钨金属层全面覆盖整个衬底表面；然后再涂布光刻胶，曝光显影之后光刻胶定义出屏蔽盾的形成区域；
步骤二，在图案化的光刻胶定义下对钨金属层进行刻蚀，并进行一定量的过刻蚀；
步骤三，进行氮化钛层的干法刻蚀工艺对所述氮化钛层进行刻蚀，氮化钛层刻蚀采用各向同性的干法刻蚀工艺进行刻蚀，将光刻胶覆盖范围以外的栅介质层上氮化钛层全部去除；
步骤四，采用过刻蚀将氧化层表面剩余的氮化钛层全部去除；过刻蚀工艺使光刻胶覆盖范围边缘下的氮化钛层继续向光刻胶覆盖区域中心刻蚀，使光刻胶边缘下方出现向内收缩的空隙；
步骤五，通过刻蚀工艺移除全部的光刻胶。
2.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：所述步骤一中，半导体衬底为硅衬底，或者是锗硅、砷化镓、氮化镓、碳化硅衬底；所述栅介质层为氧化硅层。
3.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：所述的氮化钛层的典型厚度为50～500Å，钨金属层的典型厚度为500～2000Å。
4.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：所述的钨金属层刻蚀采用氟基或氯基气体作为刻蚀气体进行刻蚀，或者是在刻蚀时在氟基或氯基气体的基础上再通入氮气作为混合刻蚀气体。
5.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：所述步骤五中，光刻胶全部去除之后，光刻胶下方的钨金属层以及氮化钛层覆盖部分多晶硅栅极的上表面，以及一侧的侧壁和侧壁下方的栅介质层，形成屏蔽盾。
6.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：所述步骤五中，光刻胶的去除采用干法刻蚀和/或湿法刻蚀去除工艺，包括等离子刻蚀、强酸混合液腐蚀。
7.根据权利要求1所述的屏蔽盾的刻蚀方法，其特征在于：还包括清洗步骤，在移除全部光刻胶后，对整个晶圆进行清洗，去除污染物及残留物。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174122A (ja) * | 1988-12-26 | 1990-07-05 | Sony Corp | 積層膜のドライエッチング方法 |
| US5948702A (en) * | 1996-12-19 | 1999-09-07 | Texas Instruments Incorporated | Selective removal of TixNy |
| JP2002134480A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| CN101728254A (zh) * | 2008-10-21 | 2010-06-09 | 中芯国际集成电路制造(北京)有限公司 | 在晶圆上制造栅极的方法 |
| CN104716177A (zh) * | 2013-12-11 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 一种改善漏电的射频ldmos器件及其制造方法 |
| CN109326562A (zh) * | 2017-07-31 | 2019-02-12 | 台湾积体电路制造股份有限公司 | 金属栅极结构、半导体器件及其制造方法 |
| CN111370493A (zh) * | 2020-04-30 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294544A (ja) * | 1999-04-08 | 2000-10-20 | Nec Corp | ドライエッチング方法 |
| SE0302809D0 (sv) * | 2003-10-24 | 2003-10-24 | Infineon Technologies Ag | High frequency power transistor device, integrated circuit, and fabrication method thereof |
| US7235845B2 (en) * | 2005-08-12 | 2007-06-26 | Ciclon Semiconductor Device Corp. | Power LDMOS transistor |
| CN103035727B (zh) * | 2012-11-09 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件及制造方法 |
-
2021
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174122A (ja) * | 1988-12-26 | 1990-07-05 | Sony Corp | 積層膜のドライエッチング方法 |
| US5948702A (en) * | 1996-12-19 | 1999-09-07 | Texas Instruments Incorporated | Selective removal of TixNy |
| JP2002134480A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| CN101728254A (zh) * | 2008-10-21 | 2010-06-09 | 中芯国际集成电路制造(北京)有限公司 | 在晶圆上制造栅极的方法 |
| CN104716177A (zh) * | 2013-12-11 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 一种改善漏电的射频ldmos器件及其制造方法 |
| CN109326562A (zh) * | 2017-07-31 | 2019-02-12 | 台湾积体电路制造股份有限公司 | 金属栅极结构、半导体器件及其制造方法 |
| CN111370493A (zh) * | 2020-04-30 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | Rfldmos器件及其制造方法 |
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