JP2021034720A5

JP2021034720A5 -

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Publication number: JP2021034720A5
Application number: JP2020112564A
Authority: JP
Filing date: 2020-06-30
Publication date: 2023-07-04

Claims

第１基板及び該第１基板上の回路素子を含む周辺回路領域と、
前記周辺回路領域上のメモリセル領域であり、当該メモリセル領域は、第２基板、該第２基板の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、及び該ゲート電極を貫通し、前記第２基板に垂直に延在するチャネル構造物を含み、該チャネル構造物は上部配線構造物に連結されている、メモリセル領域と、
前記メモリセル領域と前記周辺回路領域とを電気的に連結する貫通配線領域と、を含み、
前記貫通配線領域は、
前記メモリセル領域を貫通して前記第１方向に延在し、前記メモリセル領域と前記回路素子とを電気的に連結する貫通コンタクトプラグと、
前記貫通コンタクトプラグを囲む絶縁領域であり、交互に積層された第１絶縁層及び第２絶縁層を含む絶縁領域と、
前記第１及び第２絶縁層を貫通するダミーチャネル構造物であり、前記上部配線構造物に連結されていないダミーチャネル構造物と、を含む、
半導体装置。
前記貫通コンタクトプラグの上面の方が、前記チャネル構造物の上面よりも、前記第２基板から遠い、請求項１に記載の半導体装置。
前記チャネル構造物の上面が前記ダミーチャネル構造物の上面と実質的に共面をなす、請求項１に記載の半導体装置。
前記ゲート電極は、上に向けて露出されたパッド領域を提供し、前記ゲート電極のうち下部のゲート電極の方が、前記ゲート電極のうち上部のゲート電極よりも長く延在し、
前記メモリセル領域は、前記パッド領域内で前記ゲート電極を貫通し且つ前記第２基板に垂直に延在するパッドダミーホール構造、をさらに含み、該パッドダミーホール構造は、前記上部配線構造物に電気的に連結されていない、
請求項１に記載の半導体装置。
前記ダミーチャネル構造物は第１ピッチで配列され、前記パッドダミーホール構造は、前記第１ピッチとは異なる第２ピッチで配列されている、請求項４に記載の半導体装置。
前記チャネル構造物の各々が、前記ダミーチャネル構造物の各々の直径以下の直径を有する、請求項１に記載の半導体装置。
前記ダミーチャネル構造物のうち少なくとも１つは、前記チャネル構造物の構造に対応する構造を有する、請求項１に記載の半導体装置。
前記チャネル構造物及び前記ダミーチャネル構造物の各々が、ゲート誘電層、該ゲート誘電層上のチャネル層、及び該チャネル層上のチャネル絶縁層を含む、請求項７に記載の半導体装置。
前記ダミーチャネル構造物の各々が、７０ｎｍ～１３０ｎｍの最大直径を有し、前記貫通コンタクトプラグの各々が、２５０ｎｍ～３５０ｎｍの最大直径を有する、請求項１に記載の半導体装置。
前記チャネル構造物の各々が、前記第１方向に沿って積み重ねられた第１チャネル構造物及び第２チャネル構造物を含み、
前記ダミーチャネル構造物の各々が、前記第１方向に沿って積み重ねられた第１ダミーチャネル構造物及び第２ダミーチャネル構造物を含む、
請求項１に記載の半導体装置。
前記第１ダミーチャネル構造物及び前記第２ダミーチャネル構造物の少なくとも一部が、前記第１方向において互いに離隔され、互いから切り離されている、請求項１０に記載の半導体装置。
前記第１ダミーチャネル構造物及び前記第２ダミーチャネル構造物の少なくとも一部が、前記第１方向に垂直な第２方向において互いにシフトされて配置される、請求項１０に記載の半導体装置。
前記メモリセル領域は、前記ゲート電極と交互に配置された層間絶縁層をさらに含み、
各第１絶縁層及びそれぞれの層間絶縁層が、前記第２基板から等距離にあり、
各第２絶縁層及びそれぞれのゲート電極が、前記第２基板から等距離にある、請求項１に記載の半導体装置。
第１基板及び該第１基板上の回路素子を含む周辺回路領域と、
前記周辺回路領域上のメモリセル領域であり、第２基板上の離隔された複数のゲート電極と、該複数のゲート電極を貫通して前記第２基板に垂直に延在する複数のチャネル構造物と、を有する積層構造物を含むメモリセル領域と、
貫通配線領域であり、垂直に延在し且つ前記メモリセル領域及び前記周辺回路領域を互いに電気的に連結する貫通コンタクトプラグを含む貫通配線領域と、前記貫通コンタクトプラグを囲む絶縁領域と、当該貫通配線領域の全体において規則的に配列された複数のダミーチャネル構造物と、を含む貫通配線領域と、を含み、
前記複数のゲート電極は、異なる長さだけ延在して、前記複数のゲート電極の端部が上に向けて露出されたパッド領域を提供し、
前記メモリセル領域は、前記パッド領域内で前記複数のゲート電極を貫通し且つ前記第２基板に垂直に延在するパッドダミーホール構造、をさらに含み、
前記ダミーチャネル構造物は第１ピッチで配列され、前記パッドダミーホール構造は、前記第１ピッチとは異なる第２ピッチで配列されている、
半導体装置。
前記チャネル構造物上に上部配線構造物をさらに含み、
前記チャネル構造物は前記上部配線構造物に連結されており、前記ダミーチャネル構造物は前記上部配線構造物に連結されていない、
請求項１４に記載の半導体装置。
前記貫通コンタクトプラグの上面の方が、前記チャネル構造物の上面よりも、前記第２基板から遠い、請求項１４に記載の半導体装置。
前記ダミーチャネル構造物の部分は、少なくとも一方向に沿って互いに隣接するそれぞれの前記貫通コンタクトプラグの対の間にある、請求項１４に記載の半導体装置。
第１基板と、
前記第１基板上の回路素子と、
前記回路素子上の第２基板と、
第１方向に沿って互いに離隔して積層されるゲート電極と、
前記ゲート電極を貫通し、前記第２基板に垂直に延在するチャネル構造物と、
前記第１方向に垂直な第２方向に沿って延在する分離領域であり、前記ゲート電極を貫通し、互いに平行に、互いに離隔して配置される分離領域と、
隣接し合う前記分離領域の間において前記隣接し合う前記分離領域から離隔して位置する貫通配線領域と、を含み、
前記貫通配線領域は、
前記回路素子と前記ゲート電極を互いに電気的に連結する又は前記回路素子と前記チャネル構造物を互いに電気的に連結する貫通コンタクトプラグと、
前記ゲート電極から離隔されて、導電層に接触しないようにされたダミーチャネル構造物と、を含む、
半導体装置。
前記貫通配線領域は、交互に積層された第１絶縁層及び第２絶縁層を含んだ絶縁領域をさらに含み、
前記ダミーチャネル構造物は、前記第１絶縁層及び前記第２絶縁層を貫通している、
請求項１８に記載の半導体装置。
前記ダミーチャネル構造物の部分は、少なくとも一方向に沿って互いに隣接するそれぞれの前記貫通コンタクトプラグの対の間にある、請求項１８に記載の半導体装置。