CN113192964A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法，该3D存储器件包括：衬底；叠层结构，包括在衬底上交替堆叠的多个第一介质层和多个置换层，叠层结构至少包括第一存储块、第二存储块以及位于第一存储块和第二存储块之间以电隔离第一存储块和第二存储块的隔离块；以及绝缘部，自隔离块的表面向衬底方向延伸以至少切断位于顶层的置换层，其中，各存储块中的置换层为栅极导体层，隔离块中且未被绝缘部贯穿的各置换层为第二介质层。该3D存储器件避免了形成连续的深槽，并通过绝缘部贯穿隔离块中位于顶层的置换层，从而截断了第一存储块与第二存储块中顶部的置换层的连接路径，防止第一存储块与第二存储块相互导通。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度也越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3D存储器件具有多个存储单元块，每相邻的两个存储单元块需要被隔离墙分隔。在形成隔离墙的工艺步骤中，需要先形成深槽，再向深槽中填充绝缘材料。若该深槽为一个连续且较长的槽，不仅刻蚀难度大，而且可能由于受力问题造成叠层结构塌陷的问题，从而影响3D存储器件的性能。
因此，希望进一步改进3D存储器件及其制造工艺，从而提高3D存储器件的良率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过利用交替堆叠的多个第一介质层与多个第二介质层在台阶区代替隔离墙，避免了在形成连续的深槽，从而提高了3D存储器件的良率。
根据本发明的一方面，提供了一种3D存储器件，包括：衬底；叠层结构，包括在所述衬底上交替堆叠的多个第一介质层和多个置换层，所述叠层结构至少包括第一存储块、第二存储块以及位于所述第一存储块和所述第二存储块之间以电隔离所述第一存储块和所述第二存储块的隔离块；以及绝缘部，自所述隔离块的表面向所述衬底方向延伸以至少切断位于顶层的所述置换层，其中，各所述存储块中的置换层为栅极导体层，所述隔离块中且未被所述绝缘部贯穿的各所述置换层为第二介质层。
可选地，被所述绝缘部切断的所述置换层为所述栅极导体层。
可选地，所述衬底包括第一阵列区、第二阵列区以及位于所述第一阵列区和所述第二阵列区之间的台阶区，所述隔离块位于所述台阶区上，所述3D存储器件还包括隔离墙，位于所述第一阵列区和所述第二阵列区，贯穿所述叠层结构，并与所述绝缘部相连，其中，所述隔离墙的宽度小于所述隔离部的宽度。
可选地，还包括平坦层，位于所述第一阵列区、所述第二阵列区以及所述台阶区，并至少覆盖所述叠层结构，其中，所述绝缘部与所述平坦层为一体结构。
可选地，还包括分别位于所述第一阵列区和所述第二阵列区上的多个沟道柱，所述多个沟道柱贯穿所述叠层结构。
根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括在所述衬底上交替堆叠的多个第一介质层和多个置换层，所述叠层结构至少包括第一存储块、第二存储块以及位于所述第一存储块和所述第二存储块之间以电隔离所述第一存储块和所述第二存储块隔离块；以及形成绝缘部，所述绝缘部自所述隔离块的表面向所述衬底方向延伸以至少切断位于顶层的所述置换层，其中，各所述存储块中的置换层为栅极导体层，所述隔离块中且未被所述绝缘部贯穿的各所述置换层为第二介质层。
可选地，被所述绝缘部切断的所述置换层为所述栅极导体层。
可选地，所述衬底包括第一阵列区、第二阵列区以及位于所述第一阵列区和所述第二阵列区之间的台阶区，所述隔离块位于所述台阶区上，形成所述叠层结构的步骤包括：在所述衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的所述多个第一介质层与所述多个第二介质层，所述绝缘叠层的顶层为所述第二介质层；去除部分所述绝缘叠层结构以在所述台阶区上形成多个台阶并暴露多个所述第二介质层；在多个所述第二介质层的暴露表面形成第三介质层；以及至少将除对应于所述隔离块位置之外的所述第三介质层和各所述第二介质层置换为所述栅极导体层。
可选地，形成所述隔离部的步骤包括：在形成所述第三介质层之前，在所述绝缘叠层结构对应于所述隔离块位置的表面形成凹槽，所述凹槽向衬底方向延伸以至少贯穿顶层的所述第二介质层，位于所述台阶区顶层的所述第二介质层表面的所述第三介质层被所述凹槽切断；以及在形成所述第三介质层之后，在所述第一阵列区、所述第二阵列区以及所述台阶区上形成平坦层，所述平坦层至少覆盖所述绝缘叠层结构和所述第三介质层，并且延伸至所述凹槽中，其中，位于所述凹槽中以及在所述台阶区切断所述第三介质层的所述平坦层作为所述绝缘部。
可选地，形成所述凹槽的步骤与形成所述多个台阶的最后一道刻蚀步骤共同进行。
可选地，在形成所述平坦层之后，所述制造方法还包括：分别在所述第一阵列区、所述第二阵列区以及所述台阶区上形成多个沿所述厚度方向贯穿所述平坦层、所述第三介质层以及所述绝缘叠层结构的栅线隙，其中，形成所述栅极导体层的步骤包括：经所述栅线隙腐蚀所述第二介质层与所述第三介质层形成间隙；以及经所述栅线隙向所述间隙中填充栅极导体层，其中，在靠近所述隔离块处，所述腐蚀在到达预设距离时停止，以保留所述隔离块中的部分所述第二介质层，所述第三介质层的刻蚀速率大于所述第二介质层，位于隔离块的所述第三介质层和顶层的所述第二介质层被去除。
可选地，至少部分位于所述第一阵列区和所述第二阵列区上的部分所述栅线隙沿并与所述绝缘部相连，在形成所述叠层结构之后，所述制造方法还包括至少在与所述绝缘部相连的所述栅线隙中填充绝缘材料形成隔离墙。
可选地，还包括形成分别位于所述第一阵列区和所述第二阵列区上的多个沟道柱，所述多个沟道柱沿贯穿所述叠层结构。
根据本发明实施例的3D存储器件及其制造方法，利用交替堆叠的多个第一介质层与多个第二介质层构成的隔离块代替隔离墙，避免了形成连续的深槽，并通过绝缘部贯穿隔离块中位于顶层的置换层，从而截断了第一存储块与第二存储块中顶部的置换层的连接路径，防止第一存储块与第二存储块相互导通。
进一步的，将较宽的隔离块设置在台阶区中，将较窄的隔离墙设置在阵列区中，不但可以避免形成横跨台阶区与阵列区的连续深槽，而且由于隔离墙的宽度较窄，从而提高了阵列区的存储密度。
此外，由于形成凹槽的步骤与形成多个台阶的最后一道刻蚀步骤共同进行，从而节省了工艺步骤，提高了3D存储器件的生产效率。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图2a至图2c示出了3D存储器件的透视图。
图3至图21示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区称为位于另一层、另一个区“上面”或“上方”时，可以指直接位于另一层、另一个区上面，或者在其与另一层、另一个区之间还包含其它的层或区。并且，如果将器件翻转，该一层、一个区将位于另一层、另一个区“下面”或“下方”。
如果为了描述直接位于另一层、另一个区上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出了一种3D存储器件的透视图。其中，X、Y、Z分别表示3D存储器件的长度方向(第一方向)、宽度方向(第二方向)以及高度方向(衬底101的厚度方向)，X方向与Y方向均与Z方向垂直，X方向与Y方向呈预设角度，其中，预设角度包括但不限于90°，为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
漏极侧选择晶体管Q1的栅极导体层122由栅线缝隙(gate line slit)107分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体层121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体层121由栅线缝隙107分割成不同的栅线，则同一层面的栅极导体层121经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体层123连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙107分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
如图2a所示，该3D存储器件为单向字线驱动，例如通过漏极选择栅线SGD4、导电通道134向栅极导体层122的一端提供电信号后，该电信号会沿着栅极导体层122传递到另一端。在此过程中，单向字线驱动方案的负载包括整个栅极导体层122的电阻。此外，随着存储容量的的增加，堆叠的栅叠层结构120的垂直层级的数量随之增加，并且为限制存储器件的体积，每个栅极导体层121、122、123的厚度会减小，负载的电阻升高，从而导致显著的电阻-电容(RC)延迟问题、3D存储器件的性能(例如，读取和写入速度)受到影响。
为了缓解延迟问题，在一些其他3D存储器件中，采用双向字线驱动，如图2b与图2c所示。衬底101沿X方向至少被划分为第一阵列区201a、第二阵列区201b以及位于第一阵列区201a和第二阵列区201b之间的台阶区202。在第一阵列区201a、第二阵列区201b以及台阶区202中，各层栅极导体层121、122、123分别相连，从而可以实现双向字线驱动，使得负载中的电阻减小。例如在台阶区202上，通过导电通道134向栅极导体层122提供电信号后，该电信号分别沿X方向及其反向到达第二阵列区201b和第一阵列区201a。
进一步的，如图2b与图2c所示的3D存储器件还包括贯穿栅叠层结构120的隔离墙300，隔离墙300沿X方向穿过台阶区202并分别向第一阵列区201a和第二阵列区201b延伸，以将栅叠层结构120分隔为第一存储块210a与第二存储块210b。在台阶区202上，被隔离墙300分隔的栅叠层结构120被称为第一块221与第二块222。沿Y方向上，位于隔离墙300相同一侧的栅叠层结构120各层分别相连，位于隔离墙300不同侧的栅叠层结构120各层分别彼此分隔。在一些实施例中，第一存储块210a构成一个最小可擦除单元，第二存储块210b构成另一个最小可擦除单元。隔离墙300将相邻两个最小可擦除单元分隔。由于隔离墙300为整体结构且需要横跨第一阵列区201a、第二阵列区201b以及台阶区202，在形成隔离墙300的工艺步骤中，需要形成连续的深槽，再向深槽中填充绝缘材料，若该深槽的长度较长，不仅刻蚀难度大，而且可能会由于受力问题造成叠层结构塌陷的问题，从而影响3D存储器件的性能。因此需要对3D存储器件及其隔离工艺进行改进。
图3至图21示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图。
在制造3D存储器件的过程中，需要在衬底101上形成绝缘叠层结构150，之后去除部分绝缘叠层结构150形成多个台阶，如图3至图5所示，其中，图3为半导体结构的顶视图，图4为图3沿AA线所截的截面图，图5为图3沿BB线所截的截面图。
在本实施例中，绝缘叠层结构150由交替堆叠的多个第一介质层151(层间绝缘层)与多个第二介质层152构成。衬底101例如是单晶硅衬底，第一介质层151与第二介质层152具有较高的刻蚀选择比，以便于在后续工艺中将第二介质层152置换为栅极导体层，例如第一介质层151的材料包括但不限于氧化硅，第二介质层152的材料包括但不限于氮化硅。
在本实施例中，以形成6层台阶为例进行描述，但本领域技术人员可以根据需要对台阶的层数、结构等进行其他设置。其中，图3至图5所示的半导体结构已经形成了台阶S1至S5。
进一步的，采用刻蚀工艺形成台阶S1至S6，并且每个台阶会暴露相应的第二介质层152，如图6至图8所示，其中，图6为半导体结构的顶视图，图7为图6沿AA线所截的截面图，图8为图6沿BB线所截的截面图。
在后续步骤中将会形成栅叠层结构120，位于台阶区202上的栅叠层结构120在Y方向上至少被划分为第一块221、第二块222以及位于第一块221和第二块222之间的隔离块223。后续步骤中，第一块221作为第一存储块210a的一部分，第二块222作为第二存储块210b的一部分。在去除部分绝缘叠层结构150形成台阶S1至S6的过程中，还会保留位于台阶区202上的部分绝缘叠层结构150，该部分被保留绝缘叠层结构150对应于第一块221、第二块222以及隔离块223的位置。
如图6至图8所示，在形成多个台阶S1至S6的最后一道刻蚀步骤中，还需要同时刻蚀对应于隔离块223位置的绝缘叠层结构150形成沿X方向延伸的凹槽102，其中，凹槽102向衬底101方向延伸以至少贯穿顶层的第二介质层152。
然而本发明实施例并不限于此，形成多个台阶S1至S6的最后一道刻蚀步骤与形成凹槽102的刻蚀步骤也可以分开进行。
进一步的，形成覆盖绝缘叠层结构150的第三介质层153，如图9与图10所示。
在该步骤中，位于第一阵列区201a、第二阵列区201b以及台阶区202的顶层第二介质层152与第三介质层153接触。在台阶区202上，各个台阶暴露的第二介质层152与第三介质层153接触，并且各个台阶的侧壁也被第三介质层153覆盖。由于在后续步骤中，第三介质层153与第二介质层152均会被替换为栅极导体层，第三介质层153和第一介质层151也需要具有较高的刻蚀选择比，因此第三介质层153可以采用与第二介质层152相同的材料，例如为氮化硅。但是，每层栅极导体层需要分离，因此需要先去除位于各个台阶侧壁的第三介质层153，若第三介质层153与第二介质层152的材料性质完全相同，在去除台阶侧壁的第三介质层153的过程中，很容易对第二介质层152造成损伤。因此第三介质层153与第二介质层152的材料性质需要具有一定差别，例如向第三介质层153中添加一些杂质，或者利用其它手段改变第三介质层153的材料性质，使得第三介质层153与第二介质层152也具有一定的刻蚀选择比。然而本发明实施例并不限于此，本领域技术人员可以根据需要对第三介质层153的材料进行其他设置。
如图10所示，沿Y方向，对应于第一块221、第二块222以及隔离块223位置的顶层的第二介质层152表面的第三介质层153被凹槽102分隔，部分第三介质层153还位于凹槽102的底部。
进一步的，在台阶区202去除位于台阶侧壁的第三介质层153，如图11所示。
在该步骤中，例如采用干法刻蚀工艺去除位于台阶侧壁的第三介质层153，位于绝缘叠层结构150顶层的第二介质层152表面的第三介质层153以及位于台阶面的第三介质层153被保留。
在本实施例中，由于第三介质层153与第二介质层152的材料性质不完全相同，在刻蚀步骤中，第三介质层153的刻蚀速率大于第二介质层152，第二介质层152可以作为停止层使得刻蚀步骤停止在第二介质层152的表面附近。
进一步的，在第一阵列区201a、第二阵列区201b以及台阶区202上形成平坦层103，如图12与图13所示。
在该步骤中，平坦层103例如先采用沉积工艺覆盖整个半导体结构，然后例如采用化学机械研磨工艺使得第一阵列区201a、第二阵列区201b以及台阶区202上的平坦层103表面平齐。其中，平坦层103与第二介质层152和第三介质层153具有较高的刻蚀选择比，平坦层103的材料包括但不限于为氧化硅。
在本实施例中，平坦层103至少覆盖绝缘叠层结构150和第三介质层153，并且延伸至凹槽102中，其中，位于凹槽102中以及在台阶区202沿Y方向分隔第三介质层153的平坦层103作为绝缘部103a。
进一步的，形成分别位于第一阵列区201a和第二阵列区201b上的多个沟道柱110，多个沟道柱110沿衬底101的厚度方向至少贯穿绝缘叠层结构150和第三介质层153，如图14所示。其中，沟道柱110的具体结构可参照图1b的描述，此处不再赘述。
在一些其他实施例中，还在台阶区202上形成多个伪沟道柱110a，用于提供机械支撑。
进一步的，分别在第一阵列区201a、第二阵列区201b以及台阶区202上形成多个沿Z方向贯穿平坦层103、绝缘叠层结构150以及第三介质层153的栅线隙107，如图15与图16所示，其中，图15为半导体结构的顶视图，图16为沿图15中BB线所截的截面图。
在该步骤中，例如对绝缘叠层结构150进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使刻蚀停止在衬底101附近形成多个栅线隙107。
在本实施例中，第一阵列区201a与第二阵列区201b上的多个栅线隙107沿Y方向分别将第一存储块210a分隔为多个指区211a、212a、213a，并将第二存储块210b分隔为多个指区211b、212b、213b，其中，指区213a和指区213b相邻，本领域技术人员可以根据需要对指区的数量进行设置。在台阶区202上，多个栅线隙107至少分布在对应于第一块221和第二块222的位置，沿X方向，每个栅线隙107之间间隔预设距离以形成H-cut，使得多个指区211a、212a、213a与第一块221中绝缘叠层结构150的各层保持对应相连，并使得多个指区211b、212b、213b与第二块222中绝缘叠层结构150的各层保持对应相连。
在一些具体的实施例中，沿X方向与隔离槽102对应的栅线隙107需要与绝缘部103a相连，或者通过绝缘柱104相连，其中，绝缘柱104沿Z方向贯穿绝缘叠层结构150、第三介质层153以及平坦层103。
进一步的，经栅线隙107去除第二介质层152和第三介质层153形成间隙105，图17与图18所示，其中，图17与图18为沿图15中BB线所截的截面图。
在该步骤中，例如利用湿法腐蚀工艺经多个栅线隙107去除第二介质层152和第三介质层153，在相邻两层第一介质层151之间形成间隙105。
在本实施例中，希望通过控制腐蚀工艺的时间，使得沿Y方向的腐蚀在到达预设距离时停止，从而将对应于隔离块223位置的第二介质层152、第三介质层153保留，除了与隔离块223对应的位置之外，其余的第二介质层152和第三介质层153均被去除。
然而，在前述步骤中，为了去除台阶侧壁的第三介质层153并同时保护第二介质层152，将第三介质层153的刻蚀速率设置为大于第二介质层152的刻蚀速率。因此，在实际的腐蚀工艺中，第三介质层153也会比第二介质层152更先一步被去除。对应于隔离块223的位置，与第三介质层153相连的顶层第二介质层153与腐蚀剂的接触面积也随之增大，如图17所示。最终，在对应于隔离块223的位置处，第三介质层153和顶层的第二介质层152极有可能被全部去除，如图18所示。若无隔离部103a阻挡，该半导体结构位于顶层的间隙105将会被全部连通。然而本发明实施例已经设置了绝缘部103a，因此在阶梯区202位于顶层的间隙105被打断。
进一步的，在栅线隙107、间隙105中填充导电材料，导电材料包括但不限于金属钨，最后采用回刻蚀工艺，重新形成栅线隙107，剩余在间隙105中的导电材料构成栅极导体层121、122、123，栅极导体层121、122、123与第一介质层151形成了栅叠层结构120，如图19和图20所示，其中，图19为沿图15中BB线所截的截面图，图20为沿图15中AA线所截的截面图。
进一步的，在台阶区202上的栅线隙107中填充绝缘材料形成隔离墙108，如图21所示。
在该步骤中，还在第一阵列区201a和第二阵列区201b中与绝缘部103a相连的栅线隙107中填充绝缘材料形成隔离墙108，其余栅线隙107中可形成共源极的引出结构。
进一步的，形成类似于如图2a至图2c所示的各导电通道、字线以及位线，其中，由于栅极导体层121、122、123是通过置换第二介质层152和第三介质层153得到的，因此各栅极导体层的形貌与第二介质层152和第三介质层153共同的形貌对应，各栅极导体层在与导电通道的连接位置厚度较大，从而增大了刻蚀工艺窗口，降低了形成导电通道中刻蚀工艺的难度。
如图3至图21所示，通过上述制造工艺形成3D存储器件包括：衬底101、多个沟道柱110、栅叠层结构120、平坦层103、绝缘部103a以及隔离墙108。
衬底101包括在X方向上分布的第一阵列区201a、第二阵列区201b以及位于第一阵列区201a和第二阵列区201b之间的台阶区202。
栅叠层结构120包括在衬底101上交替堆叠的多个第一介质层151和多个置换层，位于第一阵列区201a和第二阵列区201b上的各置换层为栅极导体层121、122、123，栅叠层结构120在Y方向上至少被划分为第一存储块210a、第二存储块210b以及位于第一存储块210a和第二存储块210b之间的隔离块223，更进一步的，隔离块223位于台阶区202上，即位于台阶区202上的栅叠层结构120在Y方向上至少被划分为第一块221、第二块222以及位于第一块221和第二块222之间的隔离块223，第一块221作为第一存储块210a的一部分、第二块222作为第二存储块210b的一部分，X方向和Y方向垂直于衬底的厚度方向。
多个沟道柱110分别位于第一阵列区201a和第二阵列区201b上，沿衬底101的厚度方向，多个沟道柱110贯穿栅叠层结构120。
绝缘部103a沿X方向延伸，并且自隔离块223的表面向衬底101方向延伸以至少贯穿隔离块223中位于顶层的置换层，其中，隔离块223中未被绝缘部103a贯穿的各置换层为第二介质层152，隔离块223中位于顶层的置换层为栅极导体层122。第一块221、第二块222中的各置换层为栅极导体层121、122、123。沿X方向，绝缘部103贯穿隔离块223。
部分隔离墙108沿X方向延伸并与绝缘部103a相连，其中，隔离墙108在衬底101的厚度方向上分别贯穿位于第一阵列区201a和第二阵列区201b的栅叠层结构120。沿Y方向，第一块221或第二块222中的置换层分别与位于隔离墙108相同一侧的第一阵列区201a和第二阵列区201b上的置换层相连。
平坦层103位于第一阵列区201a、第二阵列区201b以及台阶区202，并至少覆盖栅叠层结构120，其中，绝缘部103a与平坦层103为一体结构。
当然，隔离块223和绝缘部103a不仅限于台阶区202上，本领域技术人员也可以根据需要将隔离块223和绝缘部103a连续设置在第一阵列区201a、台阶区202以及第二阵列区201b上。
根据本发明实施例的3D存储器件及其制造方法，利用交替堆叠的多个第一介质层与多个第二介质层构成的隔离块代替隔离墙，避免了形成连续的深槽，并通过绝缘部贯穿隔离块中位于顶层的置换层，从而截断了第一存储块与第二存储块中顶部的置换层的连接路径，防止第一存储块与第二存储块相互导通。
进一步的，将较宽的隔离块设置在台阶区中，将较窄的隔离墙设置在阵列区中，不但可以避免形成横跨台阶区与阵列区的连续深槽，而且由于隔离墙的宽度较窄，从而提高了阵列区的存储密度。
此外，由于形成凹槽的步骤与形成多个台阶的最后一道刻蚀步骤共同进行，从而节省了工艺步骤，提高了3D存储器件的生产效率。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (13)
1.一种3D存储器件，其特征在于，包括：
衬底；
叠层结构，包括在所述衬底上交替堆叠的多个第一介质层和多个置换层，所述叠层结构至少包括第一存储块、第二存储块以及位于所述第一存储块和所述第二存储块之间以电隔离所述第一存储块和所述第二存储块的隔离块；以及
绝缘部，自所述隔离块的表面向所述衬底方向延伸以至少切断位于顶层的所述置换层，
其中，各所述存储块中的置换层为栅极导体层，所述隔离块中且未被所述绝缘部贯穿的各所述置换层为第二介质层。
2.根据权利要求1所述的3D存储器件，其特征在于，被所述绝缘部切断的所述置换层为所述栅极导体层。
3.根据权利要求1所述的3D存储器件，其特征在于，所述衬底包括第一阵列区、第二阵列区以及位于所述第一阵列区和所述第二阵列区之间的台阶区，所述隔离块位于所述台阶区上，
所述3D存储器件还包括隔离墙，位于所述第一阵列区和所述第二阵列区，贯穿所述叠层结构，并与所述绝缘部相连，
其中，所述隔离墙的宽度小于所述隔离部的宽度。
4.根据权利要求3所述的3D存储器件，其特征在于，还包括平坦层，位于所述第一阵列区、所述第二阵列区以及所述台阶区，并至少覆盖所述叠层结构，
其中，所述绝缘部与所述平坦层为一体结构。
5.根据权利要1-4任一项所述的3D存储器件，其特征在于，还包括分别位于所述第一阵列区和所述第二阵列区上的多个沟道柱，
所述多个沟道柱贯穿所述叠层结构。
6.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成叠层结构，包括在所述衬底上交替堆叠的多个第一介质层和多个置换层，所述叠层结构至少包括第一存储块、第二存储块以及位于所述第一存储块和所述第二存储块之间以电隔离所述第一存储块和所述第二存储块隔离块；以及
形成绝缘部，所述绝缘部自所述隔离块的表面向所述衬底方向延伸以至少切断位于顶层的所述置换层，
其中，各所述存储块中的置换层为栅极导体层，所述隔离块中且未被所述绝缘部贯穿的各所述置换层为第二介质层。
7.根据权利要求6所述的制造方法，其特征在于，被所述绝缘部切断的所述置换层为所述栅极导体层。
8.根据权利要求6所述的制造方法，其特征在于，所述衬底包括第一阵列区、第二阵列区以及位于所述第一阵列区和所述第二阵列区之间的台阶区，所述隔离块位于所述台阶区上，
形成所述叠层结构的步骤包括：
在所述衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的所述多个第一介质层与所述多个第二介质层，所述绝缘叠层的顶层为所述第二介质层；
去除部分所述绝缘叠层结构以在所述台阶区上形成多个台阶并暴露多个所述第二介质层；
在多个所述第二介质层的暴露表面形成第三介质层；以及
至少将除对应于所述隔离块位置之外的所述第三介质层和各所述第二介质层置换为所述栅极导体层。
9.根据权利要求8所述的制造方法，其特征在于，形成所述隔离部的步骤包括：
在形成所述第三介质层之前，在所述绝缘叠层结构对应于所述隔离块位置的表面形成凹槽，所述凹槽向衬底方向延伸以至少贯穿顶层的所述第二介质层，位于所述台阶区顶层的所述第二介质层表面的所述第三介质层被所述凹槽切断；以及
在形成所述第三介质层之后，在所述第一阵列区、所述第二阵列区以及所述台阶区上形成平坦层，所述平坦层至少覆盖所述绝缘叠层结构和所述第三介质层，并且延伸至所述凹槽中，
其中，位于所述凹槽中以及在所述台阶区切断所述第三介质层的所述平坦层作为所述绝缘部。
10.根据权利要求9所述的制造方法，其特征在于，形成所述凹槽的步骤与形成所述多个台阶的最后一道刻蚀步骤共同进行。
11.根据权利要求9所述的制造方法，其特征在于，在形成所述平坦层之后，所述制造方法还包括：分别在所述第一阵列区、所述第二阵列区以及所述台阶区上形成多个沿所述厚度方向贯穿所述平坦层、所述第三介质层以及所述绝缘叠层结构的栅线隙，
其中，形成所述栅极导体层的步骤包括：
经所述栅线隙腐蚀所述第二介质层与所述第三介质层形成间隙；以及
经所述栅线隙向所述间隙中填充栅极导体层，
其中，在靠近所述隔离块处，所述腐蚀在到达预设距离时停止，以保留所述隔离块中的部分所述第二介质层，所述第三介质层的刻蚀速率大于所述第二介质层，位于隔离块的所述第三介质层和顶层的所述第二介质层被去除。
12.根据权利要求11所述的制造方法，其特征在于，至少部分位于所述第一阵列区和所述第二阵列区上的部分所述栅线隙沿并与所述绝缘部相连，
在形成所述叠层结构之后，所述制造方法还包括至少在与所述绝缘部相连的所述栅线隙中填充绝缘材料形成隔离墙。
13.根据权利要6-12任一项所述的制造方法，其特征在于，还包括形成分别位于所述第一阵列区和所述第二阵列区上的多个沟道柱，所述多个沟道柱沿贯穿所述叠层结构。
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| CN (1) | CN113192964B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116997182A (zh) * | 2023-08-01 | 2023-11-03 | 北京超弦存储器研究院 | 存储器及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190139978A1 (en) * | 2017-11-07 | 2019-05-09 | Samsung Electronics Co., Ltd | Nonvolatile memory device |
| CN110176461A (zh) * | 2019-06-17 | 2019-08-27 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
| CN111108600A (zh) * | 2019-12-24 | 2020-05-05 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| CN111373531A (zh) * | 2020-02-18 | 2020-07-03 | 长江存储科技有限责任公司 | 用于三维存储器的阶梯结构 |
-
2021
- 2021-04-25 CN CN202110449548.4A patent/CN113192964B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190139978A1 (en) * | 2017-11-07 | 2019-05-09 | Samsung Electronics Co., Ltd | Nonvolatile memory device |
| CN110176461A (zh) * | 2019-06-17 | 2019-08-27 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
| CN111108600A (zh) * | 2019-12-24 | 2020-05-05 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| CN111373531A (zh) * | 2020-02-18 | 2020-07-03 | 长江存储科技有限责任公司 | 用于三维存储器的阶梯结构 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116997182A (zh) * | 2023-08-01 | 2023-11-03 | 北京超弦存储器研究院 | 存储器及其制造方法 |
| CN116997182B (zh) * | 2023-08-01 | 2024-07-09 | 北京超弦存储器研究院 | 存储器及其制造方法 |
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| CN113192964B (zh) | 2022-04-22 |
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