CN113224079A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构；以及导电通道，贯穿栅叠层结构，其中，导电通道包括：芯部和导电柱，导电柱位于芯部上方；第一导电层，覆盖芯部的侧壁与底部，并围绕导电柱的侧壁；以及第二导电层，位于芯部与导电部之间并覆盖导电柱的侧壁，其中，第二导电层由单一导电材料形成，并与第一导电层接触。该3D存储器件通过将覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，解决了台阶覆盖性较差的问题。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的通道孔实现存储单元串的互连，通道孔的下部一般采用芯部形成，上部一般采用导电柱形成，然而，在形成芯部与导电柱之前需要分别进行金属钛(Ti)与氮化钛(TiN)的沉积，从而形成Ti-TiN-Ti-TiN四层导电层，当四层导电层位于阶梯处时，膜层厚度容易沉积不均，造成了台阶覆盖性(step coverage)较差的问题，从而影响了导电柱的形成，增加了通道孔的电阻。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，解决了台阶覆盖性较差的问题。
根据本发明的一方面，提供了一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构；以及导电通道，贯穿所述栅叠层结构，其中，所述导电通道包括：芯部和导电柱，所述导电柱位于所述芯部上方；第一导电层，覆盖所述芯部的侧壁与底部，并围绕所述导电柱的侧壁；以及第二导电层，位于所述芯部与导电部之间并覆盖所述导电柱的侧壁，其中，所述第二导电层由单一导电材料形成，并与所述第一导电层接触。
可选地，还包括：衬底，所述栅叠层结构位于所述衬底上；以及掺杂区，位于所述衬底内，其中，所述导电通道位于贯穿所述栅叠层结构的通道孔内，所述通道孔暴露所述掺杂区，所述第一导电层覆盖所述掺杂区。
可选地，所述第一导电层包括由第一导电材料形成的第一材料层与由第二导电材料形成的第二材料层，所述第二材料层围绕所述导电柱和所述芯部的侧壁，覆盖所述芯部的侧壁与底部，并分别与所述第二导电层接触，所述第一材料层包围所述第二材料层，所述第一材料层与所述掺杂区反应生成导电的化合物，以在所述第一材料层与所述掺杂区之间形成接触区。
可选地，所述第一导电材料为钛，所述第二导电材料为氮化钛。
可选地，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。
可选地，所述第二导电层还位于所述芯部和所述导电柱之间。
可选地，所述芯部的材料包括多晶硅，所述导电柱的材料包括钨。
根据本发明的另一方面，提供了一种制造3D存储器件的方法，包括：形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱；以及形成贯穿所述栅叠层结构的导电通道，其中，所述导电通道包括：芯部和导电柱，所述导电柱位于所述芯部上方；第一导电层，覆盖所述芯部的侧壁与底部，并围绕所述导电柱的侧壁；以及第二导电层，位于所述芯部与导电部之间并覆盖所述导电柱的侧壁，其中，所述第二导电层由单一导电材料形成，并与所述第一导电层接触。
可选地，还包括在衬底中形成掺杂区，所述栅叠层结构位于所述衬底上；以及形成贯穿所述栅叠层结构的通道孔，所述导电通道位于所述通道孔内，其中，所述通道孔暴露所述掺杂区，所述第一导电层覆盖所述掺杂区。
可选地，所述第一导电层包括由第一导电材料形成的第一材料层与由第二导电材料形成的第二材料层，所述第二材料层围绕所述导电柱和所述芯部的侧壁，覆盖所述芯部的侧壁与底部，并分别与所述第二导电层接触，所述第一材料层包围所述第二材料层，所述第一材料层与所述掺杂区反应生成导电的化合物，以在所述第一材料层与所述掺杂区之间形成接触区。
可选地，所述第一导电材料为钛，所述第二导电材料为氮化钛。
可选地，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。
可选地，所述第二导电层还位于所述芯部和所述导电柱之间。
可选地，所述芯部的材料包括多晶硅，所述导电柱的材料包括钨。
本发明实施例提供的3D存储器件及其制造方法，通过将覆盖导电柱的侧壁的第二导电层设置为由单一导电材料形成的导电层，改善了台阶覆盖性较差的问题，并且第二导电层与第一导电层叠加后总厚度相比于现有技术明显减少，不仅减少了通道孔的电阻，而且降低了制造成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2a示出3D存储器件的透视图。
图2b示出图2a中沿AA线的截面图。
图3a至图3l示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图4a至图5b示出本发明实施例的效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出3D存储器件的透视图，图2b示出图2a中沿AA线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层151隔开，从而形成栅叠层结构120。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条地选择线SGS。
在3D存储器件中，掺杂区102位于半导体衬底101内，通道孔104贯穿栅叠层结构120并暴露掺杂区102，第一导电层141、芯部142、第二导电层143以及导电柱144构成导电通道形成在导通孔104中。第一导电层141覆盖通道孔104的内壁并与掺杂区接触102，芯部142填充在通道孔104内，芯部142的底部与侧壁与第一导电层141接触，导电柱144位于通道孔104内以及芯部142的上方，第二导电层143覆盖导电柱144的侧壁并位于芯部142与导电柱141之间。芯部142的材料包括氧化物或多晶硅，导电柱144的材料包括金属钨。
在本实施例中，第一导电层141包括第一材料层141a与第二材料层141b。第一材料层141a覆盖通道孔104的内部和掺杂区102的暴露表面，并且第一材料层141a与掺杂区102反应生成导电的化合物，从而形成接触区103，第二材料层141b覆盖第一材料层141a的暴露表面。第一材料层141a由第一导电材料形成，第二材料层141b由第二导电材料形成，第二导电层143由单一导电材料形成，并直接与第一导电层中的第二材料层141b接触从而与掺杂区102电连接。第一导电材料为钛，第二导电材料为氮化钛，形成第二导电层143的单一导电材料与第二导电材料相同为氮化钛，形成接触区103的导电化合物的材料为TixSiy，可以使第一材料层141a与掺杂区102形成较好的欧姆接触，从而减小与半导体衬底101的接触电阻。
在第一材料层141a与栅叠层结构120之间设置隔离层108，用于分隔栅极导体层121、122、123与第一材料层141a，防止与栅极导体层121、122、123短接。
图3a至图3l示出根据本发明施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2a中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图3a所示。
在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的绝缘叠层结构150，以及形成贯穿绝缘叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图3a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构150中形成栅线缝隙104，如图3b所示。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙104不仅用于将栅极导体分割成多条栅线，而且用于形成阵列供源极连接的通道孔104。为此，栅线缝隙104贯穿绝缘叠层结构150到达衬底101。
进一步地，利用栅线缝隙104作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152从而形成空腔105，如图3c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙104。绝缘叠层结构150中的牺牲层152的端部暴露于栅线缝隙104的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙104的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的层间绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔105中的暴露表面平整。
进一步地，利用栅线缝隙104作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙104和空腔105中填充金属层106，如图3d所示。
在该实施例中，金属层106例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层106中重新形成栅线缝隙104，如图3e所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙104的钨材料。进一步地，栅线缝隙104不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙104的侧壁上，栅极导体121、122和123邻接栅线缝隙104的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构150相比，栅叠层结构120中的栅极导体121、122和123置换了绝缘叠层结构150中的牺牲层152。
优选地，在该步骤中经由栅线缝隙104进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的第一导电层与衬底101之间的接触电阻。
进一步地，覆盖栅叠层结构120与沟道柱110形成保护层107，并覆盖栅线缝隙104侧壁形成隔离层108，如图3f所示。
在该步骤中，保护层107与隔离层108均采用绝缘材料形成，例如氧化硅。
进一步地，覆盖栅线缝隙104的底部与侧壁形成第一导电层。首先，覆盖栅线缝隙104的底部与侧壁的第一材料层141a，如图3f所示。
在该步骤中，第一材料层141a的材料为钛，第一材料层141a与位于半导体衬底101中的掺杂区102形成接触区103，该触区103的材料为导电化合物TixSiy，可以使第一材料层141a与掺杂区102形成较好的欧姆接触，从而减小第一材料层141a与半导体衬底101的接触电阻。之后覆盖第一材料层141a形成第二材料层141b，从而形成第一导电层141，第二材料层141b为氮化钛，如图3g所示。
进一步地，覆盖第二材料层141b并在栅线缝隙中填充绝缘材料或导电材料形成芯部142，如图3h所示。
在该步骤中，芯部142的材料包括多晶硅或氧化硅等材料。
进一步地，仅保留栅线缝隙104下部的芯部142，并暴露出位于栅线缝隙104上部的第二材料层141b，如图3i所示。
在该步骤中，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，例如可以控制蚀刻时间，从而控制蚀刻深度。
进一步地，覆盖芯部142与第一导电层形成第二导电层143，如图3j所示。
在该步骤中，第二导电层143为单一材料的导电层，与第二材料层141b接触，并且第二导电层143与第二材料层141b的材料相同。
进一步地，在栅线缝隙上部覆盖第二导电层143形成导电柱144，如图3k所示。
在该步骤中，导电柱144的材料包括金属钨。
进一步地，采用化学机械剖光工艺(CMP)去除在栅叠层结构120上堆叠的保护层、第一导电层141、第二导电层143以及导电柱144，最终形成本发明实施例的3D存储器结构，如图3l所示。
图4a至图5b示出本发明实施例的效果分析示意图。其中，图4a为现有技术在形成通道孔过程的示意图，图4b为图4a中虚框处的局部放大图，图5a为本发明实施例在形成通道孔过程的示意图，图5b为图5a中虚框处的局部放大图。
如图4a、图4b所示，现有技术在形成芯部与导电柱之前需要分别进行金属钛(Ti)与氮化钛(TiN)的沉积，从而形成Ti-TiN-Ti-TiN四层导电层，当四层导电层位于阶梯处时，膜层厚度容易沉积不均，造成了台阶覆盖性(step coverage)较差的问题，从而影响了导电柱的形成，增加了通道孔的电阻。
如图5a、图5b所示，本发明实施例提供的3D存储器件及其制造方法，通过将围绕导电柱的第二导电层设置为单一材料的导电层，从而形成Ti-TiN-TiN三层导电层，并且TiN与TiN的材料相同，二者结合度相比与Ti与TiN更高，从而改善了台阶覆盖性较差的问题，并且与第一导电层叠加后总厚度相比于现有技术明显减少，不仅减少了第一导电层与掺杂区的电阻，而且降低了制造成本。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (12)
1.一种3D存储器件，包括：
栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构；以及
导电通道，贯穿所述栅叠层结构，
其中，所述导电通道包括：
芯部和导电柱，所述导电柱位于所述芯部上方；
第一导电层，覆盖所述芯部的侧壁与底部，并围绕所述导电柱的侧壁；以及
第二导电层，位于所述芯部与导电部之间并覆盖所述导电柱的侧壁，
其中，所述第二导电层由单一导电材料形成，并与所述第一导电层接触。
2.根据权利要求1所述的3D存储器件，还包括：
衬底，所述栅叠层结构位于所述衬底上；以及
掺杂区，位于所述衬底内，
其中，所述导电通道位于贯穿所述栅叠层结构的通道孔内，所述通道孔暴露所述掺杂区，所述第一导电层覆盖所述掺杂区。
3.根据权利要求2所述的3D存储器件，其中，所述第一导电层包括由第一导电材料形成的第一材料层与由第二导电材料形成的第二材料层，
所述第二材料层围绕所述导电柱和所述芯部的侧壁，覆盖所述芯部的侧壁与底部，并分别与所述第二导电层接触，
所述第一材料层包围所述第二材料层，所述第一材料层与所述掺杂区反应生成导电的化合物，以在所述第一材料层与所述掺杂区之间形成接触区。
4.根据权利要求3所述的3D存储器件，其中，所述第一导电材料为钛，所述第二导电材料为氮化钛。
5.根据权利要求3所述的3D存储器件，其中，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。
6.根据权利要求1-5任一所述的3D存储器件，其中，所述芯部的材料包括多晶硅，
所述导电柱的材料包括钨。
7.一种制造3D存储器件的方法，包括：
形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道柱；以及
形成贯穿所述栅叠层结构的导电通道，
其中，所述导电通道包括：
芯部和导电柱，所述导电柱位于所述芯部上方；
第一导电层，覆盖所述芯部的侧壁与底部，并围绕所述导电柱的侧壁；以及
第二导电层，位于所述芯部与导电部之间并覆盖所述导电柱的侧壁，
其中，所述第二导电层由单一导电材料形成，并与所述第一导电层接触。
8.根据权利要求7所述的方法，还包括：
在衬底中形成掺杂区，所述栅叠层结构位于所述衬底上；以及
形成贯穿所述栅叠层结构的通道孔，所述导电通道位于所述通道孔内，
其中，所述通道孔暴露所述掺杂区，所述第一导电层覆盖所述掺杂区。
9.根据权利要求8所述的方法，其中，所述第一导电层包括由第一导电材料形成的第一材料层与由第二导电材料形成的第二材料层，
所述第二材料层围绕所述导电柱和所述芯部的侧壁，覆盖所述芯部的侧壁与底部，并分别与所述第二导电层接触，
所述第一材料层包围所述第二材料层，所述第一材料层与所述掺杂区反应生成导电的化合物，以在所述第一材料层与所述掺杂区之间形成接触区。
10.根据权利要求9所述的方法，其中，所述第一导电材料为钛，所述第二导电材料为氮化钛。
11.根据权利要求9所述的方法，其中，所述单一导电材料与所述第二导电材料相同，所述第二导电层与所述第二材料层直接接触。
12.根据权利要求7-12任一所述的方法，其中，所述芯部的材料包括多晶硅，
所述导电柱的材料包括钨。
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