KR19990074910A - 반도체 장치의 사이리스터 - Google Patents

Abstract

본 발명은 4층(P-N-P-N)구조의 사이리스터에서 게이트 전극 아래의 형성된 불순물층 중 하나의 영역, 예컨대 에이터 영역이 상기 게이트 전극 아래에 까지 미치지 않는 사이리스터를 제공한다. 이와 같은 형태의 사이리스터는 채널을 통해서 흐르는 전류의 양을 줄여 상기 4층구조의 맨 아래 P형 기판으로부터 주입되는 홀 전류의 양을 줄일 수 있으므로 상기 사이리스터가 래치 업되는 것을 막을 수 있다.

Description

반도체 장치의 사이리스터

본 발명은 반도체 장치에 관한 것으로서, 특히 기생 사이리스터 형성을 방지할 수 이있는 반도체 장치에 관한 것이다.

흔히 사용하는 반도체소자의 가장 보편적인 응용의 하나는 스위칭 동작이며, 이것은 소자가 오프 상태(차단상태)에서 온(도통상태)로 전환 되는 것을 의미한다. 이와 같은 응용에서 일반적인 기초적인 소자는 바이폴라 접합 트랜지스터를 들 수 있다. 비슷하게 다이오드나 기타소자도 일종의 스위칭 소자로써 사용할 수 있지만, 전력용 스위칭 분야에서 가장 중용한 반도체소자의 하나가 사이리스터(thyristor)이다.

이 소자는 스위칭 신호가 인가될 때 까지는 순방향 바이어서에서 높은 임피던스(off 상태)를 나타내고 전환된 후에는 다시 낮은 임피던스(on 상태)를 나타낸다.

이하, 종래 기술에 의한 반도체 장치의 사이리스터(thyristor)를 도 1을 참조하여 설명한다.

도 1을 참조하면, 제1 전극물질(10)이 형성되어 있고, 그 위로 순차적으로 P+형 기판(12), N-기판(14)이 형성되어 있다. P+형 기판(12)은 양극(anode)이다. 상기 N-기판(14) 상층부에 P형 불순물이 주입된 제1 불순물층(16)이 형성되어 있다. 그런데 상기 제1 불순물층(16)은 가운데의 P-형과 우측의 P+형으로 구분되어 있다. 그리고 상기 제1 불순물층(16)의 표층 두 영역에 N+형 불순물이 주입된 제2 및 제3 불순물층(18a 및 18b)이 형성되어 있다. 상기 제2 불순물층(18a)은 상기 제3 불순물층(18b)보다 영역의 범위가 넓다. 상기 제2 불순물층(18a)은 사이리스터의 한 구성요소인 플로팅 N+에미터(emitter)이다. 그리고 상기 제3 불순물층(18b)은 N+소오스로서 작용한다. 상기 P+기판(12)과 상기 N-기판(14), P+형 제1 불순물층(16) 및 상기 N+ 제2 불순물층(18a)이 모여서 아래에서 위로 4층(P-N-P-N)구조의 메인 사이리스터(A)를 구성한다.

상기 N-기판(14) 상에 상기 제3 불순물층(18b)과 상기 제1 불순물층(16)의 계면 일부를 노출시키는 층간절연막(20)이 형성되어 있고, 상기 층간절연막(20) 내에 게이트 라인(22)이 포함되어 있다. 상기 게이트 라인(22)은 상기 제2 및 제3 불순물층(18a, 18b)의 일부와 그 사이의 상기 제1 불순물층(16)을 포함하는 영역에 대응하는 위치에 형성되어 있다. 상기 층간절연막(20)의 전면과 상기 노출된 계면의 전면에 제2 전극 물질(24)이 형성되어 있다. 상기 제2 전극 물질(24)은 음극을 구성하는 물질이다.

이와 같은 구조의 종래 기술에 의한 사이리스터에서 상기 메인 사이리스터(A)가 도통될 때, 상기 제3 불순물층(18b) 아래의 상기 제1 불순물층(16)의 전위가 상기 제3 불순물층(18b)보다 다이오드 턴-온(turn on)전압치인 0.6∼0.7v정도로 높아진다. 이 결과, 상기 제3 불순물층(18b)와 접촉된 상기 제2 전극(24)으로부터 주입된 전자가 채널을 통하지 않고 상기 제3 불순물층(18b)에서 상기 N-기판(14))에 이르게 된다.

그런데, 상기 P+기판(12), N-기판(14), 제1 불순물층(16) 및 제3 불순물층(18b)은 상기 메인 사이리스터(A)와 마찬가지로 4층 구조의 기생 사이리스터(parasitic thyristor; B)를 이룬다.

한편, 언급하지 않았지만, 상기 4층구조의 사이리스터는 2개의 트랜지스터, 즉 NPN 트랜지스터와 PNP트랜지스터로 구성된 것으로 불 수 있다. 따라서, 상기 제3 불순물층(18b)으로부터 상기 P+기판(12)으로 상기 기생 사이리스터(B)가 형성되는 것도 상기 제3 불순물층(18b)으로부터 상기 N-기판(14)으로 흐르는 전류에 의해 상기 제3 불순물층(18b)과 상기 P+기판(12)사이에 구성된 2개의 트랜지스터중 NPN 트랜지스터가 동작되고 그 결과, 상기 제1 불순물층(16)으로부터 상기 P+기판(12)으로 흐르는 베이스 전류 있게 되기 때문이다. 이와 같이, 상기 기생 사이리스터(B)가 동작됨으로써 상기 게이트 라인(22)을 오프 시켜도 전류가 차단되어 쉽게 래치 업(lactch up) 상태에 이르게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술에 나타나는 문제점을 해결하기 위한 것으로, 기생 사이리스터로부터 비롯되는 래치 업 상태를 막을 수 있는 반도체 장치의 사이리스터를 제공함에 있다.

도 1은 종래 기술에 의한 반도체 장치의 사이리스터(thyristor) 단면도이다.

도 2는 본 발명의 실시예에 의한 반도체 장치의 사이리스터(thyristor) 단면도이다.

*도면의 주요 부분에 대한 부호설명*

40, 56:제1 및 제2 전극.

42, 44:제1 및 제2 기판.

46a, 46b:제1 및 제2 형 불순물층.

48, 50:제3 및 제4 형 불순물층.

52:층간절연막. 54:게이트 도전층.

58:메인 사이리스터. 60:기생 사이리스터.

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 사이리스터는 제1 전극물질, 상기 제1 전극 물질 상에 순차적으로 형성된 제1 및 제2 기판; 상기 제2 기판의 상층부에 순차적으로 형성된 불순물층; 상기 제2 기판 상에 형성된 상기 불순물층의 일부를 노출시키는 층간절연막; 상기 층간절연막에 포함된 게이트 도전층 및 상기 층간절연막 상에 형성되고 상기 불순물층의 노출된 부분과 접촉되어 있는 제2 전극물질을 구비하는 사이리스터에 있어서, 상기 불순물층은 수평으로 형성된 제1 및 제2 형 불순물층과 상기 제1 및 제2 형 불순물층위에 형성된 제3 및 제4 형 불순물층이고, 상기 게이트 도전층은 상기 제4 형 불순물층과 상기 제1 및 제2 형 불순물층의 공유영역으로 이루어지는 영역 위에 있는 것을 특징으로 한다.

상기 제1 및 제2 기판은 P+기판 및 N-기판이다. 상기 제1 및 제2 형 불순물층은 각각 P-형 및 P+형 불순물층이고, 상기 제3 및 제4 형 불순물층은 동일한 불순물층으로서 N+불순물층이다. 여기서, 상기 제3 형 불순물층은 플로팅 N+에미터이다.

상기 제1 및 제2 전극물질은 각각 상기 양극 및 음극을 이루는 물질이다.

본 발명은 4층(P-N-P-N)구조의 사이리스터에서 게이트 전극 아래의 형성된 불순물층 중 하나의 영역, 예컨대 에이터 영역이 상기 게이트 전극 아래에 까지 미치지 않는 사이리스터를 제공한다. 이와 같은 형태의 사이리스터는 채널을 통해서 흐르는 전류의 양을 줄여 상기 4층구조의 맨 아래 P형 기판으로부터 주입되는 홀 전류의 양을 줄일 수 있으므로 상기 사이리시터가 래치 업되는 것을 막을 수 있다.이하, 본 발명의 실시예에 의한 웨이퍼 연마장치에 있어서의 연마패드 콘디셔너를 첨부된 도면들을 참조하여 상세하게 설명한다.

그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.

첨부된 도면들 중, 도 2는 본 발명의 실시예에 의한 반도체 장치의 사이리스터(thyristor) 단면도이다.

도 2를 참조하면, 제1 전극물질(40) 상에 제1 기판(42)이 있다. 상기 제1 전극(40)은 양극과 접촉되는 전극물질이다. 상기 제1 기판(42)은 P+형 기판이며 양극이다. 상기 제1 기판(42) 상에 제2 기판(44)이 있다. 상기 제2 기판(42)은 N-기판이다. 상기 제2 기판(44)의 상층부에 수평으로 제1 및 제2 형 불순물층(46a, 46b)이 형성되어 있다. 상기 제1 및 제2 형 불순물층(46a, 46b)은 각각 좌에서 우로 형성된 P-형 불순물 및 P+ 형 불순물이 주입된 불순물층이다. 상기 제2 형 불순물층(46b)이 상기 제1 형 불순물층(46a)보다 깊게 형성되어 있다. 상기 제1 형 불순물층(46a)의 상층부에 제3 형 불순물층(48)이 형성되어 있고, 상기 제2 형 불순물층(46b)의 상층부에 제4 형 불순물층(50)이 형성되어 있다. 상기 제3 및 제4 형 불순물층(48, 50)은 동일한 불순물, 예컨대 N+형 불순물이 주입된 불순물층이다. 상기 제3 및 제4 형 불순물층(48, 50)은 동일한 깊이로 형성되어 있다. 상기 제3 형 불순물층(48)은 플로팅 N+ 에미터 역할을 하고, 상기 제4 형 불순물층(50)은 N+ 소오스 역할을 한다. 상기 제3 및 제4 형 불순물층(48, 50)을 소정 간격 이격되어 형성되어 있다. 상기 제2 기판(44) 상에 상기 제4 형 불순물층(50)의 계면을 일부 노출시키는 층간절연막(52)이 형성되어 있다. 상기 층간절연막(52)내에 게이트 도전층(54)이 포함되어 있다. 상기 게이트 도전층(54)은 상기 제4 형 불순물층(50)의 일부와 상기 제1 및 제2 형 불순물층(46a, 46b) 사이의 공유영역에 대응하는 위치에 형성되어 있다. 상기 제3 형 불순물층(48)은 상기 제4 형 불순물층(50)의 일부 영역 상에 있는 상기 게이트 도전층(54) 아래에 까지 확장되어 있지 않다. 이와 같이, 상기 게이트 도전층(54)의 아래에는 한 개의 불순물층만이 존재한다. 상기 층간절연막(52) 상에 상기 제4 형 불순물층(50)의 노출된 부분과 접촉되는 제2 전극 물질(56)이 있다. 상기 제2 전극 물질(56)은 음극을 구성하는 물질이다.

상기 제3 형 불순물층(48)은 상기 게이트 도전층(54) 아래에 까지 미치지 않으므로 상기 게이트 도전층(54)에 전압이 인가되더라도 그 아래의 채널영역을 통해서 흐르는 전류의 양이 작아진다. 이에 따라 상기 제1 기판(42)으로부터 상기 제2 기판(44) 및 상기 제1 형 불순물층(46a)을 통해서 흐르는 홀 전류가 작아지고 이 결과, 상기 제4 형 불순물층(50) 아래의 상기 제2 형 불순물층(46b)의 전압이 다이오드 턴 온 전압보다 높아지지 않는다. 그러므로 상기 제4 형 불순물층(50), 제2형 불순물층(46b), 상기 제2 기판(44) 및 상기 제1 기판(42)으로 구성되는 기생 사이리스터(60)내의 NPN 트랜지스터와 PNP트랜지스터가 동작되지 않는다. 따라서, 상기 게이트 도전층(54)을 통한 전류의 제어가 가능하고 상기 메인 사이리스터(58)가 래치 업되는 것을 방지할 수 있다.

상술한 바와 같이, 본 발명은 4층(P-N-P-N)구조의 사이리스터에서 게이트 전극 아래의 형성된 불순물층 중 하나의 영역, 예컨대 에이터 영역이 상기 게이트 전극 아래에 까지 미치지 않는 사이리스터를 제공한다. 이와 같은 형태의 사이리스터는 채널을 통해서 흐르는 전류의 양을 줄여 상기 4층구조의 맨 아래 P형 기판으로부터 주입되는 홀 전류의 양을 줄일 수 있으므로 상기 사이리시터가 래치 업되는 것을 막을 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (5)

1. 제1 전극물질, 상기 제1 전극 물질 상에 순차적으로 형성된 제1 및 제2 기판; 상기 제2 기판의 상층부에 순차적으로 형성된 불순물층; 상기 제2 기판 상에 형성된 상기 불순물층의 일부를 노출시키는 층간절연막; 상기 층간절연막에 포함된 게이트 도전층 및 상기 층간절연막 상에 형성되고 상기 불순물층의 노출된 부분과 접촉되어 있는 제2 전극물질을 구비하는 사이리스터에 있어서,

   상기 불순물층은 수평으로 형성된 제1 및 제2 형 불순물층과 상기 제1 및 제2 형 불순물층위에 형성된 제3 및 제4 형 불순물층이고, 상기 게이트 도전층은 상기 제4 형 불순물층과 상기 제1 및 제2 형 불순물층의 공유영역으로 이루어지는 영역 위에 있는 것을 특징으로 하는 반도체 장치의 사이리스터.
2. 제 1 항에 있어서, 상기 제1 및 제2 기판은 P+기판 및 N-기판인 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 사이리스터.
3. 제 1 항에 있어서, 상기 제1 및 제2 형 불순물층은 각각 P-형 및 P+형 불순물층인 것을 특징으로 하는 반도체 장치의 사이리스터.
4. 제 1 항에 있어서, 상기 제3 및 제4 형 불순물층은 동일한 불순물층으로서 N+불순물층인 것을 특징으로 하는 반도체 장치의 사이리스터.
5. 제 1 항에 있어서, 상기 제1 및 제2 전극물질은 각각 상기 양극 및 음극을 구성하는 물질인 것을 특징으로 하는 반도체 장치의 사이리스터.