KR100367402B1 - 반도체장치의데이터전송라인형성방법 - Google Patents

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KR100367402B1 KR10-1998-0063701A KR19980063701A KR100367402B1 KR 100367402 B1 KR100367402 B1 KR 100367402B1 KR 19980063701 A KR19980063701 A KR 19980063701A KR 100367402 B1 KR100367402 B1 KR 100367402B1
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Abstract

본 발명은 반도체장치의 데이터 전송라인 형성 방법에 관한 것으로, 플러그를 통해 하부배선과 연결하기 위한 상부배선인 비트라인의 고온 열공정시 패턴이 옮겨지거나 휘는 현상이 발생하여 메탈콘택의 형성시 패턴중첩도가 떨어지는 것을 방지하기 위해 상부배선 하부에 지지부(70)를 두어 견고히 고정시키도록 함으로써 패턴의 중첩도 조정이 용이하여 중첩도를 향상시킬 수 있다는 이점이 있다.

Description

반도체장치의 데이터 전송라인 형성 방법
본 발명은 반도체장치의 데이터 전송라인 형성 방법에 관한 것으로서, 보다 상세하게는 플러그를 통해 하부배선과 연결하기 위한 상부배선인 비트라인의 고온 열공정시 패턴이 옮겨지거나 휘는 현상이 발생하여 메탈콘택의 형성시 패턴중첩도가 떨어지는 것을 방지하기 위해 상부배선 하부에 지지부를 두어 견고히 고정시키도록 하는 반도체장치의 데이터 전송라인 형성 방법에 관한 것이다.
반도체장치가 점차적으로 고집적화 됨에 따라 반도체기판상의 배선의 넓이 뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하는 추세에 있으며, 더욱이 배선과 배선 사이의 간격이 좁아지는 고집적화가 진행됨에 따라 콘택홀 형성에 관한 문제는 크게 대두되고 있으며, 또한 고집적도가 증가함에 따라 다층구조로 형성하면서 금속층의 수가 증가됨에 따라 각 금속층간을 연결하기 위한 공간확보를 위한 비아콘택 형성의 중요도가 점점 증가하고 있다.
도 1은 일반적인 반도체장치의 데이터 전송라인의 형성 방법을 나타낸 단면도이다.
여기에 도시된 바와 같이 실리콘 기판(10)상에 트랜지스터를 형성한 후 전면에 BPSG막(30)을 형성하고 트랜지스터의 불순물확산영역(20)과 연결하기 위해 콘택홀을 형성한 후 도프드 폴리실리콘을 충진시키고 평탄화시켜 폴리플러그(40)를 형성한다.
위와 같이 형성된 폴리플러그(40) 위로 폴리간 산화막(50)을 증착한 후 폴리플러그(40)의 상부가 노출되도록 폴리간 산화막(50)을 식각하여 콘택홀을 형성하고, 콘택홀 내부에 제 1스페이서(55)를 형성한 다음 텅스텐 실리사이드를 증착한 후 데이터 전송라인 패턴에 의해 폴리간 산화막(50)까지 식각하여 비트라인(60)을 형성한 후 비트라인(60) 측벽에 제 2스페이서(65)를 형성하여 비트라인(60)을 형성하게 된다.
그런데, 위와 같이 비트라인(60)을 형성한 후 제 2스페이서(65)를 형성할 때 고온에서 증착하면서 비트라인(60)의 하부에 존재하는 BPSG막(30)이 움직이면서 비트라인(60)이 휘거나 이동하는 경우가 발생하게 된다.
위와 같이 비트라인(60)이 휘거나 이동하게 됨에 따라 이후 공정의 마스크공정이나 식각공정시 패턴의 중첩도를 저하시킨다는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 상부의 데이터 전송라인을 형성한 후 열공정을 수행할 때 하부층이 움직임으로써 발생되는 데이터 전송라인의 휨이나 이동을 억제하기 위해서 데이터 전송라인 하부에 지지부를 형성하여 고정시킴으로서 패턴의 중첩도를 향상시킬 수 있도록 하는 반도체장치의 데이터 전송라인 형성 방법을 제공함에 있다.
도 1은 일반적인 반도체장치의 데이터 전송라인의 형성 방법을 나타낸 단면도이다.
도 2는 본 발명의 제 1실시예에 따라 과도 식각에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 제 2실시예에 따라 과도 평탄화에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다
도 4는 본 발명의 제 3실시예에 따라 폴리간 산화막에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 불순물확산영역
30 : BPSG막 40 : 폴리플러그
50 : 폴리간 산화막 55 : 제 1스페이서
60 : 비트라인 65 : 제 2스페이서
70 : 지지부
상기와 같은 목적을 실현하기 위한 본 발명은 플러그를 형성한 후 데이터 전송라인을 형성하는 반도체장치의 데이터 전송라인 형성 방법에 있어서, 상기 데이터 전송라인의 하부에 지지부를 더 형성하는 것을 특징으로 한다.
위의 지지부는 데이터 전송라인을 형성할 때 플러그의 일정깊이까지 식각하여 형성하는 것을 특징으로 한다.
위와 같이 이루어진 본 발명의 작용을 설명하면 다음과 같다.
위와 같이 하부배선이나 불순물확산층과 상부의 데이터 전송라인을 연결하기 위해 플러그를 형성한 후 데이터 전송라인을 형성할 때 플러그 부분을 깊게 식각하고 그 위로 데이터 전송라인을 형성함으로써 데이터 전송라인 하부가 플러그의 상부에 삽입되어 지지되는 지지부가 형성되도록 하여 이후의 열공정시 하부 물질의 움직임으로 데이터 전송라인이 이동하거나 휘는 현상을 억제할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2는 본 발명의 제 1실시예에 따라 과도 식각에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다.
여기에 도시된 바와 같이 실리콘 기판(10)상에 트랜지스터를 형성한 후 전면에 BPSG막(30)을 형성하고 트랜지스터의 불순물확산영역(20)과 연결하기 위해 콘택홀을 형성한 후 도프드 폴리실리콘을 충진시키고 평탄화시켜 폴리플러그(40)를 형성한다.
위와 같이 형성된 폴리플러그(40) 위로 폴리간 산화막(50)을 증착한 후 폴리간 산화막(50)과 폴리플러그(40)의 일정깊이까지 식각하여 콘택홀을 형성함과 아울러 폴리플러그(40)에 지지부(70)를 형성하고, 콘택홀 내측벽 및 지지부(70)에 제 1스페이서(55)를 형성한 다음 텅스텐 실리사이드를 증착한 후 비트라인 패턴에 의해 폴리간 산화막(50)까지 식각하여 비트라인(60)을 형성한 다음 데이터 전송라인(60) 측벽에 제 2스페이서(65)를 형성하여 비트라인(60)을 형성하게 된다.
위와 같이 폴리간 산화막(50)을 식각할 때 폴리플러그(40)의 일정깊이까지 식각하여 지지부(70)를 형성함으로써 비트라인(60)이 후속 열처리 공정에 의해 하부의 BPSG막(30)이 움직이더라고 비트라인(60)이 이동하거나 휘는 것을 방지하게 된다.
도 3은 본 발명의 제 2실시예에 따라 과도 평탄화에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다
여기에 도시된 바와 같이 실리콘 기판(10)상에 트랜지스터를 형성한 후 전면에 BPSG막(30)을 형성하고 트랜지스터의 불순물확산영역(20)과 연결하기 위해 콘택홀을 형성한 후 도프드 폴리실리콘을 충진시키고 평탄화시켜 폴리플러그(40)를 형성한다.
이때 폴리플러그(40) 부분을 과도 평탄화시키면 폴리플러그(40) 상부에 요홈의 지지부(70)를 형성한 후 그 위로 텅스텐 실리사이드를 증착한 후 비트라인 패턴에 의해 비트라인(60)을 형성한 다음 비트라인(60) 측벽에 제 2스페이서(65)를 형성하여 비트라인(60)을 형성하게 된다.
위와 같이 플러그 콘택홀을 충진시킨 후 평탄화시 과도 평탄화시켜 지지부(70)를 형성함으로써 비트라인(60)이 후속 열처리 공정에 의해 하부의 BPSG막(30)이 움직이더라고 비트라인(60)이 이동하거나 휘는 것을 방지하게 된다.
도 4는 본 발명의 제 3실시예에 따라 폴리간 산화막에 의해 지지부를 형성하는 반도체장치의 데이터 전송라인 형성 방법을 설명하기 위한 도면이다.
여기에 도시된 바와 같이 실리콘 기판(10)상에 트랜지스터를 형성한 후 전면에 BPSG막(30)을 형성하고 트랜지스터의 불순물확산영역(20)과 연결하기 위해 콘택홀을 형성한 후 도프드 폴리실리콘을 충진시키고 평탄화시켜 폴리플러그(40)를 형성한다.
위와 같이 형성된 폴리플러그(40) 전면위로 폴리간 산화막(50)을 증착한 후 폴리플러그(40)가 노출될때까지 식각하여 콘택홀을 형성하고, 콘택홀 내측벽에 제 1스페이서(55)를 형성한 다음 텅스텐 실리사이드를 증착한 후 비트라인 패턴을 통해 폴리간 산화막(50)이 노출되도록 텅스텐 실리사이드를 식각하여 비트라인(60)을 형성한 다음 비트라인(60) 측벽에 제 2스페이서(65)를 형성하여 비트라인(60)을 형성하게 된다.
위와 같이 폴리간 산화막(50)을 식각하지 않고 남겨놓음으로써 비트라인(60)을 지지할 수 있는 지지부(70)로 사용하여 후속 열처리 공정에 의해 하부의 BPSG막(30)이 움직이더라고 비트라인(60)이 이동하거나 휘는 것을 방지하게 된다.
상기한 바와 같이 본 발명은 반도체장치의 데이터 전송라인을 형성할 때 데이터 전송라인 하부에 지지부를 형성하여 후속의 열공정시 하부물질의 이동으로 인한 데이터 전송라인의 이동이나 휨을 억제하여 이후 메탈콘택진행시 패턴의 중첩도 조정이 용이하게 되어 중첩도가 향상된다는 이점이 있다.

Claims (2)

  1. 폴리플러그를 형성한 후 데이터 전송라인을 형성하는 반도체장치의 데이터 전송라인 형성방법에 있어서,
    상기 데이터 전송라인을 형성하기 전에 상기 데이터 전송라인 하부에 콘택홀을 형성한 후 도프드 폴리실리콘을 충진시키고 과도 평탄화시켜 상부에 요홈이 형성된 폴리플러그를 형성하는 단계와,
    상기 요홈이 형성된 폴리플러그 전면에 금속층을 증착하는 단계와,
    데이터 전송라인 패턴에 의해 상기 금속층을 식각하여 데이터 전송라인을 형성하는 단계와,
    상기 데이터 전송라인 측벽에 스페이서를 형성하는 단계를 포함하여 지지부를 형성하는 것을 특징으로 하는 반도체장치의 데이터 전송라인 형성 방법.
  2. 폴리플러그를 형성한 후 데이터 전송라인을 형성하는 반도체장치의 데이터 전송라인 형성방법에 있어서,
    상기 폴리플러그 전면위로 폴리간 산화막을 증착하는 단계와,
    상기 폴리플러그가 노출될 때까지 식각하여 콘택홀을 형성하는 단계와,
    상기 콘택홀 내측벽에 제 1스페이서를 형성한 후 텅스텐 실리사이드를 증착하는 단계와,
    데이터 전송라인 패턴을 통해 상기 폴리간 산화막이 노출되도록 텅스텐 실리사이드를 식각하여 데이터 전송라인을 형성하는 단계와,
    상기 데이터 전송라인 측벽에 제 2스페이서를 형성하는 단계를 포함하여 지지부를 형성하는 것을 특징으로 하는 반도체장치의 데이터 전송라인 형성 방법.
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