KR100502670B1 - 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법 - Google Patents

비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법 Download PDF

Info

Publication number
KR100502670B1
KR100502670B1 KR10-2000-0051331A KR20000051331A KR100502670B1 KR 100502670 B1 KR100502670 B1 KR 100502670B1 KR 20000051331 A KR20000051331 A KR 20000051331A KR 100502670 B1 KR100502670 B1 KR 100502670B1
Authority
KR
South Korea
Prior art keywords
bpsg
teos
semiconductor device
film
conductive film
Prior art date
Application number
KR10-2000-0051331A
Other languages
English (en)
Other versions
KR20020017817A (ko
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0051331A priority Critical patent/KR100502670B1/ko
Priority to JP2001097092A priority patent/JP2002093905A/ja
Priority to US09/929,338 priority patent/US6472313B2/en
Publication of KR20020017817A publication Critical patent/KR20020017817A/ko
Application granted granted Critical
Publication of KR100502670B1 publication Critical patent/KR100502670B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 하부 배선 형성이 완료된 기판 상에 TOES막과 같이 BPSG막의 리플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착하고, 절연막 상에 BPSG막을 증착하여 평탄화시킨 다음, 상기 BPSG막을 선택적으로 식각하여 상부배선과 접할 절연막 부분을 노출시키는 개구부를 형성하고, 상기 개구부 내에 절연막과 접하는 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다.

Description

비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법{Semiconductor device formation method for preventing pattern shift caused by BPSG reflow}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
BPSG막(borophosphosilicate glass)은 산화막의 증착시에 B2H6, PH3 등과 같이 B 또는 P를 함유하는 반응물이 첨가되어 증착된 SiO2-B2O3-P2O 5 혼합 산화막을 말한다. SiO2에 B2O3나 P2O5가 첨가되면 유리(glass)의 융해(fusion) 온도가 낮아지기 때문에 900 ℃ 부근의 온도에서 리플로우(reflow) 처리를 해주면 BPSG막의 표면 에너지에 의해서 점성 유동(viscous flow)이 일어나 산화막의 평탄도를 향상시키게 된다. BPSG막 내의 B나 P 농도가 증가할수록 리플로우가 잘 일어난다.
이와 같이 평탄도 특성이 우수한 BPSG막은 ULSI(ultra large scale integration) 소자의 층간절연막으로 이용된다.
한편, 반도체 소자의 집적도가 증가함에 따라 셀(cell)에서의 설계규칙(design rule) 뿐만 아니라 주변회로 상의 설계규칙 또한 많이 감소하게 된다. 이로 인해 1.0 ㎛ 이하(sub-micron)의 수준의 미세 소자에서는 과거에는 문제시 되지 않았던 여러 문제가 발생한다.
그 예로서, 주변회로 영역의 BPSG막 상에 형성된 전도막 배선이 이동하는 것을 들 수 있다. 전술한 바와 같이 점성 유동 특성이 우수한 BPSG막은 그 형성 후 실시되는 열처리 공정에 의해서도 쉽게 리플로우되어 그 상부에 형성된 전도막 패턴이 이동하게 된다.
즉, 도 1에 보이는 바와 같이 그 상부에 전도막 패턴(14)이 형성된 제1 BPSG막(1st BPSG)은, 후속으로 진행되는 제2 BPSG막(2nd BPSG), 제3 BPSG막(3rd BPSG)의 증착 및 평탄화를 위한 리플로우 과정에서 단차가 큰 국부적인 부분에서 보다 많이 리플로우되고 그에 따라 그 상부에 있는 전도막 패턴(14)이 이동된다. 이와 같이 이동된 전도막 패턴(14)은 이후 콘택홀 측벽에 노출되어 텅스텐 플러그(15) 등과 같은 다른 전도막과 접하게 된다. 도 1에서 미설명 도면부호 'S'는 후속으로 진행되는 열처리 공정에서 제1 BPSG막(1st-BPSG)의 리플로우에 따른 단차 변화를 나타낸다.
상기 전도막 패턴이 실리사이드일 경우 이동은 다음과 같은 원인에 의해서도 발생한다. 실리사이드박막은 약 800 ℃ 온도에서 0.2 % 수축되는 물성적 특성을 갖는데, 열처리 과정에서 제1 BPSG막 상의 실리사이드 전도막 패턴(14)이 응축되고 그에 따른 스트레스(stress)에 의해 이동 정도는 더욱 심해진다.
특히 후속 열처리 과정에서 상대적으로 단차가 큰 국부적인 부분에서 보다 많이 BPSG막의 리플로우가 발생하는데, 그에 따라 저집적도 소자의 주변회로 영역에서는 관찰되지 않았던 전도막 패턴의 이동이 발생한다. 그에 따라 절연되어야 할 연결배선(interconnection line) 간의 연결이 유발되고 소자의 불량이 발생한다.
도 2는 공정순서에 따라 주변회로 영역과 셀영역 각각의 전도막 패턴 이동 정도를 비교하여 보이는 그래프로서, 셀 영역에서는 BPSG 리플로우에 의해 전도막 패턴의 이동이 발생하지 않는 반면에, 주변회로 영역에서는 공정 진행에 따라 이동 정도가 증가함으로 보이고 있다. BPSG 리플로우에 의한 전도막 패턴의 이동 정도는 단차, 배선 패턴의 밀집도 그리고 열처리 온도에 의존하는데 그 이동 정도는 0.3 ㎛ 이상인 것으로 관찰되고 있다. 더욱이 이러한 불량은 적절한 테스트 패턴이 아직 제공되지 않아 거의 감지되고 못하고 있다.
상기와 같은 문제점을 해결하기 위하여 종래에는 BPSG막 상에 TEOS(tetraethyl ortho silicate) 등과 같이 유동성이 적은 절연막을 형성하는 방법이 제시되었으나, 그와 같은 종래 방법으로는 BPSG 리플로우 따른 전도막 패턴의 이동을 효과적으로 방지할 수 없다.
상기와 같은 문제점을 해결하기 위한 본 발명은 BPSG의 리플로우에 따른 전도막 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 하부구조 형성이 완료된 기판 상에 BPSG 리플로우 온도에서 유동하지 않는 TEOS를 형성하는 단계, 상기 TEOS 상에 제1BPSG를 증착 및 리플로우하는 단계, 상기 제1BPSG를 선택적으로 식각하여 전도막 패턴과 접촉할 상기 TEOS 부분을 노출시키는 개구부를 형성하는 단계, 상기 개구부 내에 전도막패턴을 형성하는 단계, 및 상기 전도막 패턴을 포함한 전면에 제2BPSG를 증착 및 리플로우하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 셀 영역과 주변회로 영역을 구비하는 반도체 소자 제조 방법에 있어서, 하부구조 형성이 완료된 기판 상에 BPSG 리플로우 온도에서 유동하지 않는 TEOS를 형성하는 단계, 상기 TEOS 상에 평탄화를 위한 제1BPSG를 증착 및 리플로우하는 단계, 상기 제1BPSG를 선택적으로 식각하여 전도막 패턴과 접촉할 상기 TEOS 부분을 노출시키는 개구부를 형성하는 단계, 상기 개구부 내에 전도막패턴을 형성하는 단계, 및 상기 전도막 패턴을 포함한 전면에 제2BPSG를 증착 및 리플로우하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 하부 배선 형성이 완료된 기판 상에 TOES막과 같이 BPSG막의 리플로우 온도인 700 ℃ 내지 1000 ℃에서 유동하지 않는 절연막을 증착하고, 절연막 상에 BPSG막을 증착하여 평탄화시킨 다음, 상기 BPSG막을 선택적으로 식각하여 상부배선과 접할 절연막 부분을 노출시키는 개구부를 형성하고, 상기 개구부 내에 절연막과 접하는 상부 배선을 형성함으로써 열처리 과정에서 일어나는 BPSG막의 리플로우에 의한 배선 이동을 방지하는데 그 특징이 있다.
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 상세하게 설명한다.
먼저 도 3a에 도시한 바와 같이, 트랜지스터의 게이트 전극 등과 같은 하부 전도막 패턴(31) 형성이 완료된 반도체 기판(30) 상에 층간절연을 위해 3000 Å 내지 10000 Å 두께의 TEOS막(32)을 형성하고, 평탄화를 위해 전체 구조 상에 1000 Å 내지 3000 Å 두께의 제1 BPSG막(33)을 형성한다.
상기 TEOS막(31)은 O3계 TEOS막으로 형성할 수도 있다. 증착 장비는 PECVD(plasma enhanced chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition)를 이용한다. 상기 제1 BPSG막(33)은 PSG(phospho silicate glass), BSG(boro silicate glass) 등으로 형성할 수도 있다. 한편, 제1 BPSG막(33) 형성 과정은 BPSG막 증착 및 플로우(flow) 과정을 포함한다.
다음으로 도 3b에 보이는 바와 같이, 제1 BPSG막(33) 상에 전도막 패턴 영역을 정의하는 포토레지스트 패턴(PR)을 형성하고, 이를 식각마스크로 제1 BPSG막(33)을 식각해서 전도막 패턴과 접할 TEOS막(32)을 노출시키는 개구부를 형성한다. 상기 개구부는 주변회로 영역에 위치하는 개구부일 수 있다.
이어서 도 3c에 도시한 바와 같이, 포토레지스트 패턴(PR)을 제거하고, 전체 구조 상에 전도막을 형성하여 개구부를 채운 다음, 플라즈마 식각 또는 화학기계적 연마(chemical mechanical polishing) 방법으로 전도막을 제거하여 상기 개구부 내에 전도막 패턴(34)을 형성한다. 상기 전도막 패턴(34)은 폴리실리콘, 폴리사이드, 알루미늄 및 코발트 실리사이드, 크롬 실리사이드, 텅스텐 실리사이드, 타이타늄 실리사이드, 니켈 실리사이드 등과 같은 다양한 실리사이드로 형성한다. 상기 전도막 패턴(34)은 공급전원 배선일 수도 있다.
다음으로 도 3d에 보이는 바와 같이 전체 구조 상에 층간절연 및 평탄화를 위한 제2 BPSG막(35)을 형성하고, 제2 BPSG막(35), 제1 BPSG막(33) 및 TEOS막(32)을 선택적으로 식각하여 반도체 기판(30)을 노출시키는 콘택홀을 형성한 다음, 콘택홀 내에 플러그(36)를 형성하는 등 이후의 후속 공정을 진행한다. 상기 후속 공정은 제3 BPSG막, 제4 BPSG 형성 공정 등을 포함한다.
전술한 본 발명의 실시 예에서 상기 제1 BPSG막(33) 및 제2 BPSG막(34) 각각의 불순물 도핑 농도는 10 %를 넘지 않도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 전도막 패턴이 BPSG막 보다 상대적으로 유동성이 낮은 TEOS막과 접함으로써, 이후 실시되는 열처리 과정에서 발생하는 BPSG막의 유동에 의한 배선의 이동을 효과적으로 방지할 수 있다.
도 1은 종래 반도체 소자 제조 과정에서 BPSG막의 리플로우에 의한 전도막 패턴의 이동을 보이는 공정 단면도,
도 2는 주변회로 영역과 셀영역 전도막 패턴의 공정순서에 따른 이동 정도를 비교하여 보이는 그래프,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
31: 하부 전도막 패턴 32: TEOS막
33: 제1 BPSG막 34: 상부 전도막 패턴
35: 제2 BPSG막

Claims (9)

  1. 미세 소자 제조 방법에 있어서,
    하부구조 형성이 완료된 기판 상에 BPSG 리플로우 온도에서 유동하지 않는 TEOS를 형성하는 단계;
    상기 TEOS 상에 제1BPSG를 증착 및 리플로우하는 단계;
    상기 제1BPSG를 선택적으로 식각하여 전도막 패턴과 접촉할 상기 TEOS 부분을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 내에 전도막패턴을 형성하는 단계; 및
    상기 전도막 패턴을 포함한 전면에 제2BPSG를 증착 및 리플로우하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1BPSG막의 리플로우 온도는 700 ℃ 내지 1000 ℃ 온도인 것을 특징으로 하는 반도체소자 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 TEOS는 O3계 TEOS막인 것을 특징으로 하는 반도체소자 제조 방법.
  5. 셀 영역과 주변회로 영역을 구비하는 반도체 소자 제조 방법에 있어서,
    하부구조 형성이 완료된 기판 상에 BPSG 리플로우 온도에서 유동하지 않는 TEOS를 형성하는 단계;
    상기 TEOS 상에 평탄화를 위한 제1BPSG를 증착 및 리플로우하는 단계;
    상기 제1BPSG를 선택적으로 식각하여 전도막 패턴과 접촉할 상기 TEOS 부분을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 내에 전도막패턴을 형성하는 단계; 및
    상기 전도막 패턴을 포함한 전면에 제2BPSG를 증착 및 리플로우하는 단계
    를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제1BPSG막의 리플로우 온도는 700 ℃ 내지 1000 ℃ 온도인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 개구부는 주변회로 영역에 위치하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 TEOS는 O3계 TEOS막인 것을 특징으로 하는 반도체 소자 제조 방법.
KR10-2000-0051331A 2000-08-31 2000-08-31 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법 KR100502670B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0051331A KR100502670B1 (ko) 2000-08-31 2000-08-31 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법
JP2001097092A JP2002093905A (ja) 2000-08-31 2001-03-29 半導体素子の製造方法
US09/929,338 US6472313B2 (en) 2000-08-31 2001-08-15 Device formation method for preventing pattern shift caused by glass layer reflow

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0051331A KR100502670B1 (ko) 2000-08-31 2000-08-31 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20020017817A KR20020017817A (ko) 2002-03-07
KR100502670B1 true KR100502670B1 (ko) 2005-07-22

Family

ID=19686568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0051331A KR100502670B1 (ko) 2000-08-31 2000-08-31 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100502670B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213458A (ja) * 1995-02-06 1996-08-20 Matsushita Electron Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213458A (ja) * 1995-02-06 1996-08-20 Matsushita Electron Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20020017817A (ko) 2002-03-07

Similar Documents

Publication Publication Date Title
US6090700A (en) Metallization method for forming interconnects in an integrated circuit
US7348676B2 (en) Semiconductor device having a metal wiring structure
KR19990037532A (ko) 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법
CN111211095B (zh) 导电互连线的制造方法
KR100502670B1 (ko) 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법
KR100345670B1 (ko) 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법
KR100254567B1 (ko) 반도체 장치의 콘택 플러그 형성 및 절연막 평탄화 방법
JP4260275B2 (ja) 半導体装置及びその製造方法
KR100471409B1 (ko) 반도체소자 제조방법
US6472313B2 (en) Device formation method for preventing pattern shift caused by glass layer reflow
KR20010058209A (ko) 이중 다마신 공정을 이용한 금속 배선 형성 방법
KR960005252B1 (ko) 반도체 장치의 제조방법
US20060134859A1 (en) Mask for forming landing plug contact hole and plug forming method using the same
JP3342652B2 (ja) Ｂｐｓｇリフローおよびこれによって形成される集積回路チップに関連するパターンひずみを抑制する方法
JPH10340952A (ja) 集積回路の多層配線形成方法
US6277754B1 (en) Method of planarizing dielectric layer
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100224788B1 (ko) 반도체 소자의 제조방법
KR20020034468A (ko) 반도체 소자의 제조 방법
KR100408683B1 (ko) 반도체 소자의 콘택 형성방법
KR19980083674A (ko) 반도체 소자의 미세 콘택 및 전하저장전극 형성방법
KR100223323B1 (ko) 반도체소자의 제조방법
JP3555319B2 (ja) 半導体装置の製造方法
KR100373351B1 (ko) 반도체 소자 제조방법
KR100745075B1 (ko) 반도체 장치의 랜딩플러그 콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 14