JP2002093905A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2002093905A JP2002093905A JP2001097092A JP2001097092A JP2002093905A JP 2002093905 A JP2002093905 A JP 2002093905A JP 2001097092 A JP2001097092 A JP 2001097092A JP 2001097092 A JP2001097092 A JP 2001097092A JP 2002093905 A JP2002093905 A JP 2002093905A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- silicate glass
- glass layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 69
- 239000005368 silicate glass Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 239000010408 film Substances 0.000 description 174
- 239000010410 layer Substances 0.000 description 11
- 239000005360 phosphosilicate glass Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- DLYUQMMRRRQYAE-UHFFFAOYSA-N tetraphosphorus decaoxide Chemical compound O1P(O2)(=O)OP3(=O)OP1(=O)OP2(=O)O3 DLYUQMMRRRQYAE-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910021357 chromium silicide Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 101100366710 Arabidopsis thaliana SSL12 gene Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 101100135117 Oryza sativa subsp. japonica RR13 gene Proteins 0.000 description 1
- 101100366563 Panax ginseng SS13 gene Proteins 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 210000003371 toe Anatomy 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 シリケートガラス層を用いて多層構造を平坦
化させる半導体素子の製造方法において、ＢＰＳＧ膜を
リフローしても伝導膜パターンが移動しないようにす
る。 【解決手段】 半導体基板３０の上面に下部構造３１を
形成するステップと、この半導体基板３０の上面にシリ
ケートガラス層へのリフロー温度で流動しない物質から
成る絶縁膜３２を形成するステップと、この絶縁膜３２
の上面に第１シリケートガラス層３３を形成するステッ
プと、この第１シリケートガラス層３３を選択的に除去
して前記絶縁膜３２の一部分を露出させるステップと、
前記絶縁膜３２と隣接する伝導膜パターン３４を形成す
るステップと、を順次行う。これにより、リフロー処理
時における伝導膜パターン３４の移動を防止することが
できる。
化させる半導体素子の製造方法において、ＢＰＳＧ膜を
リフローしても伝導膜パターンが移動しないようにす
る。 【解決手段】 半導体基板３０の上面に下部構造３１を
形成するステップと、この半導体基板３０の上面にシリ
ケートガラス層へのリフロー温度で流動しない物質から
成る絶縁膜３２を形成するステップと、この絶縁膜３２
の上面に第１シリケートガラス層３３を形成するステッ
プと、この第１シリケートガラス層３３を選択的に除去
して前記絶縁膜３２の一部分を露出させるステップと、
前記絶縁膜３２と隣接する伝導膜パターン３４を形成す
るステップと、を順次行う。これにより、リフロー処理
時における伝導膜パターン３４の移動を防止することが
できる。
Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、シリケートガラス
層を用いて多層構造を平坦化させる半導体素子の製造方
法に関し、特に、シリケートガラス層であるＢＰＳＧを
リフローしても伝導膜パターンの移動を防止できる半導
体素子の製造方法に関する。
層を用いて多層構造を平坦化させる半導体素子の製造方
法に関し、特に、シリケートガラス層であるＢＰＳＧを
リフローしても伝導膜パターンの移動を防止できる半導
体素子の製造方法に関する。
【０００２】
【従来の技術】ＢＰＳＧ膜(borophosphosilicate glas
s)とは、酸化膜の蒸着時に、例えばジボラン（B2H6）や
ホスフィン（PH3）などのようなホウ素（B）またはリン
（P）を含有する反応物が添加されて形成された二酸化
ケイ素（SiO2）と三酸化ホウ素（B2O3）と五酸化二リン
（P2O5）との混合酸化膜をいう。二酸化ケイ素に三酸化
ホウ素や五酸化二リンが添加されるとガラスの融解温度
が低くなるため、上記ＢＰＳＧ膜に９００℃近い温度で
リフロー(reflow)処理をすると、該ＢＰＳＧ膜の表面エ
ネルギーによって粘性流動(viscous flow)が起こり酸化
膜の平坦度が向上するようになる。そして、ＢＰＳＧ膜
内のホウ素やリンの濃度が増加するほどリフローが起こ
り易くなる。
s)とは、酸化膜の蒸着時に、例えばジボラン（B2H6）や
ホスフィン（PH3）などのようなホウ素（B）またはリン
（P）を含有する反応物が添加されて形成された二酸化
ケイ素（SiO2）と三酸化ホウ素（B2O3）と五酸化二リン
（P2O5）との混合酸化膜をいう。二酸化ケイ素に三酸化
ホウ素や五酸化二リンが添加されるとガラスの融解温度
が低くなるため、上記ＢＰＳＧ膜に９００℃近い温度で
リフロー(reflow)処理をすると、該ＢＰＳＧ膜の表面エ
ネルギーによって粘性流動(viscous flow)が起こり酸化
膜の平坦度が向上するようになる。そして、ＢＰＳＧ膜
内のホウ素やリンの濃度が増加するほどリフローが起こ
り易くなる。
【０００３】このように平坦度特性に優れたＢＰＳＧ膜
は、ＵＬＳＩ素子の層間絶縁膜に利用される。
は、ＵＬＳＩ素子の層間絶縁膜に利用される。
【０００４】
【発明が解決しようとする課題】一方、半導体素子の集
積度が増加することに伴って、セル(cell)領域における
設計規則(design rule)だけでなく、周辺回路領域にお
ける設計規則もさらに微細化することとなる。これに伴
って、１.０μｍ以下の水準の微細素子においては、過
去には問題にならなかった種々の問題が発生することと
なった。
積度が増加することに伴って、セル(cell)領域における
設計規則(design rule)だけでなく、周辺回路領域にお
ける設計規則もさらに微細化することとなる。これに伴
って、１.０μｍ以下の水準の微細素子においては、過
去には問題にならなかった種々の問題が発生することと
なった。
【０００５】その例として、周辺回路領域のＢＰＳＧ膜
の上面に形成された伝導膜配線が移動することが挙げら
れる。上述したように、粘性流動特性に優れたＢＰＳＧ
膜は、該ＢＰＳＧ膜を形成した後に施される熱処理工程
によっても容易にリフローされ、その上部に形成された
伝導膜パターンが移動するようになる。
の上面に形成された伝導膜配線が移動することが挙げら
れる。上述したように、粘性流動特性に優れたＢＰＳＧ
膜は、該ＢＰＳＧ膜を形成した後に施される熱処理工程
によっても容易にリフローされ、その上部に形成された
伝導膜パターンが移動するようになる。
【０００６】すなわち、図１０に示したように、その上
部に伝導膜パターン１４が形成された第１ＢＰＳＧ膜10
0は、後の第２ＢＰＳＧ膜200、第３ＢＰＳＧ膜300の蒸
着工程及び平坦化のためのリフロー工程により、段差の
大きい局部的な部分でさらに多くリフローの影響を受け
る。これによって、その上部の伝導膜パターン１４が移
動するようになる。このように移動した伝導膜パターン
１４は、その後コンタクト孔の側壁に露出し、タングス
テンプラグ１５などのような他の伝導膜と接することと
なる。なお、図１０に示す符号Ｓは、後に施される熱処
理工程における第１ＢＰＳＧ膜100のリフローによる段
差を示している。
部に伝導膜パターン１４が形成された第１ＢＰＳＧ膜10
0は、後の第２ＢＰＳＧ膜200、第３ＢＰＳＧ膜300の蒸
着工程及び平坦化のためのリフロー工程により、段差の
大きい局部的な部分でさらに多くリフローの影響を受け
る。これによって、その上部の伝導膜パターン１４が移
動するようになる。このように移動した伝導膜パターン
１４は、その後コンタクト孔の側壁に露出し、タングス
テンプラグ１５などのような他の伝導膜と接することと
なる。なお、図１０に示す符号Ｓは、後に施される熱処
理工程における第１ＢＰＳＧ膜100のリフローによる段
差を示している。
【０００７】また、前記伝導膜パターン１４がシリサイ
ドで形成された場合には、以下のような要因によっても
移動するようになる。すなわち、シリサイド薄膜は、約
８００℃の温度で０.２％収縮するという物理的特性を
有しているため、熱処理工程を施すと第１ＢＰＳＧ膜10
0の上面のシリサイド伝導膜パターン１４が凝縮し、そ
れによるストレスによって移動距離がさらに大きくな
る。
ドで形成された場合には、以下のような要因によっても
移動するようになる。すなわち、シリサイド薄膜は、約
８００℃の温度で０.２％収縮するという物理的特性を
有しているため、熱処理工程を施すと第１ＢＰＳＧ膜10
0の上面のシリサイド伝導膜パターン１４が凝縮し、そ
れによるストレスによって移動距離がさらに大きくな
る。
【０００８】特に、後に施される熱処理工程により、Ｂ
ＰＳＧ膜において相対的に段差の大きい局部的な部分で
はさらに多くリフローされる。これにより、集積度が低
い半導体素子の周辺回路領域では観察されなかったよう
な伝導膜パターンの移動が生じる。したがって、絶縁さ
れるべき配線間が互いに接続して半導体素子が誤動作す
る等の不具合が発生する。
ＰＳＧ膜において相対的に段差の大きい局部的な部分で
はさらに多くリフローされる。これにより、集積度が低
い半導体素子の周辺回路領域では観察されなかったよう
な伝導膜パターンの移動が生じる。したがって、絶縁さ
れるべき配線間が互いに接続して半導体素子が誤動作す
る等の不具合が発生する。
【０００９】図１１は、周辺回路領域及びセル領域を形
成する各工程における伝導膜パターン１４の移動距離を
比較して示したグラフである。このグラフを参照する
と、符号○で示したセル領域では、ＢＰＳＧ膜のリフロ
ー工程により伝導膜パターンの移動が発生しないのに対
し、符号△で示した周辺回路領域では、リフロー工程の
進行に伴って伝導膜パターンの移動距離が増加すること
が示されている。上記ＢＰＳＧ膜のリフロー工程による
伝導膜パターンの移動距離は、図１０に示す段差Ｓの大
きさ、配線パターンの密集度、そして熱処理温度に依存
するが、上記移動距離は、０.３μｍ以上であることが
図１１から観察される。しかし、このような半導体素子
の不具合は、適切なテストパターンがまだ提供されてい
ないのでほとんど感知することができない。
成する各工程における伝導膜パターン１４の移動距離を
比較して示したグラフである。このグラフを参照する
と、符号○で示したセル領域では、ＢＰＳＧ膜のリフロ
ー工程により伝導膜パターンの移動が発生しないのに対
し、符号△で示した周辺回路領域では、リフロー工程の
進行に伴って伝導膜パターンの移動距離が増加すること
が示されている。上記ＢＰＳＧ膜のリフロー工程による
伝導膜パターンの移動距離は、図１０に示す段差Ｓの大
きさ、配線パターンの密集度、そして熱処理温度に依存
するが、上記移動距離は、０.３μｍ以上であることが
図１１から観察される。しかし、このような半導体素子
の不具合は、適切なテストパターンがまだ提供されてい
ないのでほとんど感知することができない。
【００１０】上記のような問題点を解決するために、Ｂ
ＰＳＧ膜の上面に、例えばＴＥＯＳ(tetraethyl ortho
silicate)などのような流動性の少ない絶縁膜を形成す
る方法が従来から提案されていたが、このような従来の
方法では、ＢＰＳＧ膜のリフローによる伝導膜パターン
の移動を効果的に防止することができない。
ＰＳＧ膜の上面に、例えばＴＥＯＳ(tetraethyl ortho
silicate)などのような流動性の少ない絶縁膜を形成す
る方法が従来から提案されていたが、このような従来の
方法では、ＢＰＳＧ膜のリフローによる伝導膜パターン
の移動を効果的に防止することができない。
【００１１】そこで、本発明は、以上のような半導体素
子の製造方法の問題点に鑑み、ＢＰＳＧ膜のリフローに
よる伝導膜パターンの移動を防止することのできる半導
体素子の製造方法を提供することを目的とする。
子の製造方法の問題点に鑑み、ＢＰＳＧ膜のリフローに
よる伝導膜パターンの移動を防止することのできる半導
体素子の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子の製造方法は、シリケート
ガラス層を用いて多層構造を平坦化させる半導体素子の
製造方法において、下部構造が形成された半導体基板を
準備するステップと、該半導体基板の上面にシリケート
ガラス層のリフロー温度で流動しない物質から成る絶縁
膜を形成するステップと、該絶縁膜の上面に第１のシリ
ケートガラス層を形成するステップと、該第１のシリケ
ートガラス層を選択的に除去して前記絶縁膜の一部を露
出するステップと、前記絶縁膜と隣接する伝導膜パター
ンを形成するステップと、を順次行うものである。
に、本発明による半導体素子の製造方法は、シリケート
ガラス層を用いて多層構造を平坦化させる半導体素子の
製造方法において、下部構造が形成された半導体基板を
準備するステップと、該半導体基板の上面にシリケート
ガラス層のリフロー温度で流動しない物質から成る絶縁
膜を形成するステップと、該絶縁膜の上面に第１のシリ
ケートガラス層を形成するステップと、該第１のシリケ
ートガラス層を選択的に除去して前記絶縁膜の一部を露
出するステップと、前記絶縁膜と隣接する伝導膜パター
ンを形成するステップと、を順次行うものである。
【００１３】そして、前記伝導膜パターンを形成するス
テップの後、第２のシリケートガラス層を形成するステ
ップをさらに行う。
テップの後、第２のシリケートガラス層を形成するステ
ップをさらに行う。
【００１４】ここで、前記第１及び第２のシリケートガ
ラス層は、ＢＰＳＧ又はＰＳＧ、ＢＳＧのいずれか一つ
から成るものである。
ラス層は、ＢＰＳＧ又はＰＳＧ、ＢＳＧのいずれか一つ
から成るものである。
【００１５】また、前記第２のシリケートガラス層をリ
フローする温度は、７００℃〜１０００℃とする。
フローする温度は、７００℃〜１０００℃とする。
【００１６】また、前記絶縁膜は、ＴＥＯＳ膜から成る
ものである。
ものである。
【００１７】そして、前記絶縁膜は、Ｏ3系ＴＥＯＳ膜
から成るものでもよい。
から成るものでもよい。
【００１８】また、前記絶縁膜の一部を露出するステッ
プは、前記第１のシリケートガラス層を選択的にエッチ
ングし、底面に伝導膜パターンと隣接する絶縁膜が露出
された開口部を形成するものである。
プは、前記第１のシリケートガラス層を選択的にエッチ
ングし、底面に伝導膜パターンと隣接する絶縁膜が露出
された開口部を形成するものである。
【００１９】さらに、前記絶縁膜の一部を露出するステ
ップは、前記絶縁膜の表面が露出するまで前記第１のシ
リケートガラス層をエッチングしてもよい。
ップは、前記絶縁膜の表面が露出するまで前記第１のシ
リケートガラス層をエッチングしてもよい。
【００２０】さらにまた、前記絶縁膜の一部を露出する
ステップは、前記絶縁膜の表面が露出するまで前記第１
のシリケートガラス層を研磨してもよい。
ステップは、前記絶縁膜の表面が露出するまで前記第１
のシリケートガラス層を研磨してもよい。
【００２１】そして、前記半導体素子は、セル領域と周
辺回路領域とを備える半導体素子であり、前記開口部
は、前記周辺回路領域に位置するものである。
辺回路領域とを備える半導体素子であり、前記開口部
は、前記周辺回路領域に位置するものである。
【００２２】これらにより、ＢＰＳＧ膜のリフローによ
る伝導膜パターンの移動が防止される。すなわち、下部
配線が形成された半導体基板上に、ＢＰＳＧ膜をリフロ
ーする温度である７００℃〜１０００℃の温度で流動し
ないＴＥＯＳ膜のような絶縁膜が蒸着され、この絶縁膜
の上面にＢＰＳＧ膜を蒸着して表面が平坦化され、前記
ＢＰＳＧ膜を選択的に除去した後、前記下部配線と連結
される上部配線が形成されることにより、後に熱処理工
程を施してもＢＰＳＧ膜のリフローによる伝導膜パター
ンの移動が防止される。
る伝導膜パターンの移動が防止される。すなわち、下部
配線が形成された半導体基板上に、ＢＰＳＧ膜をリフロ
ーする温度である７００℃〜１０００℃の温度で流動し
ないＴＥＯＳ膜のような絶縁膜が蒸着され、この絶縁膜
の上面にＢＰＳＧ膜を蒸着して表面が平坦化され、前記
ＢＰＳＧ膜を選択的に除去した後、前記下部配線と連結
される上部配線が形成されることにより、後に熱処理工
程を施してもＢＰＳＧ膜のリフローによる伝導膜パター
ンの移動が防止される。
【００２３】
【発明の実施の形態】以下、本発明の好ましい実施形態
について、添付図面を参照しながら詳細に説明する。図
１〜図４は、本発明の第１の実施例による半導体素子の
製造方法の工程を説明する断面図である。
について、添付図面を参照しながら詳細に説明する。図
１〜図４は、本発明の第１の実施例による半導体素子の
製造方法の工程を説明する断面図である。
【００２４】本発明の第１の実施例は、下部配線が形成
された半導体基板上に、ＢＰＳＧ膜をリフローする温度
である７００℃〜１０００℃で流動しないＴＯＥＳ膜の
ような絶縁膜を蒸着し、この絶縁膜上にＢＰＳＧ膜を蒸
着して表面を平坦化させた後、前記ＢＰＳＧ膜を選択的
にエッチングして上部配線と接する絶縁膜部分を露出さ
せる開口部を形成し、この開口部内に絶縁膜と接する上
部配線を形成する半導体素子の製造方法を提供するもの
である。
された半導体基板上に、ＢＰＳＧ膜をリフローする温度
である７００℃〜１０００℃で流動しないＴＯＥＳ膜の
ような絶縁膜を蒸着し、この絶縁膜上にＢＰＳＧ膜を蒸
着して表面を平坦化させた後、前記ＢＰＳＧ膜を選択的
にエッチングして上部配線と接する絶縁膜部分を露出さ
せる開口部を形成し、この開口部内に絶縁膜と接する上
部配線を形成する半導体素子の製造方法を提供するもの
である。
【００２５】まず、図1に示すように、例えばトランジ
スタのゲート電極などのような下部伝導膜パターン３１
が形成された半導体基板３０の上面に、層間絶縁膜とな
るＴＥＯＳ膜３２を３０００Å〜１００００Åの厚さに
形成し、さらにこの全体構造の上面に１０００Å〜３０
００Åの厚さの第１ＢＰＳＧ膜３３を形成して該全体構
造の上面を平坦化する。
スタのゲート電極などのような下部伝導膜パターン３１
が形成された半導体基板３０の上面に、層間絶縁膜とな
るＴＥＯＳ膜３２を３０００Å〜１００００Åの厚さに
形成し、さらにこの全体構造の上面に１０００Å〜３０
００Åの厚さの第１ＢＰＳＧ膜３３を形成して該全体構
造の上面を平坦化する。
【００２６】なお、前記ＴＥＯＳ膜３２は、Ｏ3系ＴＥ
ＯＳ膜により形成してもよい。そして、蒸着設備には、
ＰＥＣＶＤ(plasma enhanced chemical vapor depositi
on)装置またはＬＰＣＶＤ(low pressure chemical vapo
r deposition)装置が用いられる。また、前記第１ＢＰ
ＳＧ膜３３は、ＰＳＧ(phospho silicate glass)、ＢＳ
Ｇ(boro silicate glass)等により形成してもよい。こ
こで、第１ＢＰＳＧ膜３３の形成過程には、ＢＰＳＧ膜
を蒸着する工程及びフローする工程が含まれる。
ＯＳ膜により形成してもよい。そして、蒸着設備には、
ＰＥＣＶＤ(plasma enhanced chemical vapor depositi
on)装置またはＬＰＣＶＤ(low pressure chemical vapo
r deposition)装置が用いられる。また、前記第１ＢＰ
ＳＧ膜３３は、ＰＳＧ(phospho silicate glass)、ＢＳ
Ｇ(boro silicate glass)等により形成してもよい。こ
こで、第１ＢＰＳＧ膜３３の形成過程には、ＢＰＳＧ膜
を蒸着する工程及びフローする工程が含まれる。
【００２７】次に、図２に示すように、前記第１ＢＰＳ
Ｇ膜３３の上面に伝導膜パターンの領域を画定するフォ
トレジストパターンＰＲを形成し、これをエッチングマ
スクとして用いて上記第１ＢＰＳＧ膜３３にエッチング
を施し、上記伝導膜パターン３１と隣接しているＴＥＯ
Ｓ膜３２を露出するように開口部を形成する。この開口
部は、周辺回路領域に位置するようになる。
Ｇ膜３３の上面に伝導膜パターンの領域を画定するフォ
トレジストパターンＰＲを形成し、これをエッチングマ
スクとして用いて上記第１ＢＰＳＧ膜３３にエッチング
を施し、上記伝導膜パターン３１と隣接しているＴＥＯ
Ｓ膜３２を露出するように開口部を形成する。この開口
部は、周辺回路領域に位置するようになる。
【００２８】次に、上記エッチングマスクとして用いた
フォトレジストパターンＰＲを除去してから全体構造の
上面に伝導膜を形成して上記開口部を埋め込んだ後、プ
ラズマエッチング法、または化学機械的研磨(chemical
mechanical polishing：以下「ＣＭＰ」と略称する)法
により上記伝導膜を除去し、図３に示すように、上記開
口部の内部に伝導膜パターン３４を形成する。上記伝導
膜パターン３４は、例えばポリシリコン又はポリサイ
ド、アルミニウム、コバルトシリサイド、クロムシリサ
イド、タングステンシリサイド、チタンシリサイド、ニ
ッケルシリサイドなどのような種々のシリサイドにより
形成される。また、前記伝導膜パターン３４は、電源供
給配線となるものである。
フォトレジストパターンＰＲを除去してから全体構造の
上面に伝導膜を形成して上記開口部を埋め込んだ後、プ
ラズマエッチング法、または化学機械的研磨(chemical
mechanical polishing：以下「ＣＭＰ」と略称する)法
により上記伝導膜を除去し、図３に示すように、上記開
口部の内部に伝導膜パターン３４を形成する。上記伝導
膜パターン３４は、例えばポリシリコン又はポリサイ
ド、アルミニウム、コバルトシリサイド、クロムシリサ
イド、タングステンシリサイド、チタンシリサイド、ニ
ッケルシリサイドなどのような種々のシリサイドにより
形成される。また、前記伝導膜パターン３４は、電源供
給配線となるものである。
【００２９】その後、図４に示すように、全体構造の上
面に層間絶縁膜となり、かつ全体構造の上面を平坦化す
るための第２ＢＰＳＧ膜３５を形成し、該第２ＢＰＳＧ
膜３５、第１ＢＰＳＧ膜３３及びＴＥＯＳ膜３２を選択
的にエッチングして半導体基板３０を露出させるコンタ
クト孔を形成する。そして、後の工程で上記コンタクト
孔内にプラグ３６を形成し、さらに全体構造の上面に第
３ＢＰＳＧ膜及び第４ＢＰＳＧ膜（図示省略）を形成す
る。
面に層間絶縁膜となり、かつ全体構造の上面を平坦化す
るための第２ＢＰＳＧ膜３５を形成し、該第２ＢＰＳＧ
膜３５、第１ＢＰＳＧ膜３３及びＴＥＯＳ膜３２を選択
的にエッチングして半導体基板３０を露出させるコンタ
クト孔を形成する。そして、後の工程で上記コンタクト
孔内にプラグ３６を形成し、さらに全体構造の上面に第
３ＢＰＳＧ膜及び第４ＢＰＳＧ膜（図示省略）を形成す
る。
【００３０】なお、上述した本発明の第1の実施例にお
いては、前記第１ＢＰＳＧ膜３３及び第２ＢＰＳＧ膜３
５の各々に含まれる不純物のドーピング濃度は、１０％
を越えないようにする。また、前記第１ＢＰＳＧ膜３３
は、ＰＳＧ、ＢＳＧ等により形成してもよい。
いては、前記第１ＢＰＳＧ膜３３及び第２ＢＰＳＧ膜３
５の各々に含まれる不純物のドーピング濃度は、１０％
を越えないようにする。また、前記第１ＢＰＳＧ膜３３
は、ＰＳＧ、ＢＳＧ等により形成してもよい。
【００３１】次に、発明の第２の実施例による半導体素
子の製造方法について説明する。図５〜図８は、本発明
の第２の実施例による半導体素子の製造方法の工程を説
明する断面図である。
子の製造方法について説明する。図５〜図８は、本発明
の第２の実施例による半導体素子の製造方法の工程を説
明する断面図である。
【００３２】本発明の第２の実施例は、下部配線が形成
された半導体基板上に、ＢＰＳＧ膜をフローする温度で
ある７００℃〜１０００℃で流動しないＴＥＯＳのよう
な絶縁膜を蒸着した後でこの絶縁膜上にＢＰＳＧ膜を蒸
着し、該ＢＰＳＧ膜をエッチバックして相対的に段差の
低い谷部分にのみＢＰＳＧ膜が残留するように上面を平
坦化させながら上部配線と隣接する絶縁膜部分を露出
し、この露出された絶縁膜に上部配線を形成することに
よって、後の熱処理工程においてＢＰＳＧ膜のリフロー
による伝導膜パターンの移動を防止するものである。ま
た、前記ＢＰＳＧ膜にエッチバック工程を施して隣接す
る谷部分に残留したＢＰＳＧ膜が互いに連結されないよ
うにして、後に熱処理工程が施されてもＢＰＳＧ膜のリ
フローをさらに効果的に防止するものである。
された半導体基板上に、ＢＰＳＧ膜をフローする温度で
ある７００℃〜１０００℃で流動しないＴＥＯＳのよう
な絶縁膜を蒸着した後でこの絶縁膜上にＢＰＳＧ膜を蒸
着し、該ＢＰＳＧ膜をエッチバックして相対的に段差の
低い谷部分にのみＢＰＳＧ膜が残留するように上面を平
坦化させながら上部配線と隣接する絶縁膜部分を露出
し、この露出された絶縁膜に上部配線を形成することに
よって、後の熱処理工程においてＢＰＳＧ膜のリフロー
による伝導膜パターンの移動を防止するものである。ま
た、前記ＢＰＳＧ膜にエッチバック工程を施して隣接す
る谷部分に残留したＢＰＳＧ膜が互いに連結されないよ
うにして、後に熱処理工程が施されてもＢＰＳＧ膜のリ
フローをさらに効果的に防止するものである。
【００３３】まず、図５に示すように、例えばトランジ
スタのゲート電極などのような下部伝導膜パターン４１
が形成された半導体基板４０の上面に、層間絶縁膜とな
るＴＥＯＳ膜４２を３０００Å〜１００００Åの厚さに
形成し、この全体構造の上面に１０００Å〜３０００Å
の厚さの第１ＢＰＳＧ膜４３を形成して該全体構造の上
面を平坦化する。
スタのゲート電極などのような下部伝導膜パターン４１
が形成された半導体基板４０の上面に、層間絶縁膜とな
るＴＥＯＳ膜４２を３０００Å〜１００００Åの厚さに
形成し、この全体構造の上面に１０００Å〜３０００Å
の厚さの第１ＢＰＳＧ膜４３を形成して該全体構造の上
面を平坦化する。
【００３４】なお、前記ＴＥＯＳ膜４２は、Ｏ3系ＴＥ
ＯＳ膜で形成してもよい。そして、蒸着設備には、ＰＥ
ＣＶＤ装置またはＬＰＣＶＤ装置が用いられる。また、
前記第１ＢＰＳＧ膜４３は、ＰＳＧ又はＢＳＧ等により
形成してもよい。ここで、第１ＢＰＳＧ膜４３の形成過
程には、ＢＰＳＧ膜を蒸着する工程及びフローする工程
が含まれる。
ＯＳ膜で形成してもよい。そして、蒸着設備には、ＰＥ
ＣＶＤ装置またはＬＰＣＶＤ装置が用いられる。また、
前記第１ＢＰＳＧ膜４３は、ＰＳＧ又はＢＳＧ等により
形成してもよい。ここで、第１ＢＰＳＧ膜４３の形成過
程には、ＢＰＳＧ膜を蒸着する工程及びフローする工程
が含まれる。
【００３５】次に、図６に示すように、プラズマエッチ
ング法又はＣＭＰ法を施して、上記第１ＢＰＳＧ膜４３
を除去して相対的に段差の低い谷部分に第１ＢＰＳＧ膜
４３を残留させながら上部伝導膜パターンと接するＴＥ
ＯＳ膜４２を露出させる。この場合、隣接する谷部分の
ＢＰＳＧ膜４３が互いに連結されないように、ＢＰＳＧ
膜４３を除去する。前記谷部分は、セル領域と周辺回路
領域とを備える半導体メモリ素子の周辺回路領域に位置
するようになる。
ング法又はＣＭＰ法を施して、上記第１ＢＰＳＧ膜４３
を除去して相対的に段差の低い谷部分に第１ＢＰＳＧ膜
４３を残留させながら上部伝導膜パターンと接するＴＥ
ＯＳ膜４２を露出させる。この場合、隣接する谷部分の
ＢＰＳＧ膜４３が互いに連結されないように、ＢＰＳＧ
膜４３を除去する。前記谷部分は、セル領域と周辺回路
領域とを備える半導体メモリ素子の周辺回路領域に位置
するようになる。
【００３６】次いで、図７に示すように、露出されたＴ
ＥＯＳ膜４２膜の上面に上部伝導膜パターン４４を形成
する。この上部伝導膜パターン４４は、ポリシリコン又
はポリサイド、アルミニウム、コバルトシリサイド、ク
ロムシリサイド、タングステンシリサイド、チタンシリ
サイド、ニッケルシリサイドなどのような種々のシリサ
イドにより形成される。また、前記伝導膜パターン４４
は、周辺回路領域に形成される接地電源配線となるもの
である。
ＥＯＳ膜４２膜の上面に上部伝導膜パターン４４を形成
する。この上部伝導膜パターン４４は、ポリシリコン又
はポリサイド、アルミニウム、コバルトシリサイド、ク
ロムシリサイド、タングステンシリサイド、チタンシリ
サイド、ニッケルシリサイドなどのような種々のシリサ
イドにより形成される。また、前記伝導膜パターン４４
は、周辺回路領域に形成される接地電源配線となるもの
である。
【００３７】次に、図８に示すように、全体構造の上面
に層間絶縁膜となり、かつ全体構造の上面を平坦化する
ための第２ＢＰＳＧ膜４５を形成する。そして、この第
２ＢＰＳＧ膜４５、第１ＢＰＳＧ膜４３及びＴＥＯＳ膜
４２を選択的にエッチングして半導体基板４０を露出さ
せるコンタクト孔を形成する。さらに、後の工程におい
て上記コンタクト孔内にプラグ４６を形成し、全体構造
の上面に第３ＢＰＳＧ膜、第４ＢＰＳＧ膜（図示省略）
を形成する。
に層間絶縁膜となり、かつ全体構造の上面を平坦化する
ための第２ＢＰＳＧ膜４５を形成する。そして、この第
２ＢＰＳＧ膜４５、第１ＢＰＳＧ膜４３及びＴＥＯＳ膜
４２を選択的にエッチングして半導体基板４０を露出さ
せるコンタクト孔を形成する。さらに、後の工程におい
て上記コンタクト孔内にプラグ４６を形成し、全体構造
の上面に第３ＢＰＳＧ膜、第４ＢＰＳＧ膜（図示省略）
を形成する。
【００３８】なお、上述した本発明の第２の実施例にお
いては、前記第1ＢＰＳＧ膜４３及び第２ＢＰＳＧ膜４
５の各々に含まれる不純物ドーピング濃度は、１０％を
越えないようにする。また、前記第１ＢＰＳＧ膜４３
は、ＰＳＧ又はＢＳＧ等により形成してもよい。
いては、前記第1ＢＰＳＧ膜４３及び第２ＢＰＳＧ膜４
５の各々に含まれる不純物ドーピング濃度は、１０％を
越えないようにする。また、前記第１ＢＰＳＧ膜４３
は、ＰＳＧ又はＢＳＧ等により形成してもよい。
【００３９】図９は、図８に示すＴＥＯＳ膜４２及びＢ
ＰＳＧ膜４３の厚さ変化に伴う上部伝導膜パターン４４
の移動距離の変化を示すグラフである。このグラフによ
ると、符号△又は○で示すＴＥＯＳ膜４２の厚さが増加
するほど、上部配線４４の移動距離が減少することを示
している。また、ＴＥＯＳ膜をＬＰＣＶＤにより形成し
た場合を示す符号△と、ＰＥＣＶＤにより形成した場合
を示す符号○との移動距離の変化は、ほとんど同じであ
ることが分かる。
ＰＳＧ膜４３の厚さ変化に伴う上部伝導膜パターン４４
の移動距離の変化を示すグラフである。このグラフによ
ると、符号△又は○で示すＴＥＯＳ膜４２の厚さが増加
するほど、上部配線４４の移動距離が減少することを示
している。また、ＴＥＯＳ膜をＬＰＣＶＤにより形成し
た場合を示す符号△と、ＰＥＣＶＤにより形成した場合
を示す符号○との移動距離の変化は、ほとんど同じであ
ることが分かる。
【００４０】なお、以上の説明においては、本発明の最
も好ましい実施例について具体的に記載したが、本発明
の実施の形態はこれに限られず、本発明の属する技術分
野におけるいわゆる当業者が実施できる技術的範囲を含
むものである。
も好ましい実施例について具体的に記載したが、本発明
の実施の形態はこれに限られず、本発明の属する技術分
野におけるいわゆる当業者が実施できる技術的範囲を含
むものである。
【００４１】
【発明の効果】上述したように、本発明による半導体素
子の製造方法は、伝導膜パターンがＢＰＳＧ膜より相対
的に流動性の低いＴＥＯＳ膜上に形成されることによっ
て、後に熱処理工程を施してもＢＰＳＧ膜の流動による
伝導膜パターンの配線が移動することを効果的に防止す
ることができる。したがって、絶縁されるべき配線間が
互いに接続されることがなく、半導体素子が誤動作する
等の不具合が発生しなくなる。
子の製造方法は、伝導膜パターンがＢＰＳＧ膜より相対
的に流動性の低いＴＥＯＳ膜上に形成されることによっ
て、後に熱処理工程を施してもＢＰＳＧ膜の流動による
伝導膜パターンの配線が移動することを効果的に防止す
ることができる。したがって、絶縁されるべき配線間が
互いに接続されることがなく、半導体素子が誤動作する
等の不具合が発生しなくなる。
【図１】 本発明の第１の実施例による半導体素子の製
造方法の工程を示す断面図であり、下部構造が形成され
た半導体基板の上面に絶縁膜及び第１シリケートガラス
を形成する工程を示す図である。
造方法の工程を示す断面図であり、下部構造が形成され
た半導体基板の上面に絶縁膜及び第１シリケートガラス
を形成する工程を示す図である。
【図２】 上記半導体素子の製造方法の工程を示す断面
図において、全体構造にエッチングを施し、開口部を形
成する工程を示す図である。
図において、全体構造にエッチングを施し、開口部を形
成する工程を示す図である。
【図３】 上記半導体素子の製造方法の工程を示す断面
図において、開口部の内部に伝導膜パターンを形成する
工程を示す図である。
図において、開口部の内部に伝導膜パターンを形成する
工程を示す図である。
【図４】 上記半導体素子の製造方法の工程を示す断面
図において、全体構造の上面に第２シリケートガラス及
びプラグを形成する工程を示す図である。
図において、全体構造の上面に第２シリケートガラス及
びプラグを形成する工程を示す図である。
【図５】 本発明の第２の実施例による半導体素子の製
造方法の工程を示す断面図であり、下部構造が形成され
た半導体基板の上面に絶縁膜及び第１シリケートガラス
を形成する工程を示す図である。
造方法の工程を示す断面図であり、下部構造が形成され
た半導体基板の上面に絶縁膜及び第１シリケートガラス
を形成する工程を示す図である。
【図６】 上記半導体素子の製造方法の工程を示す断面
図において、第１シリケートガラスを除去して絶縁膜を
露出する工程を示す図である。
図において、第１シリケートガラスを除去して絶縁膜を
露出する工程を示す図である。
【図７】 上記半導体素子の製造方法の工程を示す断面
図において、露出した絶縁膜の上部に伝導膜パターンを
形成する工程を示す図である。
図において、露出した絶縁膜の上部に伝導膜パターンを
形成する工程を示す図である。
【図８】 上記半導体素子の製造方法の工程を示す断面
図において、全体構造の上面に第２シリケートガラス及
びプラグを形成する工程を示す図である。
図において、全体構造の上面に第２シリケートガラス及
びプラグを形成する工程を示す図である。
【図９】本発明により形成された半導体素子の絶縁膜と
第１シリケートガラスとの厚さ変化に伴う伝導膜パター
ンの移動距離の変化を示すグラフである。
第１シリケートガラスとの厚さ変化に伴う伝導膜パター
ンの移動距離の変化を示すグラフである。
【図１０】 従来の製造方法により形成された半導体素
子の構造を示す断面図であり、伝導膜パターンが移動し
た状態を示す図である。
子の構造を示す断面図であり、伝導膜パターンが移動し
た状態を示す図である。
【図１１】 上記半導体素子において、周辺回路領域及
びセル領域を形成する各工程における伝導膜パターンの
移動距離の比較して示したグラフである。
びセル領域を形成する各工程における伝導膜パターンの
移動距離の比較して示したグラフである。
３０，４０…半導体基板 ３１，４１…下部伝導膜パターン ３２，４２…ＴＥＯＳ膜 ３３，４３…第１ＢＰＳＧ膜 ３４，４４…上部伝導膜パターン ３５，４５…第２ＢＰＳＧ膜 ３６，４６…プラグ
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH25 HH26 HH27 HH28 QQ08 QQ09 QQ10 QQ12 QQ31 QQ37 QQ48 QQ74 QQ75 RR04 RR13 RR14 RR15 SS04 SS13 SS15 TT02 WW03 XX00 5F058 BA20 BD01 BD02 BD04 BD07 BF02 BF25 BH12 BJ02
Claims (10)
- 【請求項１】シリケートガラス層を用いて多層構造を平
坦化させる半導体素子の製造方法において、 下部構造が形成された半導体基板を準備するステップ
と、 該半導体基板の上面にシリケートガラス層のリフロー温
度で流動しない物質から成る絶縁膜を形成するステップ
と、 該絶縁膜の上面に第１のシリケートガラス層を形成する
ステップと、 該第１のシリケートガラス層を選択的に除去して前記絶
縁膜の一部を露出するステップと、 前記絶縁膜と隣接する伝導膜パターンを形成するステッ
プと、を順次行うことを特徴とする半導体素子の製造方
法。 - 【請求項２】前記伝導膜パターンを形成するステップの
後、第２のシリケートガラス層を形成するステップをさ
らに行うことを特徴とする請求項１記載の半導体素子の
製造方法。 - 【請求項３】前記第１及び第２のシリケートガラス層
は、ＢＰＳＧ又はＰＳＧ、ＢＳＧのいずれか一つから成
ることを特徴とする請求項１又は２記載の半導体素子の
製造方法。 - 【請求項４】前記第２のシリケートガラス層をリフロー
する温度は、７００℃〜１０００℃であることを特徴と
する請求項１〜３のいずれか１項に記載の半導体素子の
製造方法。 - 【請求項５】前記絶縁膜は、ＴＥＯＳ膜から成ることを
特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項６】前記絶縁膜は、Ｏ3系ＴＥＯＳ膜から成る
ことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項７】前記絶縁膜の一部を露出するステップは、
前記第１のシリケートガラス層を選択的にエッチング
し、底面に伝導膜パターンと隣接する絶縁膜が露出され
た開口部を形成することを特徴とする請求項１記載の半
導体素子の製造方法。 - 【請求項８】前記絶縁膜の一部を露出するステップは、
前記絶縁膜の表面が露出するまで前記第１のシリケート
ガラス層をエッチングすることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項９】前記絶縁膜の一部を露出するステップは、
前記絶縁膜の表面が露出するまで前記第１のシリケート
ガラス層を研磨することを特徴とする請求項１に記載の
半導体素子の製造方法。 - 【請求項１０】前記半導体素子は、セル領域と周辺回路
領域とを備える半導体素子であり、前記開口部は、前記
周辺回路領域に位置することを特徴とする請求項７に記
載の半導体素子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0051331A KR100502670B1 (ko) | 2000-08-31 | 2000-08-31 | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법 |
| KR1020000051370A KR100345670B1 (ko) | 2000-08-31 | 2000-08-31 | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법 |
| KR51331/2000 | 2000-08-31 | ||
| KR51370/2000 | 2000-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093905A true JP2002093905A (ja) | 2002-03-29 |
Family
ID=26638355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097092A Pending JP2002093905A (ja) | 2000-08-31 | 2001-03-29 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6472313B2 (ja) |
| JP (1) | JP2002093905A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741171B2 (en) * | 2007-05-15 | 2010-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxygen-rich layers underlying BPSG |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226041A (ja) * | 1987-03-14 | 1988-09-20 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
| JPH06291203A (ja) * | 1993-04-06 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH0745714A (ja) * | 1993-02-04 | 1995-02-14 | Paradigm Technol Inc | 半導体集積回路装置及びその製造方法 |
| JPH08139088A (ja) * | 1994-11-09 | 1996-05-31 | Sony Corp | 絶縁膜の平坦化方法 |
| JPH08195438A (ja) * | 1995-01-17 | 1996-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087591A (en) * | 1985-01-22 | 1992-02-11 | Texas Instruments Incorporated | Contact etch process |
| US5094900A (en) * | 1990-04-13 | 1992-03-10 | Micron Technology, Inc. | Self-aligned sloped contact |
| US5225372A (en) * | 1990-12-24 | 1993-07-06 | Motorola, Inc. | Method of making a semiconductor device having an improved metallization structure |
| US5652182A (en) * | 1995-12-29 | 1997-07-29 | Cypress Semiconductor Corporation | Disposable posts for self-aligned non-enclosed contacts |
| US6218289B1 (en) * | 1996-09-25 | 2001-04-17 | Vanguard International Semiconductor Corporation | Method for contact anneal in a doped dielectric layer without dopant diffusion problem |
| JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
-
2001
- 2001-03-29 JP JP2001097092A patent/JP2002093905A/ja active Pending
- 2001-08-15 US US09/929,338 patent/US6472313B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226041A (ja) * | 1987-03-14 | 1988-09-20 | Ricoh Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0745714A (ja) * | 1993-02-04 | 1995-02-14 | Paradigm Technol Inc | 半導体集積回路装置及びその製造方法 |
| JPH06291203A (ja) * | 1993-04-06 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH08139088A (ja) * | 1994-11-09 | 1996-05-31 | Sony Corp | 絶縁膜の平坦化方法 |
| JPH08195438A (ja) * | 1995-01-17 | 1996-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6472313B2 (en) | 2002-10-29 |
| US20020025647A1 (en) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348676B2 (en) | Semiconductor device having a metal wiring structure | |
| US7388243B2 (en) | Self-Aligned buried contact pair | |
| JP3810863B2 (ja) | 高集積ｄｒａｍ素子及びその製造方法 | |
| US7410892B2 (en) | Methods of fabricating integrated circuit devices having self-aligned contact structures | |
| JPH1092925A (ja) | 半導体構成要素および製造方法 | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| JP2011238833A (ja) | 半導体装置及びその製造方法 | |
| JP2705513B2 (ja) | 半導体集積回路装置の製造方法 | |
| US7074712B2 (en) | Semiconductor device having multilevel interconnections and method of manufacturing the same | |
| KR100285702B1 (ko) | 반도체 디램용 콘택 및 그 제조 방법 | |
| US7687344B2 (en) | Method for fabricating capacitor in semiconductor device | |
| US6451684B1 (en) | Semiconductor device having a conductive layer side surface slope which is at least 90° and method for manufacturing the same | |
| US7074725B2 (en) | Method for forming a storage node of a capacitor | |
| JP2002093905A (ja) | 半導体素子の製造方法 | |
| KR100471409B1 (ko) | 반도체소자 제조방법 | |
| KR100526881B1 (ko) | 반도체 소자에서의 콘택 형성방법 | |
| KR100345670B1 (ko) | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수있는 소자 제조 방법 | |
| KR100502670B1 (ko) | 비피에스지의 리플로우에 따른 패턴의 이동을 방지할 수 있는 반도체소자 제조 방법 | |
| US6277754B1 (en) | Method of planarizing dielectric layer | |
| TWI227915B (en) | Method of forming a gate structure | |
| JPH10223634A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07118477B2 (ja) | 高集積半導体接続装置の製造方法 | |
| KR20050056353A (ko) | 반도체 소자의 랜딩 플러그 폴리 형성방법 | |
| JP2003109957A (ja) | 半導体装置及びその製造方法 | |
| JPH08306877A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080229 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110628 |