CN1133491A - 半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，能够确保位线与存储节接点之间的对准裕度，它包括：在MOS半导体衬底上淀积第一绝缘层；形成位线图形；淀积第二绝缘层；顺序淀积有不同腐蚀速率的第三和第四绝缘层；掩模腐蚀出T形绝缘层图形；在T形绝缘层图形的侧壁处形成多晶硅间隔层；淀积第五绝缘层，腐蚀形成位线接点；淀积第六绝缘层；在第六绝缘层上构成第二光致抗蚀剂掩模图形；以及腐蚀形成存储节接点。

Description

半导体器件的制造方法
本发明总的说来涉及半导体器件的制造方法。特别涉及用带不同腐蚀速率的绝缘层的T形图形确保位线与存储节接点之间的加工裕度的半导体器件的制造方法。
通常，通过半导体器件的制造设备和工艺技术、设计技术和存储单元结构等的改进来实现DRAM的高集成度。
然而，由于半导体制造设备和半导体器件本身实际上受到的限制，因而在开发高集成存储器件中存在许多问题。
例如，为了获得高集成度的存储器件，必须减小存储电容器的面积。除上述内容之外，还要减小金属-氧化物-半导体(以下称作“MOS”)器件的面积。
在VLSI半导体器件中，一个MOS器件中包括的元件应该有0.5μm的有效沟道长度，并且，由于集成度增大使器件之间的间隔变窄，因此，要确保器件之间有预定间隔。随着集成度增高必然会出现导体短路等问题。
具体地说，在集成度超过256兆DRAM的超大规模集成半导体器件中，由于字线之间的宽度和位线之间的宽度窄到最小线宽，因此，需要用来形成连接孔的技术，以便能够确保一对准裕度，保持导体间的绝缘。
下面结合图1和2详细说明位线和存储节接点的形成工艺。
图1是普通DRAM的平面图。该图示出了多条平行字线(WL)和多条与字线垂直的平行位线(BL)。位线接点和存储节接点位于位线与字线的交叉部位并分别与漏和源电连接。如图1所示，位线接点标注为“BT”，存储节接点标注为“ST”。
此外，字线之间的间隔标注为“A”，位线宽度标注为“B”，位线之间的间隔标注为“e”。
图2是沿图1中X-X′线的截面图，它展示了按常规工艺制造DRAM的方法。
首先参看图2A，在硅衬底1上热生长厚250的二氧化硅层17。
典型的衬底是较大的晶片经工艺处理后切割成很多芯片。每个芯片应包括采用大量P-沟道晶体管和n-沟道晶体管的VLSI电路。用低压化学气相沉积法(LPCVD)在二氧化硅层上形成4500厚的多晶硅层(以下称多晶层)。
选择地除去淀积的多晶层和二氧化硅层的预定部分，用普通的光刻腐蚀工艺构成栅极图形2和17，如图2A所示。
栅极构图工艺之后，用剂量足够的p(硼)型和n(磷或砷)型杂质注入到衬底露出部分，形成源极和漏极的p和n扩散区。然后用热退火工艺，使注入杂质热扩散。通过上述工艺，构成图2A所示MOS晶体管结构。
MOS器件中，通过绝缘层中形成的连接孔，使漏极区和源极区与位线或存储节电极电连接。绝缘层中构成的孔是通过以下的工艺形成在图2A所示的MOS结构上的。为便于说明，与位线接点电连接的扩散部分称为“漏”，与存储节接点连接的扩散部分称粉“源”。
现在参看图2B，形成扩散层后，在制成的MOS结构的整个表面上淀积第一绝缘层3。淀积的目的是，借助于减小栅区与源、漏区之间的高度差，使淀积表面平面化。
接着在第一绝缘层3上顺序淀积第二层5和第三层6，其中各层的腐蚀速率彼此完全不同。第二层5比第三层6的腐蚀速率高。
现在参看图2C，用掩模图形进行各向异性腐蚀，选择地腐蚀第二和第三绝缘层，由于两层的腐蚀速率不同，从而形成环形连接孔。此后，为便于说明，我们将用不同腐蚀速率蚀刻出的环形图形称为“T形图形”。图2C中，T形图形的头部和腿部分别标为6′和5′。
然后，在T形绝缘层图形上淀积多晶硅层并各向异性地刻蚀多晶硅层，构成侧壁多晶硅间离层9和9′。所述多晶硅图形形成之后，在生成结构的整个表面上淀积第四层绝缘层7，构成外形如图2D所示的平的表面。
随后，在第四绝缘层7上构成光致抗蚀剂掩模图形，在T形层的头向上延伸的地方使第四绝缘层的预定表面露出。用光致抗蚀剂掩模图形和侧壁多晶硅间隔层9的内侧面图形作腐蚀阻挡层，腐蚀掉第四绝缘层7和T形绝缘层的预定部分。接着，腐蚀掉T形绝缘层图形的腿向下延伸处的第一绝缘层部分，直到露出扩散层。用上述蚀刻工艺构成如图2E所示的连接孔(或称接触孔)20。
然后，用化学汽相淀积法在包括连接孔20的整个表面处淀积多晶硅导电层并构成图形，以设置穿过连接孔20而达漏区22的表面的位线接点12，如图2F所示。
接点12构成之后，在制成的半导体结构的整个表面上淀积第五绝缘层10。之后，在第五绝缘层10上形成掩模图形15，构成存储节电极用的连接孔。用掩模图形进行各向异性腐蚀，腐蚀掉第五绝缘层10，第四绝缘层5和T形绝缘层(第三和第二绝缘层)内侧侧壁多晶硅间隔层9′的预定部分。同时，腐蚀掉T形绝缘层图形向下延伸的腿处的第一绝缘层部分，直至露出掺杂区。用上述蚀刻工艺构成如图2G所示连接孔21。
图3是图2所示常规DRAM单元的截面图，是沿图1中Y-Y′线剖开的截面图。
为了了解半导体器件的常规制造工艺中的问题，我们可以比较图1与图2G。图2G中，在位线接点部分和与位线(BT)平行截断的存储节接点部分似乎没有问题。
然而，将图1与图3比较，在存储节接点部分发现了重要问题：T形存储节接点的头部与T形位线接点的头部位于同一线上。结果，位线与存储节电极直接接触，因此，用常规工艺制造的半导体器件总有短路问题。
因此，本发明的目的是提供一种半导体器件的制造方法，它能在位线与存储节的接点之间获得适当的加工裕度，以防止位线之间出现短路现象，并能提高器件的集成度，提高合格率和设计自由度。
按照本发明，通过提供一种半导体器件的制造方法能实现本目的，该方法包括以下工艺步骤：
在具有源、漏和栅有源电极的半导体衬底上淀积第一绝缘层；构成导电层图形，以在所述第一绝缘层上设置位线；淀积完全覆盖所述第一绝缘层和位线图形的第二绝缘层；在第二绝缘层上分别淀积有不同腐蚀速率的第三和第四绝缘层；给所述第三和第四绝缘层的加掩模并腐蚀，形成剖面为T形的图形，其中第四绝缘层与T形图形的头部对应，第三绝缘层与T形图形的腿部对应，其中，所述T形图形包括第一组构成位线接点的图形和第二组构成存储节接的图形；在T形绝缘层图形的侧壁处构成多晶硅间隔层；在包括T形绝缘层图形的制成结构的整个表面上淀积第五绝缘层；在第一组T形图形上的所述第五绝缘层上形成第一光致抗蚀剂掩模图形，用于构成位线接点；用所述第一光致抗蚀剂掩模腐蚀所述第五绝缘层和第一组T形绝缘层图形的预定部分，用多晶硅间隔层作腐蚀阻挡层，腐蚀掉所述第二绝缘层的预定部分，用腐蚀后的第二绝缘层作腐蚀阻挡层腐蚀出位线图形，用所述位线作腐蚀阻挡层腐蚀第一绝缘层，由此构成位线接触孔；在包括所述位线连接孔的第五绝缘层的整个表面上淀积导电材料并对其构图；在所述第五绝缘层和所述导电材料图形的整个表面上淀积第六绝缘层，在第二组T形图形上的所述的第六绝缘层上形成第二光致抗蚀剂掩模，用于形成存储节接触孔；用所述第二光致抗蚀剂掩模，腐蚀所述第六和第五绝缘层和第二组T形绝缘层图形的预定部分，用多晶硅间隔层作腐蚀阻挡层腐蚀所述第二和第一绝缘层的预定部分，由此构成存储节接触孔。
以下结合附图来详述本发明的优选实施例。附图中：
图1是普通DRAM单元的平面图；
图2是用来说明制造DRAM单元的现有技术方法的沿图1中X-X′线剖开的截面图；
图3是根据图2所示现有技术方法制成的并沿图1中Y-Y′线剖开的DRAM单元的截面图；
图4是用来表明根据本发明的制造DRAM单元的方法并沿图1中X-X′线剖开的截面图；
图5是根据图4所示本发明方法制成的并沿图1中的Y-Y′线剖开的DRAM单元的截面图。
现面参见附图4分别说明按本发明的位线接点和存储节电极的制造工艺。
图4是表明本发明的一个实施例的DRAM单元的制造方法的截面图，是沿图1中X-X′线剖开的。
首先参看图4A，展示了在第一绝缘层33上的形成的位线，其中第一绝缘层形成在MOS结构上，该MOS结构包括硅衬底31中扩散层的漏区46、源区46′、二氧化硅的栅氧化物47和多晶硅栅电极32。
MOS结构的形成中，首先在硅衬底31的表面上热生长约厚350A的二氧化硅层。衬底31在连续环境中在约850℃温度下热氧化约7分钟，形成二氧化硅层。然后在二氧化硅层上用化学汽相淀积法淀积厚度约为4500的多晶硅层。
用通用的光刻技术对多晶硅层和二氧化硅层构图。形成的多晶硅图形和二氧化硅图形分别标注为“32”和“47”。
形成栅图形之后，对露出部分进行P型或n型掺杂离子注入，然后进行热退火。通过离子注入和热退火，在硅衬底内形成漏极46和源极46′。
在按上述工艺形成的MOS结构上淀积第一绝缘层33，它使一个导电层与另一导电层绝缘，并使淀积的表面平面化。
在第一绝缘层33上用常规方法形成与字线的栅电极垂直的多晶硅位线。如图4A所示，一字线与另一相邻字线之间的间隔标注为“A”，位线宽度标为“B”。
为了提高导电率，多晶硅位线可代之以硅化物(金属与硅的化合物)位线，或代之以多晶硅化合物(金属与多晶硅的化合物)和多晶硅的双层结构的位线。
为减小接触电阻率，构成上述硅化物或多晶硅化合物的金属是选自W，Ta，Ti，Mo，Pt，Pd，Ni，Co等难熔金属。
在包括位线34和第一绝缘层33的整个制成表面上淀积第二绝缘层35，它使一个导体层与另一个导体层绝缘，并起着使淀积的表面平面化的作用。
之后，在第二绝缘层35的表面上顺序淀积第三绝缘层36和第四绝缘层37，如图4B所示。
这里，第二、第三和第四绝缘层35、36和37有彼此不同的腐蚀速率。更具体地说，第三绝缘层36的腐蚀速率高于第四绝缘层37的腐蚀速率。第四绝缘层37淀积之后，在第四绝缘层37的上表面上淀积抗蚀剂层，并按预定尺寸形成图形，其中抗蚀剂掩模图形38的宽度标注为“M”。
随后，如图4C所示，用掩模图形38，以各向异性蚀刻，选择蚀刻掉第四绝缘层37和第三绝缘层38。
由于第三绝缘层36与第四绝缘层之间的腐蚀速率不同，使第三绝缘层36的侧壁部分比第四绝缘层37的侧壁部分多去掉一个确定宽度“a”。因而，蚀刻后的第三绝缘层36的宽度是M-2a。所述蚀刻步骤完成之后，获得T形绝缘层图形。留下的第四绝缘层是T形图形的头部，标注为37′。留下的第三绝缘层是T形图形的腿部，标注为36′。
随后，如图4D所示，除去图4C所示的第一掩模图形38。在第二绝缘层35的露出的上表面上和第三绝缘层图形36′和第四层图形37′的露出部分上淀积第三多晶硅。
随后，以掩蔽蚀刻法蚀刻第三多晶硅，最后形成侧壁多晶硅间隔层。该蚀刻步骤之后，多晶硅间隔层的宽度比T形图形头部的宽度一边长“b”。因而，多晶硅间隔层的总宽度变成“M＋2b”。
此外，多晶硅间隔层也可用氮化硅代替。
多晶硅间隔层39形成之后，在制成的半导体结构的整个表面上淀积第五绝缘层40，以提供平面化表面，如图4E所示。用掩模图形41，用各向异性蚀刻，顺序腐蚀第五绝缘层40，第四层图形37′，第三层绝缘层图形36′和第二层绝缘层35，构成延伸到位线34表面的接触孔，如图4E所示。该蚀刻步骤中，在去除第五绝缘层40和第四层图形37′之后，以多晶硅间隔层39作蚀刻阻挡层，顺序蚀刻第三绝缘层图形36′和位于其下的第二绝缘层35。如图4E所示，若第二掩模图形41的开口宽度给定为M′，第二掩模图形41中的开口宽度可在M＜M′≤M＋2b的范围内变化，因为它的宽度必须小于侧壁多晶硅间隔层39的宽度。因而对准裕度是侧壁多晶硅间隔层宽度与第二掩模图形的宽度M′之间的间距的一半，应为Q＝(M＋2b－M′)/2。
参看图4F，去除第二掩模图形41之后，以前面步骤中蚀刻出的第二绝缘层图形作为抗蚀刻的阻挡层，蚀刻位线34的中间部分，因而在位线34的中部构成了与第二绝缘层35的图形相同的图形。位线34蚀刻步骤之后，用留下的位线作为抗蚀刻的阻挡层，各向异性地选择蚀刻第一绝缘层33，构成延伸到漏区46的接触孔，如图4F所示。
之后，顺序蚀刻掉多晶硅盘39留下的下面的内部部分，和留下的第二绝缘层35，构成延伸到位线34上部的扩宽的接触孔。
之后，淀积第四多晶硅层42以填充接触孔并覆盖第五绝缘层40的上部，如图4F所示。形成第三掩模图形43，以除去沿接触孔四周的第四多晶硅层42。用第三掩模图形43，蚀刻掉接点四周的第四多晶硅层42。此时，与漏极接触的位线接点的最终宽度是M′-2a。因而，最终位线接点和与其相邻的字线之间的加工裕度标为“S”的情况下，S变成(A-M′+2a)/2。此外，不用第三掩模图形43，用掩蔽腐蚀(blanket etch)，也可构成淀积的第四多晶硅层填充接触孔的位线接点。之后为构成存储节电极的接触孔，在制成结构的整个表面上淀积第六绝缘层44。第六绝缘层44淀积之后，在第六绝缘层44上淀积光致抗蚀剂45，然后形成图形，在要形成存储节接点的区域形成开口。如图4G所示，在光致抗蚀剂图形45的宽度给定为M″时，有一个用于加宽掩模尺寸的对准裕度，如位线接点所示的，在多晶硅间隔层39与第四掩模图形45之间的间距Q′＝(M＋2b－M″)/2。
参见图4H，用光致抗蚀剂图形45，顺序腐蚀第六绝缘层44、第五绝缘层40、第四绝缘层37、第三绝缘层36、第二绝缘层35和第一绝缘层33。更具体地说首先用第四掩模图形45，顺序腐蚀掉第六和第五绝缘层44、40。腐蚀掉第六和第五绝缘层44和40之后，用多晶硅间隔层39作蚀刻阻挡层，顺序腐蚀掉多晶硅间隔层39内侧的第四和第三绝缘层37′和36′。之后，用蚀刻图形，即多晶硅间隔层39的下开口，腐蚀第二和第一绝缘层35和33，形成延伸到源区的接触孔。同时，最终形成的接触孔的尺寸标注为C′，C′变成M″-2a。而且，最终存储节接触孔和与之相邻的栅电极之间的间隔即加工裕度标注为S，S变成(A-M″+2a)/2。
图5是按图4所示方法制成的DRAM单元的横截面图，是按图1中Y-Y′线剖开的。
如上所述，图4中第四绝缘层图形37′和第三绝缘层图形36′的宽度差标注为“a”，相邻位线之间的间隔标为“C”，如图1所示。图4H中构成的存储节接点的宽度标注为C′，所以C′变成M″-2a。而且，存储节接点中的加工裕度标为S′的情况下，S′变成C－(M″－2a)＝C－M″＋2a。该结果明显地显示出本发明与常规技术相比，能确保一个S′的对准裕度。
这里，与常规工艺相比，我们再考虑按图2所示工艺构成的、沿图1中Y-Y′线的截面图即图3。
将该工艺方法与本发明的方法比较，常规方法是首先制成的多晶硅盘，然后再构成位线，而本发明的方法是，首先构成位线，然后再构成盘。我们知道，常规方法不能确保存储节接点与其相邻位线之间的对准裕度。
以上说明表明，本发明提供了一种构成存储节接点的方法，它使存储节接点与相邻位线之间无短路问题。该方法的特征是，与具有由两层腐蚀速率不同的绝缘层形成的接触孔的多晶硅盘相比，首先形成位线。因此，本发明方法的优点是，不用开发新的半导体设备，而用确保存储节电极与位线之间的对准裕度，来防止因集成度提高而造成的短路问题，因而可以提高半导体器件的集成度而使价格降低。从而有可能容易地制成超过256兆DRAM的ULSI半导体器件。
尽管为了说明的目的采用优选实施例详细地描述了本发明，但本领域的技术人员容易理解，在不脱离后附权利要求和本发明的构思范围的情况下会有许多的改型、补充和变更方式。

Claims (11)

1、一种半导体器件的制造方法，包括下述工艺步骤：
在具有源、漏和栅有源电极的半导体衬底上淀积第一绝缘层；
在所述第一绝缘层上形成导电层图形以构成位线；
淀积完全覆盖所述第一绝缘层和位线图形的第二绝缘层；
在第二绝缘层上，分别地顺序淀积有不同腐蚀速率的第三和第四绝缘层；
给所述第四和第三绝缘层加掩模并且腐蚀，形成剖面为T形的图形，其中第四绝缘层与T形图形的头部对应，第三绝缘层与T形图形的腿部对应，其中T形图形包括第一组构成位线接点的图形和第二组构成存储节接点的图形；
在T形绝缘层图形的侧壁处形成多晶硅间隔层；
在包括T形绝缘层图形的制成结构的整个表面上淀积第五绝缘层；
在第一组T形图形上的所述第五绝缘层上形成第一光致抗蚀剂掩模图形，用于形成位线接触孔；
用所述第一光致抗蚀剂掩模，蚀刻所述第五绝缘层和第一组T形绝缘层图形的预定部分，用多晶硅间隔层作腐蚀阻挡层，蚀刻所述第二绝缘层的预定部分，用蚀刻后的第二绝缘层作腐蚀阻挡层，蚀刻位线图形，用所述位线作腐蚀阻挡层，腐蚀第一绝缘层，由此构成位线接触孔；
在包括所述位线接触孔的第五绝缘层的整个表面上淀积导电材料，并使之形成图形；
在第五绝缘层和所述导电材料图形的整个表面上淀积第六绝缘层；
在另一组T形图形上的所述第六绝缘层上形成第二光致抗蚀剂图形，用于构成存储节连接孔；
用所述第二光致抗蚀剂掩模，蚀刻所述第六和第五绝缘层及第二组T形绝缘层图形的预定部分，用多晶硅间隔层作腐蚀阻挡层，蚀刻第二和第一绝缘层的预定部分，由此构成存储节连接孔。
2、根据权利要求1所述的方法，其中，所述位线是多晶硅。
3、根据权利要求1所述的方法，其中，所述位线是硅化物。
4、根据权利要求1所述的方法，其中，所述位线是多晶硅化物和多晶硅的双层结构。
5、根据权利要求3所述的方法，其中，所述硅化物是用难熔金属制成的。
6、根据权利要求4所述的方法，其中，所述的多晶硅化物是由难熔金属制成的。
7、根据权利要求1所述的方法，其中，所述位线接点材料的构图步骤代之以用掩蔽腐蚀方法腐蚀淀积的多晶硅的步骤。
8、根据权利要求1所述的方法，其中，所述第三绝缘层的腐蚀速率高于所述第四绝缘层的腐蚀速率。
9、根据权利要求1所述的方法，其中，所述多晶硅间隔层主要是氮化硅。
10、根据权利要求1所述的方法，其中，所述第一光致抗蚀剂掩模图形中的开口宽度范围是M＜M′≤M＋2b，式中M是T形绝缘层图形中的头部宽度，M′是构成位线接触孔用的第一掩模图形的宽度，与第二绝缘层接触的多晶硅间隔层的部分的宽度是M＋2b。
11、根据权利要求1所述的方法，其中，所述第二光致抗蚀剂掩模图形中的开口宽度范围是M＜M″≤M＋2b，式中M是构成存储节接触孔的T形绝缘层图形中的头部宽度，M″是第二掩模图形的宽度，M＋2b是与第二绝缘层接触的多晶硅间隔层部分的宽度。
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