KR0165477B1 - 매몰형 및 비매몰형 콘택을 구비하는 반도체장치 및 그 제조방법 - Google Patents

Abstract

매몰형 및 비매몰형 콘택을 구비하는 반도체장치 및 그 제조방법에 대해 기재되어 있다.

반도체기판 상의 층간절연막을 부분적으로 식각하여 형성된 서로 다른 크기의 콘택홀을 구비하는 반도체 장치에 있어서, 도전층이 플럭되어 있는 제1 사이즈의 콘택홀, 그 내벽에 도전층 스페이서가 형성되어 있으며, 제1 콘택홀보다 큰 사이즈의 제2 콘택홀 및 제1 콘택홀에 플럭되어 있는 도전층과 접속되며, 제2 콘택홀을 채우는 비트라인 도전층을 구비하는 것을 특징으로 한다.

따라서, 콘택저항을 감소시킬 수 있으며, 콘택저항의 안정화된다.

Description

매몰형 및 비매몰형 콘택을 구비하는 반도체장치 및 그 제조방법

제1도는 종래의 방법에 의해 형성된 콘택을 구비하는 반도체 장치를 도시한 단면도이다.

제2a도 내지 제2d도는 본 발명에 의한 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.

제3도는 본 발명의 다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

20 : 반도체기판 22 : 필드산화막

24 : 활성영역 26 : 폴리실리콘

28 : 텅스텐 실리사이드 30 : 층간절연층

32, 34, 36, 37 : 폴리실리콘 38 : 텅스텐 실리사이드

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 접촉저항을 줄이기 위하여 서로 다른 크기로 형성된 매몰형 및 비매몰형 콘택을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.

반도체 소자의 집적도가 높아짐에 따라, 소자의 수행능력 향상 및 게이트라인의 면저항에 의한 신호지연 시간을 최소화하기 위하여 최근 64M 디램(DRAM)급 및 그 이상의 디자인 룰을 갖는 소자에서는, 일반적으로 폴리실리콘과 실리사이드(silicide)를 이용한 폴리사이드(polycide) 게이트구조가 널리 사용되고 있다. 현재 사용되고 있는 폴리사이드 게이트구조는 텅스텐 실리사이드(WSix)를 이용한 구조와, 티타늄 실리사이드(TiSix)를 이용한 구조가 주로 사용되고 있다.

이와 같이, 게이트구조가 변경되어감에 따라, 비트라인 (WSi + polySi) 도전층과 게이트전극 (WSi + poly-Si) 도전층을 접속하기 위한 콘택이 형성되는 경우가 있으며, 이런 경우 WSi + poly-Si + WSi + poly-Si의 구조로 형성된다.

제1도는 종래의 WSi + poly + WSi + poly 구조의 콘택을 구비하는 반도체장치를 도시한 단면도이다.

폴리실리콘(12)이 두 텅스텐 실리사이드층(10, 14) 사이에 샌드위치(sandwitch) 되어 있다. 이와 같은 구조의 콘택에서는, 일반적으로 콘택저항이 매우 증가하게 된다. 그 이유로는, 폴리실리콘층(12) 내의 불순물(P) 이온이 텅스텐 실리사이드(10, 14)로 흡입(suction)되어 고저항 영역이 형성된다는 메카니즘(mechanism)이 일반적으로 알려져 있다.

또한, 종횡비(aspect ratio)가 큰 콘택홀의 경우, 그 후에 형성되는 도전층의 스텝 커버리지가 불량하여 콘택홀이 완전히 매몰되지 않아 단락이 발생하는 경우가 있다.

본 발명의 목적은, 콘택저항을 감소시킬 수 있으며, 신뢰성있는 콘택구조를 갖는 반도체장치를 제공함에 있다.

본 발명의 다른 목적은 상기한 콘택구조를 형성할 수 있는 콘택 형성방법을 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 반도체장치는, 반도체기판 상의 층간절연막을 부분적으로 식각하여 형성된 서로 다른 크기의 콘택홀을 구비하는 반도체 장치에 있어서, 도전층이 플럭되어 있는 제1 사이즈의 콘택홀; 그 내벽에 도전층 스페이서가 형성되어 있으며, 상기 제1 콘택홀보다 큰 사이즈의 제2 콘택홀; 및 상기 제1 콘택홀에 플럭되어 있는 도전층과 접속되며, 상기 제2 콘택홀을 채우는 비트라인 도전층을 구비하는 것을 특징으로 한다.

여기서, 상기 제1 콘택홀은 반도체기판의 활성영역과 비트라인을 접속하며, 상기 제2 콘택홀은 게이트전극과 비트라인을 접속하기 위한 것이다.

그리고, 상기 비트라인 도전층과 상기 층간절연막 사이에, 비트라인과 층간절연막의 접착력을 향상시키기 위한 접착층을 더 구비하는 것이 바람직하다.

상기 다른 목적을 달성하기 위하여 본 발명에 의한 반도체장치의 제조방법은, 활성영역 및 소자분리 영역이 한정되고, 트랜지스터가 형성된 반도체기판 상에, 층간절연막을 형성하는 단계; 상기 층간절연막을 부분적으로 식각하여, 상기 활성영역과 비트라인을 접속하기 위한 제1 콘택홀과, 상기 트랜지스터의 게이트전극과 비트라인을 접속하기 위한 제2 콘택홀을 상기 제1 콘택홀보다 크게 형성하는 단계; 상기 제1 콘택홀은 완전히 매몰되고, 상기 제2 콘택홀은 매몰되지 않는 두께로 제1 도전층을 증착하는 단계; 상기 증착된 제1 도전층을 에치백함으로써, 상기 제1 콘택홀을 완전히 채우고, 상기 제2 콘택홀의 내벽에 스페이서가 형성되도록 하는 단계; 및 전면에 제4 도전층을 증착한 후 패터닝함으로써, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 층간절연막 형성단계 후, 상기 층간절연막 상에 제1 물질층을 형성하는 공정 및 상기 콘택홀 형성공정시 상기 제1 물질층을 식각하는 공정을 추가하는 것이 바람직하다.

또한, 본 발명에 있어서, 상기 제1 콘택홀은 반도체기판의 활성영역과 비트라인을 접속하며, 상기 제2 콘택홀은 게이트전극과 비트라인을 접속하는 것이 바람직하다.

본 발명에 따르면, 저항이 낮으며, 안정적인 콘택을 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

제2a도 내지 제2d도는 본 발명의 일 실시예에 의한 반도체장치의 제조방법을 설명하기 위하여, 공정순서에 따라 도시한 단면도들이다.

제2a도는 층간절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계의 단면도이다.

상세하게는, 반도체기판(20) 상에 활성영역과 비활성영역을 한정하는 필드산화막(22)을 형성하는 공정, 통상의 공정을 통하여 게이트전극(26+28), 소오스/드레인(24)으로 구성되는 트랜지스터를 형성하는 공정, 결과물 전면에 층간절연막(30)을 증착하는 공정, 상기 층간절연막을 부분적으로 식각하여 콘택홀을 형성하는 공정으로 이루어진다.

이 때, 상기 콘택홀을 형성하는 공정에서, 비트라인을 구성하는 막질중 폴리실리콘과의 콘택이 필요한 부위는 콘택홀을 작게 형성하고, 텅스텐 실리사이드와의 콘택이 필요한 부위는 콘택홀을 크게 형성한다. 즉, 종래의 고저항으로 문제시 되었던 비트라인과 게이트전극과의 콘택의 경우에는 콘택홀의 사이즈를 크게하여 비트라인의 텅스텐 실리사이드가 게이트전극의 텅스텐 실리사이드와 직접 접촉되도록 하고, 그 외의 부위, 즉 활성영역 부위는 콘택홀의 사이즈를 작게하여 비트라인의 폴리실리콘과 접촉되도록 한다.

제2b도는 비트라인을 형성하기 위하여 폴리실리콘을 증착하는 단계의 단면도이다.

상세하게는, 상기 콘택홀 형성공정 후, 비트라인을 구성하는 막질중, 먼저 폴리실리콘(32)을 증착한다. 이 때, 증착되는 폴리실리콘(32)의 두께는 작은 사이즈의 콘택홀은 완전히 매몰되고, 큰 사이즈의 콘택홀은 매몰되지 않는 범위내에서 조절한다.

제2c도는 상기 증착된 폴리실리콘을 에치백하는 단계의 단면도이다.

상세하게는, 상기 증착된 폴리실리콘에 대해 에치백을 실시하면, 작은 사이즈의 콘택홀에는 폴리실리콘 스터드(stud)(34)가, 큰 사이즈의 콘택홀에서는 그 내벽에 폴리실리콘 스페이서(36)가 형성된다.

제2d도는 본 발명에 의한 콘택을 완성한 단계의 단면도이다.

상세하게는, 상기 제2c도의 단계에서, 콘택홀의 사이즈에 따라 폴리실리콘 스터드 또는 스페이서가 형성된 후, 그 결과물의 전면에 텅스텐 실리사이드(38)를 증착한 다음 패터닝하여 비트라인을 형성함으로써, 본 발명에 의한 콘택을 완성한다.

도시된 바와 같이, 비트라인(38)과 활성영역(24)과의 콘택부위는 폴리실리콘/ 폴리실리콘(poly-Si/ poly-Si) 구조의 콘택이 이루어지고, 비트라인 도전층(38)과 게이트전극 도전층(26+28) 사이의 콘택은 종래의 높은 접촉저항으로 문제시 되었던 텅스텐 실리사이드/ 폴리실리콘/ 텅스텐 실리사이드(WSi/ poly-Si/ WSi) 구조 대신, 텅스텐 실리사이드/ 텅스텐 실리사이드(WSi/ WSi)의 콘택이 형성됨으로써, 안정적이며, 저저항의 콘택이 이루어질 수 있다.

또한, 콘택홀 내부에 폴리실리콘 스터드(34) 또는 스페이서(36)가 형성되므로, 후속 비트라인 물질을 증착할 때 스텝 커버리지(step coverage)가 개선되어 콘택저항의 안정화에 도움이 된다.

제3도는 본 발명의 다른 실시예를 설명하기 위한 단면도로서, 층간절연막과 비트라인의 텅스텐 실리사이드와의 접착력을 향상시킬 수 있는 방법을 제시한다.

제3도를 참조하면, 층간절연막(30) 증착후 콘택홀을 형성하기 전에, 접착력 개선을 위한 별도의 막질, 예를 들어 폴리실리콘(37)을 추가로 증착한 후, 콘택홀을 형성하기 위한 층간절연막 식각시 폴리실리콘(37) 및 층간절연막(30)을 차례로 식각한다. 이 후, 상기 제1 실시예와 동일한 방법으로 진행하게 되면, 콘택홀의 내부는 상기 제1 실시예와 동일한 구조로 형성되고, 비트라인의 텅스텐 실리사이드층(38)과 층간절연막(30) 사이에는 폴리실리콘(37)이 남아있게 되어 접착력을 향상시킬 수 있다.

상술한 본 발명에 따르면, 비트라인과 활성영역과의 콘택부위는 폴리실리콘/ 폴리실리콘(poly-Si/ poly-Si) 구조, 비트라인 도전층과 게이트라인 도전층 사이의 콘택은 텅스텐 실리사이드/ 텅스텐 실리사이드(WSi/ WSi) 구조로 형성함으로써, 안정적이며, 저저항의 콘택이 이루어질 수 있다. 또한, 콘택홀 내부에 폴리실리콘 스터드 또는 스페이서가 형성되므로, 후속 비트라인 물질을 증착할 때 스텝 커버리지가 개선되어 콘택저항의 안정화에 도움이 된다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (6)

1. 반도체기판 상의 층간절연막을 부분적으로 식각하여 형성된 서로 다른 크기의 콘택홀을 구비하는 반도체 장치에 있어서, 도전층이 플럭되어 있는 제1 사이즈의 콘택홀; 그 내벽에 도전층 스페이서가 형성되어 있으며, 상기 제1 콘택홀보다 큰 사이즈의 제2 콘택홀; 및 상기 제1 콘택홀에 플럭되어 있는 도전층과 접속되며, 상기 제2 콘택홀을 채우는 비트라인 도전층을 구비하는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 제1 콘택홀은 반도체기판의 활성영역과 비트라인을 접속하기 위한 것이며, 상기 제2 콘택홀은 게이트전극과 비트라인을 접속하기 위한 것임을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 비트라인 도전층과 상기 층간절연막 사이에, 비트라인과 층간절연막의 접착력을 향상시키기 위한 접착층을 더 구비하는 것을 특징으로 하는 반도체장치.
4. 활성영역 및 소자분리 영역이 한정되고, 트랜지스터가 형성된 반도체기판 상에, 층간절연막을 형성하는 단계; 상기 층간절연막을 부분적으로 식각하여, 상기 활성영역과 비트라인을 접속하기 위한 제1 콘택홀과, 상기 트랜지스터의 게이트전극과 비트라인을 접속하기 위한 제2 콘택홀을 상기 제1 콘택홀보다 크게 형성하는 단계; 상기 제1 콘택홀은 완전히 매몰되고, 상기 제2 콘택홀은 매몰되지 않는 두께로 제1 도전층을 증착하는 단계; 상기 증착된 제1 도전층을 에치백함으로써, 상기 제1 콘택홀을 완전히 채우고, 상기 제2 콘택홀의 내벽에 스페이서가 형성되도록 하는 단계; 및 전면에 제4 도전층을 증착한 후 패터닝함으로써, 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서, 상기 층간절연막 형성단계 후, 상기 층간절연막 상에 제1 물질층을 형성하는 공정 및 상기 콘택홀 형성공정시 상기 제1 물질층을 식각하는 공정을 추가하는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제4항에 있어서, 상기 제1 콘택홀은 반도체기판의 활성영역과 비트라인을 접속하며, 상기 제2 콘택홀은 게이트전극과 비트라인을 접속하는 것을 특징으로 하는 반도체장치의 제조방법.