KR100866690B1 - 반도체 소자의 콘택 홀 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000010410 layer Substances 0.000 claims abstract description 34
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 5
- 239000010937 tungsten Substances 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 239000002245 particle Substances 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 9
- 230000001629 suppression Effects 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910001923 silver oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 소자의 콘택 홀 형성방법에 관한 것으로서, 하부 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계(a)와, 제 1 층간 절연막 상에 일부를 오픈하고 원하는 저항값을 얻을 수 있도록 저항콘택홀을 형성하는 단계(b)와, 저항콘택홀을 포함하며 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계(c)와, 제 2 층간 절연막 상에 반도체 기판과 전기적으로 연결될 수 있도록 콘택홀을 형성하는 단계(d)와, 콘택홀의 내부를 포함하여 제 2 층간 절연막 상에 배리어 메탈로 사용되는 물질을 증착한 후 열처리하여 콘택홀의 바닥면에 실리사이드막을 형성하는 단계(e)와, 콘택홀과 저항콘택홀의 내부를 텅스텐으로 채우고 평탄화하여 콘택을 통해 반도체 기판에 전기적으로 연결된 금속배선을 형성하는 단계(f)를 포함한다. 따라서 본 발명은, 증착 및 패터링 및 에칭 공정이 요구되는 실리사이드 억제층 대신에 반도체 기판 상에 층간 절연막을 형성하고 복수의 콘택홀을 형성시키되 어느 하나는 저항부분으로 사용되고 다른 하나는 반도체 기판에 전기적으로 연결되는 콘택으로 사용될 수 있도록 함으로써, 공정의 단순화는 물론, 소자의 완성도를 높이는 효과를 가진다.
반도체 기판, 콘택홀, 저항, 실리사이드 억제층
Description
도 1a 내지 도 1d는 종래에 실리사이드 억제층을 구비한 종래 반도체 소자의 제조 방법을 보여주는 공정도 단면도이고,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 홀 형성방법을 보여주는 공정도 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리막
112 : 게이트 112 : 게이트절연막
114 : 사이드웰 120, 140 : 제 1 , 2 층간 절연막
130 : 저항콘택홀 150 : 콘택홀
152 : 콘택 160 : 코발트
170 : 실리사이드막
본 발명은 반도체 소자의 콘택 홀 형성방법에 관한 것으로서, 보다 상세하게 는 공정 단순화와 반도체 소자의 완성도를 높일 수 있는 반도체 소자의 콘택 홀 형성방법에 관한 것이다.
근래 들어 반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 도전층간 패턴들의 콘택 면적이 점점 작아지면서 시트(sheet) 저항 및 콘택 저항이 높아져 소자의 고속화를 달성하는데 많은 어려움이 있다.
이에 따라, 콘택이 형성되는 액티브 영역, 즉 소오스 및 드레인 영역과 게이트(워드 라인) 및 비트 라인 등의 배선 상부에 금속과 실리콘의 화합물인 금속 실리사이드층을 형성하는 방법이 적용되고 있다.
금속 실리사이드층은 별도의 마스크를 사용하는 것 없이 원하는 영역에만 선택적으로 실리사이드 반응이 이루어지는 자기 정렬실리사이드(self aligned silicide; SALICIDE), 이른바 샐리사이드 공정에 의해 형성하며, 실리사이드층 형성을 위한 금속으로는 티타늄(Ti), 코발트(Co), 텅스텐(W), 니켈(Ni) 등을 사용한다.
한편, 반도체 소자 중 일부 소자에서는 소오스 및 드레인 영역에 금속 실리사이드층을 형성하게 되면 접합 누설 전류 특성 등이 저하되는 문제가 있어, 소자에서는 실리사이드층이 형성되지 않도록 실리사이드 억제층(salicide block; SAB)을 적용하고 있다.
실리사이드 억제층은 반도체 기판 상에 산화막, 질화막 또는 이들의 복합막을 증착하고, 포토리소그라피 공정 및 식각 공정에 의해 실리사이드층이 형성되지 않는 비실리사이드(non-silicide) 영역에만 선택적으로 형성하여 샐리사이드 공정 시 이 부분에서 실리사이드 반응이 일어나지 않도록 한다.
이러한 실리사이드 억제층을 구비한 종래 반도체 소자의 제조 방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(12)을 형성하여 액티브 영역을 정의하고, 기판(10)의 액티브 영역에 게이트 절연막(14), 게이트(16) 및 소오스/드레인(미도시)을 형성하여 트랜지스터를 형성하고, 게이트(16) 측벽에는 산화막과 질화막의 이중막으로 이루어진 스페이서(18)를 형성한다.
여기서, 게이트(16)는 기판(10) 상에 게이트 물질막으로 폴리실리콘막을 증착하고 측부가 수직 프로파일을 갖도록 폴리실리콘막을 식각하여 형성한다.
이때, 식각은 CF4 가스를 이용하여 약 15초 동안 브레이크쓰루(breakthrough; BT) 식각을 수행하고, 종말점(end point;EP)까지 HBr/Cl2/He 가스와 O2 가스를 이용하여 약 35초 동안 메인 식각(main etching; ME)을 수행하고, HBr/He 가스와 O2 가스를 이용하여 약 70초 동안 오버 식각(over etching; OE)을 수행하는 단계들로 이루어진다.
도 1b를 참조하면, 기판(10)의 전면 상에 실리사이드 억제 물질막으로서 50 내지 200Å 두께의 산화막(20a)과 100 내지 500Å 두께의 질화막(20b)을 순차적으로 증착한다.
도 1c를 참조하면, 질화막(20b)과 산화막(20b)을 식각하여 실리사이드가 형성되지 않는 비실리사이드 영역 위에만 산화막(20a)과 질화막(20b)의 이중막으로 이루어진 실리사이드 억제층(20)을 형성한다.
여기서, 질화막(20b)과 산화막(20b)의 식각은 패턴 불량 방지를 위해 주로 건식 식각으로 수행하며, 식각 시 플라즈마에 의해 액티브 영역이 손상되는 것을 방지하도록 과도 식각 시간을 최소로 하여 수행한다.
도 1d를 참조하면, 기판(10)의 전면 상에 질화막(22)을 형성하고, 질화막(22) 위로 산화막(미도시)을 형성하여 트랜지스터와 이후 형성될 배선 사이의 절연을 위한 층간 절연막인 금속전 절연(pre metal dielectric; PMD)막을 형성하고, 이 PMD막의 일부를 선택적으로 제거하여 콘택홀(미도시)을 형성한다.
여기서, 질화막(22)은 PMD막에 콘택홀을 형성할 때 마스크 오정렬(misalign)로 인해 액티브 영역에서 콘택 스파이크(contact spike)가 발생하는 것을 방지하기 위하여 형성한다.
그런데, 실리사이드층이 형성되지 않도록 실리사이드 억제층을 적용하는 제조 공정에서는 별도의 증착 및 패터링 및 에칭 공정이 필요하며, 기판의 전면에 실리사이드층을 형성하는 물질을 증착하는 과정에서 파티클이 발생하여 반도체 소자의 특성을 저하시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 결점을 해소시키기 위하여 안출된 것으로서, 증착 및 패터링 및 에칭 공정이 요구되는 실리사이드 억제층 대신에 반도체 기판 상에 층간 절연막을 형성하고 복수의 콘택홀을 형성시키되어느 하나는 저항부분으로 사용되고 다른 하나는 반도체 기판에 전기적으로 연결되는 콘택으로 사용될 수 있도록 함으로써, 공정의 단순화는 물론, 소자의 완성도를 높일 수 있는 반도체 소자 의 콘택 홀 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은, 하부 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계(a)와, 제 1 층간 절연막 상에 일부를 오픈하고 원하는 저항값을 얻을 수 있도록 저항콘택홀을 형성하는 단계(b)와, 저항콘택홀을 포함하며 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계(c)와, 제 2 층간 절연막 상에 반도체 기판과 전기적으로 연결될 수 있도록 콘택홀을 형성하는 단계(d)와, 콘택홀의 내부를 포함하여 제 2 층간 절연막 상에 배리어 메탈로 사용되는 물질을 증착한 후 열처리하여 콘택홀의 바닥면에 실리사이드막을 형성하는 단계(e)와, 콘택홀과 저항콘택홀의 내부를 텅스텐으로 채우고 평탄화하여 콘택을 통해 반도체 기판에 전기적으로 연결된 금속배선을 형성하는 단계(f)를 포함하는 반도체 소자의 콘택 홀 형성방법을 제공한다.
여기서 저항콘택홀은 콘택홀과 동일 크기로 형성되는 것을 특징으로 한다.
또한, 저항콘택홀은 패터링 공정 및 식각 공정을 통하여 형성되며, 원하는 저항값을 얻기 위해 임플란트가 실시되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 홀 형성방법을 보여주는 공정도 단면도이다.
도 2a의 단계(a)에 따르면, 반도체 기판(100)에 공지된 얕은 트렌치 소자 분리(shallow trench isolation; STI) 기술에 의해 소자 분리막(102)을 형성하여 액티브 영역을 정의한다.
그 다음, 반도체 기판(100) 상에 게이트 절연막(112)을 형성하고, 그 위에 게이트 물질막으로 폴리실리콘막을 증착한 후, 식각에 의해 폴리실리콘막을 식각하여 측부에 사이드웰(114)을 가지는 복수의 게이트(110)를 형성한다.
그리고 복수의 게이트(110)가 형성된 반도체 기판(100) 상에 제 1 층간 절연막(120)을 형성하게 된다. 제 1 층간 절연막(120)은 트랜지스터와 이후 형성될 배선 사이의 절연을 위한 층간 절연막인 금속전 절연(pre metal dielectric; PMD)막으로 형성된다.
도 2b의 단계(b)에 따르면, 제 1 층간 절연막(120) 상에 패터링 공정 및 식각 공정을 통하여 일부를 오픈하고 원하는 저항값을 얻을 수 있도록 저항콘택홀(130)을 형성하고, 저항콘택홀(130)은 후술하는 콘택홀(150)과 동일 크기로 형성되는 것이 바람직하다.
그리고 오픈된 저항콘택홀(130)에는 원하는 저항값을 얻기 위해 임플란트가 실시된다.
그리고 단계(c)의 도 2c에 의하면, 오픈된 저항콘택홀(130)을 포함하며 제 1 층간 절연막(120) 상에 제 2 층간 절연막(140)을 형성하게 되며, 제 2 층간 절연막(140)은 옥사이드가 사용되어 진다.
도 2d의 단계(d)에 따르면, 게이트(110)와 소자분리막(102) 사이의 제 2 층 간 절연막(140) 상에 반도체 기판(100)과 전기적으로 연결될 수 있도록 하는 콘택홀(150)을 형성한다. 콘택홀(150)은 위에서 기술한 바와 같이 저항콘택홀(130)과 동일 크기로 형성되는 것이 바람직하며, 콘택홀(150)의 형성은 패터링 및 식각을 통하여 형성된다.
이때, 식각은, CF4 가스를 이용하여 약 15초 동안 브레이크쓰루(breakthrough; BT) 식각을 수행하고, 종말점(end point;EP)까지 HBr/Cl2/He 가스와 O2 가스를 이용하여 약 35초 동안 메인 식각(main etching; ME)을 수행하고, HBr/He 가스와 O2 가스를 이용하여 약 70초 동안 오버 식각(over etching; OE)을 수행하는 단계들로 이루어진다.
도 2e의 단계(e)에 따르면, 콘택홀(150) 및 제 2 층간 절연막(140)이 형성된 저항콘택홀(130)의 내부를 포함하여 배리어 메탈로 사용되는 코발트(160) 또는 Ti의 물질을 증착하게 되며, 이후에 열처리 등을 통하여 코발트(160)를 제거하면, 반도체 기판(100)과 접한 코발트(160)는 반응되어 콘택홀(150)의 바닥면에 실리사이드막(170)을 형성하게 된다.
그리고 마지막으로 도 2f의 단계(f)를 참고하면, 콘택홀(150) 및 저항콘택홀(130)의 내부를 포함하여 텅스텐을 채우고 제 1 층간 절연막(120)이 드러날때까지 평탄화 공정을 실시함으로써 반도체 기판(100)에 전기적으로 연결된 콘택(152)의 금속배선을 형성하게 된다.
그러므로, 본 발명에서는 기존 반도체 제조 공정으로 실리사이드 및 콘택 홀 및 저항 구현할 경우 반도체 기판 전면에 실리사이드를 형성함으로써 생기는 파티 클의 문제점 해결을 위하여 반도체 기판 상에 제 1 층간 절연막을 형성한 후 선택적으로 저항콘택홀과 전기적 연결이 이루어지는 콘택홀을 형성하고, 이 콘택홀에만 실리사이드를 형성하게 되어 공정의 단순화를 이룰 수 있게 되었다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 콘택 홀 형성방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
전술한 바와 같이 증착 및 패터링 및 에칭 공정이 요구되는 실리사이드 억제층을 형성하는 공정의 문제점 해결을 위하여 본 발명의 반도체 소자의 콘택 홀 형성방법은, 반도체 기판 상에 층간 절연막을 형성하고 복수의 콘택홀을 형성시키되 어느 하나는 저항부분으로 사용되고 다른 하나는 반도체 기판에 전기적으로 연결되는 콘택으로 사용될 수 있도록 함으로써, 공정의 단순화는 물론, 소자의 완성도를 높이는 효과가 있다.
Claims (3)
- 하부 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계(a)와,상기 제 1 층간 절연막 상에 일부를 오픈하고 원하는 저항값을 얻을 수 있도록 저항콘택홀을 형성하는 단계(b)와,상기 저항콘택홀을 포함하며 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계(c)와,상기 제 2 층간 절연막 상에 상기 반도체 기판과 전기적으로 연결될 수 있도록 콘택홀을 형성하는 단계(d)와,상기 콘택홀의 내부를 포함하여 상기 제 2 층간 절연막 상에 배리어 메탈로 사용되는 물질을 증착한 후 열처리하여 상기 콘택홀의 바닥면에 실리사이드막을 형성하는 단계(e)와,상기 콘택홀과 상기 저항콘택홀의 내부를 텅스텐으로 채우고 평탄화하여 상기 콘택을 통해 상기 반도체 기판에 전기적으로 연결된 금속배선을 형성하는 단계(f)를 포함하는 반도체 소자의 콘택 홀 형성방법.
- 제 1 항에 있어서,상기 저항콘택홀은 상기 콘택홀과 동일 크기로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
- 제 1 항에 있어서,상기 저항콘택홀은 패터링 공정 및 식각 공정을 통하여 형성되며, 원하는 저항값을 얻기 위해 임플란트가 실시되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070048370A KR100866690B1 (ko) | 2007-05-18 | 2007-05-18 | 반도체 소자의 콘택 홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR100866690B1 true KR100866690B1 (ko) | 2008-11-04 |
Family
ID=40283557
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045405A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
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2007
- 2007-05-18 KR KR1020070048370A patent/KR100866690B1/ko not_active IP Right Cessation
Patent Citations (1)
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| KR20000045405A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
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