KR101142992B1 - 소정 치수의 게이트 사이드월 스페이서들을 갖는 반도체 장치를 형성하는 방법 - Google Patents

소정 치수의 게이트 사이드월 스페이서들을 갖는 반도체 장치를 형성하는 방법 Download PDF

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스리칸테스와라 닥시나-머피
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Abstract

선택적 에피택셜 성장 동안에 폴리실리콘 게이트 전극의 사이드월들을 보호하는 소정의 치수를 갖는 스페이서들(22)을 폴리실리콘 게이트 전극(20) 상에 형성하는 방법이 개시된다. 대칭적인 또는 비대칭적인 상기 스페이서들(22)은, 폴리실리콘 게이트 전극 및 패턴 스페이서 양자 모두를 정의하는데에 동일한 소정의 노광툴(30-42)(가령, 193nm 파장의 스텝 앤 스캔 노광툴) 및 동일한 패턴 레티클(32)을 사용하여, 정교하게 정의되며 매우 타이트한 정렬 기준들(specifications)을 사용한다.
사이드월, 스페이서, 옵셋, 노광툴, 스텝 앤 스캔

Description

소정 치수의 게이트 사이드월 스페이서들을 갖는 반도체 장치를 형성하는 방법{A METHOD FOR FORMING A SEMICONDUCTOR ARRANGEMENT WITH GATE SIDEWALL SPACERS OF SPECIFIC DIMENSIONS}
본 발명은 반도체 디바이스의 제조방법에 관한 것이며, 좀더 상세하게는 특정 치수(dimension)를 갖는 스페이서의 형성에 관한 것이다.
현재, 서브 마이크론 이하(deep sub-micron)의 상보적인 금속 산화물 반도체(Complementary Metal Oxide Semiconductor : 이하, CMOS)는 초대규모 집적회로(ultra-large scale integrated : 이하, ULSI) 디바이스를 제조하는 기본적인 기술이다. 지난 20년 동안, CMOS 트랜지스터의 사이즈를 감소시키고 집적회로(IC) 상에서 트랜지스터의 밀도를 증가시키는 것은 반도체 산업의 주요 관심사가 되어왔다. ULSI 회로는, 드레인 영역과 소스 영역 사이에 게이트가 위치한 CMOS 전계 효과 트랜지스터(이하, FET)를 포함할 수 있다. 전형적으로, 드레인 영역 및 소스 영역은 P형 도판트(붕소) 또는 N형 도판트(인)로 강하게 도핑된다.
일반적으로, 상기 드레인 영역과 소스 영역은, 게이트의 하부에 부분적으로 위치한 얇은 확장부들(얕은 소스 확장부 및 얕은 드레인 확장부)을 포함하는바, 이는 트랜지스터의 성능을 향상시키기 위함이다. 얕은 소스 확장부 및 드레인 확장부는, n 채널 트랜지스터 및 p 채널 트랜지스터 둘다의 성능을 저하시키는 단채널 효과(short channel effect)에 대한 저항력을 획득하는데 도움을 줄 수 있다. 단채널 효과는 임계전압의 롤-오프(roll-off)를 야기할 수 있으며, 드레인 전극에서 유도된 전위장벽 감소(drain induced barrier lowering)를 야기할 수도 있다. 따라서, 단채널 효과를 제어하는 이와같은 얕은 소스 및 드레인 확장부는, 트랜지스터가 점점 작아짐에 따라 매우 중요해지고 있다.
종래기술에서는, 얕은 소스 및 드레인 확장부를 형성하기 위해 이중 이온주입 공정을 사용한다. 종래기술에 따르면, 사이드월(sidewall, 또는 '측벽') 스페이서(spacer)가 구비되지 않은 게이트 구조를 실리콘 기판 위에 형성함으로써, 소스 확장부 및 드레인 확장부가 형성된다. 상기 실리콘 기판은, 게이트 구조의 양쪽 측면에서 통상적인 도핑 공정을 이용하여 도핑되는바, 가령, 확산 공정 또는 이온 임플란트 공정을 이용하여 도핑된다. 사이드월 스페이서(또는, 측벽 스페이서)들이 구비되지 않은 상태로 수행되는 상기 도핑 공정에 의해, 기판 바로 아래의 얇은 영역에 도판트들이 도입되어 소스 확장부 및 드레인 확장부를 형성할 뿐만 아니라 드레인 영역 및 소스 영역의 일부를 형성한다.
소스 확장부 및 드레인 확장부가 형성된 이후에, 게이트 구조의 측면에 인접하고 있는 사이드월 스페이서들이, 상기 소스 확장부 및 드레인 확장부 상에 형성된다. 사이드월 스페이서들이 형성되고 나서, 깊은 소스 영역 및 깊은 드레인 영역을 형성하기 위해, 상기 기판이 2번째로 도핑된다. 깊은 소스 및 드레인 영역을 형성하는 동안에, 사이드월 스페이서의 블로킹 능력때문에, 소스 확장부 및 드레인 확장부에 대한 추가적인 도핑이 방지된다.
집적회로 상에 배치되는 트랜지스터들의 사이즈가 감소함에 따라, 얕거나 극도로 얕은 소스/드레인 확장부를 갖는 트랜지스터를 제조하는 것은 점점 더 어려워지고 있다. 예를 들어, 트랜지스터는, 30 나노미터(nm) 이하의 접합 깊이(junction depth)를 갖는 얕은 소스 및 드레인 확장부를 요구할 수도 있다. 통상적인 제조 기술을 사용하여, 30 나노미터(nm) 이하의 접합 깊이(junction depth)를 갖는 얕은 소스 및 드레인 확장부를 형성하는 것은 매우 어려운 일이다. 예를 들어, 통상적인 이온 임플란트 기술로는 얕은 소스 및 드레인 확장부를 유지하는데 어려움이 있는데, 이는 이온 임플란트 동안에 벌크 반도체 기판에 형성된 점 결함들(point defects)로 인해 도판트가 좀더 쉽게 확산되게(transient enhanced diffusion, TED) 할 수 있기 때문이다. 이러한 확산으로 인해, 소스 및 드레인 확장부는 종종 벌크 반도체 기판의 하부쪽으로 수직으로 확장된다. 또한, 통상적인 이온 임플란트 기술 및 도판트 확산 기술은, 집적회로 상의 트랜지스터들을 단채널 효과에 취약하게 만드는데, 이는 기판의 하부쪽으로 깊숙히 확장해 들어간 도판트 프로파일 테일 분포(dopant profile tail distribution)에 기인한다.
이러한 문제점들을 해결하기 위하여, 선택적 실리콘 에피택셜 성장(selective silicon epitaxial growth)에 의해 소스 영역 및 드레인 영역이 상승(raise)될 수 있으며, 이에 의해 소스 및 드레인 콘택들에 연결을 설정하는 것이 한층 용이해진다. 이와같이 상승된 소스 영역 및 드레인 영역은, 콘택 실리사이드화(silicidation) 공정을 위한 추가적인 물질을 제공하며, 깊은 소스/드레인 접합 저항(deep source/drain junction resistance) 및 소스/드레인 직렬 저항(source/drain series resistance)을 감소시킨다.
상승된 소스 및 드레인을 형성함에 있어 고려해야할 사항중 하나는, 상승된 소스 및 드레인과 폴리실리콘 게이트 사이에 제공된 이격 거리(separation distance)이다. 또 다른 고려 사항은, 실리콘을 선택적으로 에피택셜 성장시키는 동안에 폴리실리콘 게이트의 사이드월들을 보호하는 것이다. 만일, 선택적 에피택셜 성장 동안에 폴리실리콘 게이트 사이드월이 노출된다면, 폴리실리콘의 노출된 영역에서 원하지 않은 성장이 생길 것이다. 상승된 소스 및 드레인 영역을 형성하는 도중의 실리콘을 선택적 에피택셜 성장시키는 동안에, 폴리실리콘을 캡슐화(encapsulate)하고 폴리실리콘을 보호하기 위하여 통상적인 자기 정렬 기법이 이용될 수도 있다. 하지만, 실제 적용에 있어서, 정교한 거리를 갖는 스페이서들을 형성하는 것은 매우 어려우며, 폴리실리콘 게이트 사이드월을 확실히 보호한다는 것은 매우 어려운바, 이는 식각 공정동안에 폴리실리콘의 노출을 방지하는 것이 매우 어렵기 때문이다.
실리콘을 선택적 에피택셜 성장시키는 동안에, 폴리실리콘 게이트 사이드월을 보호하기 위해 사용될 수 있는 특정한 치수를 갖는 스페이서를 만들어내는 방법이 요구되고 있다.
이러한 요구 및 다른 요구사항들은, 반도체 장치를 형성하는 방법을 제공하는 본 발명에 따른 실시예들에 의해 충족될 수도 있는바, 상기 방법은 사이드월을 갖는 게이트 전극을 형성하는 단계, 게이트 전극을 정의하기 위한 노광툴을 적용하는 단계를 포함하여 이루어진다. 사이드월 스페이서들을 정의하기 위해, 동일한 노광툴을 적용함으로써, 사이드월 스페이서들은 게이트 전극의 사이드월에 형성된다.
본 발명의 몇몇 실시예들에서는 가령, 스텝 앤 스캔(step and scan) 노광툴과 같은 동일한 소정의 노광툴을 적용하고, 폴리실리콘 게이트 전극을 정의하는데 사용되었던 패턴 레티클과 동일한 패턴 레티클을 적용함으로써, 패턴 스페이서가 매우 타이트한 정렬 기준들(specifications)을 갖게 형성될 수도 있다. 결과적인 스페이서 패턴은, 원하지 않는 선택적 에피택셜 성장을 방지하기 위해, 폴리실리콘 전극 구조 패턴을 캡슐화할 수 있으며, 선택적 에피택셜 성장 동안에 폴리실리콘 게이트의 사이드월을 보호할 수 있다. 스페이서 패턴의 폭은 포토리소그래피 공정 파라미터들 뿐만 아니라 식각 공정 파라미터들에 의해 제어된다. 본 발명에 따른 몇몇 실시예들에서, 스페이서 패턴은 의도적으로 옵셋(offset)을 갖게 정렬되어 비 대칭적인 스페이서들을 형성할 수도 있는바, 이러한 비대칭적인 스페이서로 인해 디바이스의 성능이 향상될 수도 있다.
먼저 논의된 요구사항들은 또한, 반도체 디바이스 생산동안에 사이드월 스페이서 치수들을 제어하는 방법을 제공하는 본 발명의 다른 양상들에 의해 충족될 수도 있다. 상기 방법은, 사이드월을 갖는 게이트 전극을 형성하는 단계 및 상기 사이드월에 사이드월 스페이서를 형성하는 단계를 포함하여 이루어질 수도 있는바, 여기서 상기 사이드월 스페이서를 형성하는 단계는, 상기 게이트 전극 상에 스페이서 층을 증착하는 단계; 상기 스페이서 층 상에 패턴화된 레지스트 마스크를 형성하는 단계; 및 상기 패턴화된 레지스트 마스크를 따라 스페이서 층을 식각하는 단계를 포함하여 이루어진다.
본 발명의 앞서 논의된 바와같은 특징들 및 또 다른 특징들, 양상들 및 장점들은, 첨부된 도면들을 참조로 하여 후술될 본 발명의 상세한 설명으로부터 더욱 명확해질 것이다.
도1은 본 발명의 일실시예에 따른 제조 공정상의 소정 단계동안에 반도체 웨이퍼의 부분을 도시한 도면이다.
도2는 본 발명의 일실시예에 따른 게이트 전극 형성후의 도1의 구조를 도시한 도면이다.
도3은 본 발명의 일실시예에 따른 스페이서 층의 증착후의 도2의 구조를 도시한 도면이다.
도4는 본 발명의 일실시예에 따른 레지스트 패턴의 정의후의 도3의 구조를 도시한 도면이다.
도5는 본 발명의 일실시예에 따른 스페이서 층의 식각후의 도4의 구조를 도시한 도면이다.
도6은 본 발명의 일실시예에 따른 레지스트 제거후의 도5의 구조를 도시한 도면이다.
도7은 본 발명의 일실시예에 따른 선택적 에피택셜 성장후의 도6의 구조를 도시한 도면이다.
도8은 본 발명의 일실시예에 따른 비 대칭적인 스페이서의 형성을 도시한 도면이다.
도9는 본 발명의 방법을 수행하는데 사용될 수 있는 통상적인 노광 툴의 측면을 도시한 도면이다.
본 발명에 따르면, 선택적 에피택셜 성장 공정동안에 폴리실리콘 게이트 전극들의 보호에 관련된 문제점들을 해결할 수 있으며, 상승된 소스 및 드레인의 형성과 이들을 폴리실리콘 게이트 전극 사이드월로부터 이격시키는 것과 관련된 문제점들을 해결할 수 있다. 특히, 본 발명에 따르면 상승된 소스 및 드레인의 정교한 이격(precise spacing)이 가능하다. 또한 본 발명에 따르면, 매우 타이트한 정렬 기준들(specifications)을 갖는 패턴화된 스페이서를 형성하기 위해서, 폴리실리콘 게이트 패턴을 정의하기 위해 사용되었던 소정의 노광툴과 동일한 소정의 노광툴을 사용함으로써, 폴리실리콘 게이트 전극의 사이드월에 대한 보호를 보증할 수 있다. 결과적인 패턴화된 스페이서는 패턴화된 폴리실리콘 게이트 전극 구조들을 감싸며, 선택적 에피택셜 성장동안에 폴리실리콘 게이트 사이드월을 보호한다. 이에 따라, 게이트 전극의 엣지에서 실리콘의 원하지 않은 선택적 에피택셜 성장을 방지할 수 있다. 또한, 스페이서 패턴의 폭은, 포토리소그래피 공정 파라미터들 및 식각 공정 파라미터들에 의해 정교하게 제어된다. 몇몇 실시예들에서, 상기 스페이서 패턴은 의도적으로 옵셋을 갖게 정렬되어 비 대칭적인 스페이서들을 형성할 수도 있는바, 이는 이온주입 공정을 통해 디바이스 성능을 향상시키기 위함이다.
도1은 본 발명의 일실시예에 따라 형성된 반도체 디바이스의 절단면을 부분적으로 도시한 도면이다. 기판(10)으로는 임의의 적절한 기판이 제공될 수도 있지만, 예시적인 실시예에서는 실리콘 기판이 제공된다. 게이트 층(12)은 통상적인 증착 기법에 의해 기판(10) 상에 형성된다. 게이트 층(12)은 예를 들면 폴리실리콘으로 이루어질 수도 있다. 게이트 층(12)의 두께는 요구되는 최종 게이트 전극 구조의 바람직한 두께와 동등해야 한다.
캡 층(14)는 게이트 층(12) 상에 형성되며, 소정의 공정 단계 동안에 폴리실리콘 게이트 전극의 상부를 보호하도록 임의의 적절한 두께를 가질 수도 있다. 몇몇 실시예들에서, 상기 캡 층(14)은 예를 들면, 실리콘 질화물(silicon nitride)로 이루어진다.
도2는 게이트 전극(20)을 형성하기 위한 식각 공정 이후에 도1의 구조를 도시한 도면이다. 본 발명에 따른 식각 공정에는, 폴리실리콘 게이트 전극 패턴을 정의하는 소정의 노광툴이 사용된다. 가령, 도9에 도시된 바와같은 통상적인 노광툴이 사용될 수도 있는바, 이에 대해서는 간략히 후술한다. 예를 들어, 마스크를 형성하기 위해 특정한 패턴 레티클을 사용하는 통상적인 193nm 파장의 스텝 앤 스캔(step and scan) 노광툴이 사용될 수도 있다. 상기 마스크는 이후에 폴리실리콘 전극의 식각공정에서 사용된다.
스페이서 층(16)이 도3에 도시된 바와같이 증착된다. 가령, 화학기상증착(Chemical Vapor Deposition : CVD) 또는 또 다른 적절한 기법들과 같은 통상적인 블랭킷(blancket) 증착 기법이 스페이서 층(16)을 형성하기 위해 사용될 수도 있다. 가령, 실리콘 산화물 또는 실리콘 질화물 또는 다른 적절한 물질과 같은 통상적인 스페이서 물질들이 스페이서 층(16)을 형성한다.
스페이서 층(16)의 증착에 후속하여 스페이서들이 정의되며 패턴화된다. 본 발명에 따른 실시예에서, 반도체 웨이퍼는 폴리실리콘 게이트 전극을 형성하기 위해 사용되었던 것과 같은 동일한 소정의 노광툴내로 제공된다. 더 나아가, 폴리실리콘 게이트 전극 패턴을 정의하는데 사용되었던 패턴 레티클과 동일한 패턴 레티클이, 이제 스페이서 패턴을 정의하기 위해 사용된다. 따라서, 가령, 도9에서 사용된 바와같은 동일한 소정의 노광툴이, 포토레지스트 마스크(18)를 폴리실리콘 게이트 전극(20) 상에 형성하기 위해 또한 사용되는바, 이는 도4에 도시되어 있다. 이러한 접근법은, 노광툴의 향상된 렌즈 성능 및 향상된 오버레이 정합(registration)(또는 정렬 : alignment) 성능을 이용할 뿐만 아니라 향상된 레티클 제조 오차를 이용한다.
게이트 전극(20) 상에 포토레지스트 마스크(18)를 형성하고 난 이후에, 게이트 전극(20)을 형성하기 위해 채용되었던 상기 마스크(18)를 형성할 시의 상기 동일한 소정의 노광툴을 사용하여, 통상적인 방법으로 식각 공정이 수행되어 도5에 도시된 구조를 생성한다. 따라서, 스페이서 층(16)을 식각하여, 게이트 전극(20)의 사이드 월(24) 상에 스페이서들(22)이 생성된다. 스페이서(22)는 매우 타이트하게 제어된 폭(W)을 갖는바, 상기 폭은, 가령, 노광, 레지스트 임계치수(CD) 바이어스에 대한 레티클(reticle to resist CD bias)과 같은 포토리소그래피 공정 파라미터들에 의해 제어되며, 이뿐만 아니라 가령, 식각 화학물질, 파워, 압력 및 과도식각 시간 등과 같은 식각 공정 파라미터들에 의해 제어된다.
도6은 통상적인 포토레지스트 제거 기술에 의해 레지스트(18)가 제거된 이후의 도5의 구조를 도시한 도면이다. 이에 따르면, 폴리실리콘 게이트 전극(20)의 사이드월(24) 및 캡 층(14) 상부에 스페이서(22)가 남아 있다. 도7에 도시된 바와같이, 공정상의 바람직한 지점에서, 선택적 에피택셜 성장 공정이 수행되어 선택적 에피택셜 성장 영역(26)을 생성한다. 이러한 에피택셜 성장 영역들은, 정교한 폭(W)을 갖는 스페이서들(22)에 의해, 폴리실리콘 게이트 전극으로부터 소정의 거리를 갖도록 제공된다. 폴리실리콘 게이트 전극(20)의 모든 부분(entirety)은, 스페이서(22)에 의해, 이러한 공정 동안에 원하지 않는 선택적 에피택셜 성장으로부터 보호된다. 이러한 공정단계에서, 스페이서 층(16)은 후속공정을 위해 완전히 식각될 수도 있으며 제거될 수도 있다.
도6 및 도7에서 도시된 예시적인 스페이서들(22)은 대칭적인 폭을 갖는 것으로 도시되어 있다. 하지만, 본 발명의 다른 실시예에서는 서로 다른 폭을 갖는 비대칭적인 스페이서들이 형성된다. 이와같은 예가 도8에 도시되어 있다. 스페이서들의 비대칭적인 폭들은 디바이스 성능의 향상을 제공하는데, 이는 각각의 트랜지스터들에 대해 향상된 성능을 획득하도록 하는 비대칭적인 도핑을 허용하기 때문이다. 예를 들면, 비대칭적인 스페이서들은, p-채널 트랜지스터로부터 n-채널 트랜지스터의 최적 특성들(optimum characteristics)의 디커플링(decoupling)을 허용하기 때문이며, 이 뿐만 아니라 가령, 최대 구동 전류 또는 단채널 효과에 최적화되는 것과 같은 기능에 의존하여, 유사하게 도핑된 n형 트랜지스터들 또는 p형 트랜지스터들의 성능을 디커플링하는 것을 허용하기 때문이다.
스페이서 패턴을 옵셋을 갖게 의도적으로 정렬함으로써, 본 발명의 일 실시예에 따른 비대칭적인 스페이서들이 얻어질 수 있다. 예를 들어, 도9의 스텝 앤 스캔 노광툴의 일실시예에서는, 옵셋 값이 노광툴의 정렬 파라미터들 내에 위치(place)될 수도 있다. 따라서, 포토레지스트(18)는, 폴리실리콘 게이트 전극(20)의 상부에서, 중심부에 위치시키는 방식(centered manner)으로 정렬되지는 않을 것이며, 원하는 양만큼의 옵셋 방식(offset manner)으로 정렬될 것이다. 이후, 스페이서 층(16)을 식각하여 도8의 구조를 만든다. 이후 후속 공정이 전술한 바와같이 진행될 수 있다.
설명의 목적을 위해서, 예시적인 스텝 앤 스캔 노광툴이 도9에 도시되어 있으며, 도시된 스텝 앤 스캔 노광툴은 장치에 조명을 제공하는 조명 시스템(30)을 포함한다. 패턴 레티클(32)은 레티클 압반(platen)(34)에 의해 고정되어 있다. 먼저 논의된 바와같이, 동일한 소정의 레티클(32)이, 폴리실리콘 게이트 전극(20) 및 스페이서(22)의 패터닝 양자 모두에 사용된다. 렌즈 장치(36)는 조명 시스템(30)으로부터의 빛을 반도체 웨이퍼(38) 상에 포커싱 하며, 반도체 웨이퍼(38)는 척(chuck)(40)에 의해 고정된다. 제어기(42)는 스텝 앤 스캔 노광툴의 동작을 제어한다.
따라서, 본 발명의 방법에 따르면, 정교하게 제어된 소정 치수의 스페이서들이, 선택적 에피택셜 실리콘 성장 동안에 폴리실리콘 사이드월을 보호하기 위해, 대칭 또는 비대칭적으로 생성될 수 있으며, 따라서 폴리실리콘 게이트 전극의 노출 된 영역에서의 원하지 않는 선택적 에피택셜 성장을 방지할 수 있다.
비록, 본 발명이 상세히 설명되고 예시되었지만, 이는 단지 예시적이고 실시예적인 것이며 본 발명을 제한하고자 하는 의미가 아님이 명백히 이해되어야 하며, 본 발명의 범위는 오직 첨부된 청구항들에 의해서만 제한된다.

Claims (12)

  1. 반도체 장치를 형성하는 방법에 있어서,
    게이트 전극(20)이 정의되도록, 스텝 앤 스캔(step and scan) 노광툴(30-42)과 패턴 레티클(32)을 채용하여, 양 측벽(24)을 갖는 게이트 전극(20)을 형성하는 단계와; 그리고
    측벽 스페이서(22)들이 정의되도록, 상기 게이트 전극(20)의 형성시에 채용되었던 동일한 스텝 앤 스캔 노광툴(30-42)과 동일한 패턴 레티클(32)을 채용하여, 상기 게이트 전극(20)의 양 측벽(24)에 각각의 측벽 스페이서(22)를 형성하는 단계
    를 포함하는 반도체 장치를 형성하는 방법.
  2. 제1항에 있어서,
    상기 측벽 스페이서(22)를 형성하는 단계는,
    상기 게이트 전극(20) 상에 스페이서 층(16)을 증착하는 단계와; 그리고
    상기 패턴 레티클(32)에 의해 정의되는 포토레지스트 마스크(18)를 상기 스페이서 층(16) 상에 형성하는 단계
    를 포함하는 반도체 장치를 형성하는 방법.
  3. 제2항에 있어서,
    상기 포토레지스트 마스크(18)를 따라 상기 측벽 스페이서(22)가 형성되도록 상기 스페이서 층(16)을 이방성으로 식각하는 단계
    를 더 포함하는 반도체 장치를 형성하는 방법.
  4. 제3항에 있어서,
    상기 게이트 전극(20)이 형성된 기판(10) 상에 선택적 에피택셜 성장을 수행하는 단계를 더 포함하며, 상기 측벽 스페이서(22)는 상기 선택적 에피택셜 성장이 수행되는 동안에 선택적 에피택셜 성장으로부터 상기 게이트 전극(20)의 양 측벽(24)을 보호하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  5. 제4항에 있어서,
    상기 게이트 전극(20)의 양 측벽(24) 상의 각각의 측벽 스페이서(22)는 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  6. 제4항에 있어서,
    상기 게이트 전극(20)의 양 측벽(24) 상의 각각의 측벽 스페이서(22)는 서로 다른 폭을 갖는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  7. 제6항에 있어서,
    상기 측벽 스페이서(22)를 형성할 때에 상기 스텝 앤 스캔 노광툴(30-42)의 정렬을 옵셋팅(offsetting)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  8. 제7항에 있어서,
    상기 옵셋팅하는 단계는, 상기 스텝 앤 스캔 노광툴(30-42)의 정렬 파라미터들에 옵셋 값을 부가하는 것을 특징으로 하는 반도체 장치를 형성하는 방법.
  9. 반도체 제조 동안에 측벽 스페이서의 폭을 제어하는 방법에 있어서,
    양 측벽(24)을 갖는 게이트 전극(20)을 형성하는 단계와; 그리고
    상기 게이트 전극(20) 상에 스페이서 층(16)을 증착하고, 상기 스페이서 층(16) 상에 패턴 레지스트 마스크를 형성하고, 그리고 상기 패턴 레지스트 마스크를 따라 상기 스페이서 층(16)을 식각함에 의해서, 상기 양 측벽(24) 상에 각각의 측벽 스페이서(22)를 형성하는 단계
    를 포함하며,
    상기 게이트 전극(20)을 형성하는 단계는, 노광툴과 패턴 레티클을 이용하여 상기 게이트 전극을 정의하는 것을 포함하고, 그리고
    상기 측벽 스페이서(22)를 형성하는 단계는, 상기 동일한 노광툴 및 패턴 레티클을 이용하여 상기 패턴 레지스트 마스크를 정의하는 것을 특징으로 하는 측벽 스페이서의 폭을 제어하는 방법.
  10. 제9항에 있어서,
    상기 측벽 스페이서(22)들은 대칭인 것을 특징으로 하는 측벽 스페이서의 폭을 제어하는 방법.
  11. 제9항에 있어서,
    상기 측벽 스페이서(22)들은 비대칭인 것을 특징으로 하는 측벽 스페이서의 폭을 제어하는 방법.
  12. 제11항에 있어서,
    비대칭인 상기 측벽 스페이서(22)들을 형성하는 단계는,
    상기 노광툴의 정렬을 옵셋팅(offsetting)하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서의 폭을 제어하는 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279386B2 (en) * 2004-12-03 2007-10-09 Advanced Micro Devices, Inc. Method for forming a semiconductor arrangement with gate sidewall spacers of specific dimensions
US7585735B2 (en) * 2005-02-01 2009-09-08 Freescale Semiconductor, Inc. Asymmetric spacers and asymmetric source/drain extension layers
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
CN103943462A (zh) * 2014-04-28 2014-07-23 上海华力微电子有限公司 针对薄膜沉积产生负载效应的消除方法
CN103928315B (zh) * 2014-04-28 2017-06-23 上海华力微电子有限公司 一种栅极侧墙减薄工艺
US9941388B2 (en) 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930634A (en) * 1997-04-21 1999-07-27 Advanced Micro Devices, Inc. Method of making an IGFET with a multilevel gate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4033026A (en) * 1975-12-16 1977-07-05 Intel Corporation High density/high speed MOS process and device
JP2685149B2 (ja) * 1988-04-11 1997-12-03 住友電気工業株式会社 電界効果トランジスタの製造方法
JPH08335554A (ja) * 1995-06-07 1996-12-17 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5656518A (en) * 1996-09-13 1997-08-12 Advanced Micro Devices, Inc. Method for fabrication of a non-symmetrical transistor
JP3530692B2 (ja) * 1996-11-06 2004-05-24 キヤノン株式会社 走査型露光装置及びそれを用いたデバイスの製造方法
JP3598693B2 (ja) * 1996-12-03 2004-12-08 ソニー株式会社 半導体装置およびその製造方法
JPH10242460A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000012844A (ja) * 1998-06-19 2000-01-14 Sony Corp 高耐圧半導体装置及びその製造方法
KR100284905B1 (ko) * 1998-10-16 2001-04-02 윤종용 반도체 장치의 콘택 형성 방법
JP2000260701A (ja) * 1999-03-10 2000-09-22 Toshiba Corp パターン形成方法及びそれを用いた半導体装置の製造方法
JP3381147B2 (ja) * 1999-04-16 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US6300208B1 (en) * 2000-02-16 2001-10-09 Ultratech Stepper, Inc. Methods for annealing an integrated device using a radiant energy absorber layer
JP2001250756A (ja) * 2000-03-03 2001-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP4776813B2 (ja) * 2001-06-12 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW540102B (en) * 2001-12-31 2003-07-01 Silicon Integrated Sys Corp Formation method of oxide film
JP3725841B2 (ja) * 2002-06-27 2005-12-14 株式会社東芝 電子ビーム露光の近接効果補正方法、露光方法、半導体装置の製造方法及び近接効果補正モジュール
JP2004165218A (ja) * 2002-11-08 2004-06-10 Canon Inc 露光装置
TWI222227B (en) * 2003-05-15 2004-10-11 Au Optronics Corp Method for forming LDD of semiconductor devices
JP2005012038A (ja) * 2003-06-20 2005-01-13 Renesas Technology Corp 半導体装置の製造方法
US6893967B1 (en) * 2004-01-13 2005-05-17 Advanced Micro Devices, Inc. L-shaped spacer incorporating or patterned using amorphous carbon or CVD organic materials
US7279386B2 (en) 2004-12-03 2007-10-09 Advanced Micro Devices, Inc. Method for forming a semiconductor arrangement with gate sidewall spacers of specific dimensions

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930634A (en) * 1997-04-21 1999-07-27 Advanced Micro Devices, Inc. Method of making an IGFET with a multilevel gate

Also Published As

Publication number Publication date
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KR20070085551A (ko) 2007-08-27
EP1829092A2 (en) 2007-09-05
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JP2008522441A (ja) 2008-06-26
TWI397107B (zh) 2013-05-21
US7279386B2 (en) 2007-10-09
WO2006060528A3 (en) 2006-10-26

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