JPH0313756B2 - - Google Patents

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JPH0313756B2
JPH0313756B2 JP62269515A JP26951587A JPH0313756B2 JP H0313756 B2 JPH0313756 B2 JP H0313756B2 JP 62269515 A JP62269515 A JP 62269515A JP 26951587 A JP26951587 A JP 26951587A JP H0313756 B2 JPH0313756 B2 JP H0313756B2
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Description

【発明の詳細な説明】 発明の背景 (1) 発明の分野 この発明はｎ型とｐ型のソース／ドレイン領域
の両方を持つ半導体装置を製造するための技術に
関する。その１つの例はCMOS集積回路の場合
である。
(2) 従来技術の説明 半導体装置の製造には、通常、１つ以上の導電
型のドープ領域が半導体の体部に形成されること
が必要である。１つの商業的に重要な例は
CMOS集積回路の場合である。この場合、両ｎ
型とｐ型のソース／ドレイン領域は同一の集積回
路チツプ上に利用される。代表的なCMOS方法
では、ゲートとフイールドの酸化物領域が最初に
シリコン基板に形成される。次に、第１の導電型
のソース／ドレイン領域が望まれる領域において
のみホトレジスト層がパターン化されて第１の導
電型（例えばｐ型）のイオンを基板内に注入する
ことができる。次に、そのホトレジスト層が除去
され、そして、反対の導電型（例えばｎ型）領域
についてこの方法が繰り返される。しかしなが
ら、この技術は２つのリソグラフイ作業を必要と
するが、これは高価で利用可能な集積回路チツプ
の歩留りを減少することとなる誤差をこの方法に
導入しやすい。
従つて、両方の導電型のソース／ドレイン領域
を形成するために１つだけのリソグラフイ作業し
か必要としない技術が開発された。これらの「１
マスク」作業は、軽ドープ・シリコンと重ドー
プ・シリコンとの間で異なる酸化速度をしばしば
利用する。例えば、１つの方法では、リソグラフ
イ段階はｎ型のソース／ドレイン領域が望まれる
ホトレジスト層に穴を形成する。次に、ヒ素イオ
ン（ｎ型）がこれらの領域に注入され、レジスト
は除去され、そして、シリコン・ウエーハが酸化
炉内に配置される。重ドーブｎ型領域内のシリコ
ンは他のソース／ドレイン領域内よりも早く酸化
し、それによつて、ｎ型領域の上により厚い酸化
物の層を形成する。この後、ｐ型のイオン注入が
行われ、その間、そのｎ領域における厚い酸化物
はそれらをｐ型イオンからシールドし、一方、他
の領域におけるより薄い酸化物によりｐ型イオン
は基板の中へ通ることができる。ドーパントの押
し込み加熱段階によりｎ型及びｐ型のソース／ド
レイン領域の形成が完了される。
この酸化差技術の１つの制限は、酸化物の成長
条件により一般的に、前に注入されたドーパント
を基板の中に拡散させる高温を発生するというこ
とである。これにより非常に浅い接合（例えば、
0.1マイクロメータよりも浅い）を達成すること
は困難となる。更に、酸化物が１つの領域で充分
に厚くなつてイオンを阻止し、そして同時に、他
の領域では充分に薄くなつてイオンが基板内へ通
過すりのを許すことを保証するために、酸化条件
は注意深く制御されなければならない。更に他の
１マスク技術では、ｐ型ドーパント（例えばホウ
素）は全てのソース／ドレイン領域に注入され、
そして、ｎチヤネルのトランジスタを形成すべき
場所を覆うためにホトレジストのマスクが使用さ
れる。次に、ｎ型ドーパント（例えばヒ素）の比
較的多くのドースが注入され、それにより、ｐド
ーパントを過補償し、ｎ型ソース／ドレイン領域
を形成する。しかしながら、その技術はしばし
ば、結果として生じる半導体結晶格子の損傷が焼
鈍により除去困難なような重ｎ型注入ドースをし
ばしば必要とする。これら及び他の理由で、単一
のリソグラフイ方法を用いて、両ｐ型及びｎ型の
ソース／ドレイン領域の両方を形成するための別
の技術を有することが望ましい。
発明の要約 本発明者は、ｎ及びｐの両方のドープしたソー
ス／ドレイン領域を持つ半導体装置の製造技術を
発明した。第１の導電型の第１のドーパントは、
一般的には、イオン注入により半導体の体部の表
面部分に導入される。マスク層はこの半導体の体
部の第１の領域の上に存在するように形成され、
そして、エツチング段階により、半導体体部の第
２の領域の表面部分が除去され、それにより、こ
の導入された第１のドーパントをその領域からほ
ど除去する。第２の導電型の第２のドーパントは
第２の領域に導入され、そして、第１の領域への
導入をマスク層により阻止される。次に、ドーパ
ントの押込み段階により、半導体体部内へのドー
パントの深さが拡大する。
実施例 次の詳細な説明は半導体の体部内にｎとｐのド
ープされたソース／ドレイン領域を形成するため
の技術に関する。この技術はCMOS集積回路の
製造の場合においてシリコン基板内にソース／ド
レイン領域を形成することについて例示的に記載
する。しかしながら、他の半導体の型、例えば
−族半導体も相補型集積回路と他の装置の製造
のためにドーパントとエツチング剤の適切な選択
により使用することができる。
第１図で、半導体の体部は内部にｐドープ領域
１０とｎドープ領域１１を形成してある。これら
の領域の一方は両方は半導体ウエーハ又はその上
のエピタキシヤル層に形成された「タブ」であつ
ても良く、一般的には、続いてこの技術によりし
ばしば形成されるソース／ドレイン領域に比較し
て比較的軽いドープ・レベルを有している。フイ
ールド酸化物領域（１６，１７及び１８）しばし
ば形成されるトランジスタを絶縁するための公知
の技術により形成することができる。ゲート酸化
物１３とゲート電極１２を含むｎチヤネル・トラ
ンジスタ及びゲート酸化物１５とゲート電極１４
を含むｐチヤネル・トランジスタ用のゲート領域
は公知の技術により形成される。所望ならば、現
在の技術で知られた技術に従つて、「軽ドープ・
ドレイン」装置の形成を助けるために側壁スペー
サ（図示せず）がゲート酸化物及びゲート電極の
側壁に任意に形成することができる。これらのゲ
ートを形成した後に、第１の導電型、例えば、ｎ
型、のイオンが図示のように、一般的には、基板
の表面から注入のピーク濃度まで計ると、基板内
へ約21.5ナノメータ（215オングストローム）の
深さまで注入される。現在のCMOS技術におけ
る注入作業に使用される代表的なイオン・ビー
ム・エネルギーでは、注入ピークの深さは50ナノ
メータ（500オングストローム）より浅い。
第２図で、ホトレジストが与えられ、リソグラ
フイ・パターン化放射で照射され、そして、基板
のｐタブ部分に残るホトレジスト・マスク領域２
０を生じるように現像される。第３図で、エツチ
ング作業によりｎタブ領域内の半導体基板の未保
護部分の薄い表面層が除去される。尚、半導体基
板のｐタブ領域はホトレジスト・マスク層２０に
より保護される。フイールド酸化物領域１６，１
８及びゲート電極１４によりｎタブ領域の部分は
エツチングから保護される。しかしながら、基板
のソース／ドレイン領域は未保護のまま残り、エ
ツチングにより領域３０と３１における半導体基
板の薄い表面部分の除去が可能となる。シリコン
をエツチングするとき、適当なエツチング剤は反
応性イオン・エツチング装置におけるH9の10マ
イクロメータの圧力（1.3パスカル）のCl2ガスで
ある。その適当な反応性イオン・エツチング装置
はこの発明とともに譲渡された米国特許第
4298443号に記載されている。例えば、３分間の
間225ボルトのバイアスによるエツチングでは50
ナノメータ（500オングストローム）厚のシリコ
ン層が除去される。
この除去される表面部分の厚さは、一般的に
は、第１図の作業において注入されたドーパント
種の少なくとも大部分が除去されるように選ばれ
る。これは、（イオン濃度がピーク値の0.3よりも
少ない値にまで低下する）投射イオン範囲まで少
なくともエツチングすることにより達成すること
ができる。現在及び将来考えられる方法では、こ
れは少なくとも10ナノメータ（100オングストロ
ーム）まで半導体内へのエツチングを意味する。
しかしながら、エツチング領域とゲート電極との
間の段階の高さの差を最小にするために、過度の
エツチングを最小にすることが望ましい。従つ
て、この発明の技術では、エツチングは、一般的
には、半導体の50ナノメータ（500オングストロ
ーム）よりも少ないものを除去するために行なわ
れる。将来の注入深さは現在一般的に使用されて
いるものよりも更に浅いエツチング深さを考慮す
るであろう。
第４図で、第２の導電型、例えば、ｐ型のイオ
ンがこのように形成された構造体の中に注入され
る。マスク層（ホトレジスト層２０）によりｐイ
オンがｐタブ領域内の半導体基板に達するのを防
止される。フイールド酸化物領域１６，１８とゲ
ート電極１４によりｐイオンはｎタブ領域のこれ
らの部分にあるシリコン基板に達するのを防止さ
れる。従つて、このｐイオンは、表面層（及びｎ
型注入部）が前に除去されたｎタブ領域の領域４
０，４１内に注入される。次に第５図で、ホトレ
ジスト層は除去され、基板は高温に加熱されて、
ドーパント押込み方法が実施され、基板内に所望
深さのソース／ドレイン領域５１〜５４が形成さ
れる。この集積回路では、「接合深さ」と呼ぶこ
れらの領域の深さは一般的には１マイクロメータ
より浅く、通常、現在の設計では約0.5マイクロ
メータである。この接合深さは、更に減少し、
CMOS技術による将来の設計では恐らく0.1マイ
クロメータ、更には、これより浅い深さとなるこ
とが期待される。
この発明の技術は又軽ドープ・ドレイン
（LDD）トランジスタ構造でのソース／ドレイン
領域を形成するに利用される。一般的な一連の作
業において、比較的軽ドースの燐（ｎ型ドーパン
ト）が第１図に示すように注入され、続いて、側
壁領域が形成される。この側壁領域（第６図で６
５…６８）の形成は現在の技術で知られた種々の
の技術の内の任意のものとすることができる。１
つの代表的な技術では、シリコンの二酸化物層は
基板上に適合するように配置され、方向によつて
異なるようにエツチングされて側壁領域を残す。
次に、ヒ素（ｎ型ドーパント）の比較的多量のド
ースが注入され、マスク領域２０が形成される。
次に、未マスク領域における半導体基板のエツチ
ングによりｐチヤネル装置のソース／ドレイン領
域からヒ素ドーパントが除去される。次に、ボロ
ン（ｐ型ドーパント）が注入され、そして、マス
ク層が除去される。次に押込み加熱段階により第
６図の構造体が生じる。この構造体では、燐は領
域６１と６３に配置され、そして、ヒ素は領域６
２と６４内へ伸び、それにより、ｎチヤネル・ト
ランジスタのソース／ドレイン領域が形成され
る。領域５３と５４のボロンは、前述のように、
ｐチヤネル・トランジスタのソース／ドレイン領
域を形成する。ボロンは、燐よりもより多量のド
ースで注入されるので、側壁スペーサ６７と６８
の下にある領域においてボロンは燐を過度に補償
する。従つて、ｐチヤネルが形成できる。所望な
らば、側壁スペーサは６７と６８はｐチヤネル装
置からエツチングで除去することができ、一方、
マスク層は依然として適所にあり、それにより、
ｐチヤネルのソース／ドレイン領域から燐・ドー
パントの完全な除去が可能となる。
ホトレジスト、更に一般的には、任意の形のリ
ソグラフイ放射に感応するレジストはここにマス
ク層として使用されることを示したが、レジスト
の外に、又はこのレジストの代りに、他の種類の
マスク層も可能である。例えば、レジストは下に
存在する無機層（例えば、酸化物）をパターン化
するために使用し、その後、このレジストは除去
することができる。次に、この下に存在する層は
エツチング及びその後の注入作業中に半導体領域
をマスクするに役立たせることができる。他の実
施例では、レジストはエツチング作業中に保持さ
れ、その後、除去され、それにより下に存在する
（無機）層を残して第２のドーパントが第２の半
導体領域内に導入されるのを防止するようにする
ことができる。これは、これらの作業のためのマ
スク層の特性を最適化し、そして、例えば、ホト
レジスト層を劣化するエツチングと第２の注入段
階との間における高温作業を可能にするに役立た
せる。尚、単一のリソグラフイ段階のみが依然と
して要求されるだけである。これは、上部のレジ
スト層が下に存在する層を形成するために使用す
ることができるからである。レジスト自体は当技
術分野で知られた２レベル及び３レベルのレジス
トの場合のように２又はより多くの層を含むこと
ができる。ここで使用されたように、上記の層の
任意のもの及びすべてのものは「マスク層」なる
用語に含められる。
【図面の簡単な説明】
第１図は半導体の体部内への第１のドーパント
の注入を示す。第２図はこの半導体の体部のマス
ク選択領域を示す。第３図は半導体の体部の未マ
スク領域の表面部分のエツチングによりそこから
第１のドーパントの除去を示す。第４図は半導体
の体部の未マスク領域内へ第２のドーパントの注
入を示す。第５図は半導体の体部内におけるドー
プ領域の深さを拡大するためのドーパント押込み
段階を示す。第６図はこの発明の技術を使用する
軽ドープのドレイン（LDD）構造を示す。 主要部分の符号の説明、ｐドープ領域…１０、
ｎドープ領域…１１、１２，１４…ゲート電極、
１３，１５…ゲート酸化物、１６〜１８…酸化物
領域、２０…ホトレジスト・マスク層、３０，３
１，４０，４１，５１〜５４，６１〜６４…領
域、６５〜６８…側壁領域。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１個のｎチヤネル電界効果トラン
    ジスタ及び少なくとも１個のｐチヤネル電界効果
    トランジスタを半導体体部内に形成した半導体装
    置を製造する方法において、 第１の導電型の第１のドーパントを半導体の体
    部の表面部分に導入し、 前記半導体体部の第１の領域の上に存在するよ
    うにマスク層（例えば２０）を選択的に形成し、 前記半導体体部の第２の領域の表面部分を除去
    して前記第２の領域における前記導入された第１
    のドーパントの量を充分に減少し（前記マスク層
    は前記第１の領域の前記表面部分の除去を防止す
    る）、 前記第２の領域に前記第１の導電型と逆の第２
    の導電型の第２のドーパントを導入し（マスク層
    は前記第２のドーパントが前記第１の領域内へ導
    入されるのを防止する）、及び 前記第１と第２の領域を高温度に加熱し、それ
    により前記第１と第２のドーパントを前記半導体
    体部の中へ更に深く拡散する段階を有することを
    特徴とする半導体装置の製造方法。 ２ 特許請求の範囲第１項の方法において、前記
    加熱段階の前に前記マスク層を除去する段階を更
    に有する半導体装置の製造方法。 ３ 特許請求の範囲第１項の方法において、前記
    拡散により0.5マイクロメータより少ない接合深
    さを持つドープ領域が生じる半導体装置の製造方
    法。 ４ 特許請求の範囲第１項の方法において、前記
    半導体はシリコンである半導体装置の製造方法。 ５ 特許請求の範囲第４項の方法において、前記
    第１の導電型はｎ型で、前記第２のの導電型はｐ
    型である半導体装置の製造方法。 ６ 特許請求の範囲第１項の方法において、前記
    の導入はイオン注入により達成される半導体装置
    の製造方法。 ７ 特許請求の範囲第１項の方法において、前記
    の除去はエツチングにより達成される半導体装置
    の製造方法。 ８ 特許請求の範囲第７項の方法において、前記
    エツチングは反応性イオン・エツチングである半
    導体装置の製造方法。 ９ 特許請求の範囲第７項の方法において、前記
    エツチングは液体化学エツチングである半導体装
    置の製造方法。 １０ 特許請求の範囲第１項の方法において、前
    記除去される表面部分は少なくとも10ナノメータ
    の厚さである半導体装置の製造方法。 １１ 特許請求の範囲第１項の方法において、前
    記除去される表面部分は50ナノメータの厚さより
    薄い半導体装置の製造方法。 １２ 特許請求の範囲第１項の方法において、第
    １のドーパントの前記導入は前記半導体体部内へ
    50ナノメータよりも少ない深さまでイオン注入に
    より達成される半導体装置の製造方法。 １３ 特許請求の範囲第１項の方法において、前
    記第１の領域の大半はｐ型であり、前記第１の導
    電型はｎ型であり、前記第２の領域の大半はｎ型
    であり、そして、前記第２の導電型はｐ型である
    半導体装置の製造方法。 １４ 広い表面積を持つ半導体体部であつて、少
    なくとも１つの第１のソース・ドレイン領域及び
    少なくとも１つの第２のソース・ドレイン領域
    が、第１と第２のドーパント種を前記第１と第２
    のソース・ドレイン領域の表面部分のそれぞれに
    導入することによつて形成されている半導体半導
    体体部において、 前記第２のソース・ドレイン領域の表面は前記
    第１のソース・ドレイン領域の表面に比較して前
    記半導体体部内で凹であり、この凹の深さは、少
    なくとも大体、前記第１のソース・ドレイン領域
    内に導入される前記第１のドーパント種の深さで
    あることを特徴とする半導体体部。 １５ 特許請求の範囲第１４項の半導体体部にお
    いて、集積回路を含む半導体体部。 １６ 特許請求の範囲第１４項の半導体体部にお
    いて、前記導入はイオン注入により達成される半
    導体体部。 １７ 特許請求の範囲第１４項の半導体体部にお
    いて、前記第１のドーパント種にｎ型ドーパント
    であり、そして、前記第２のドーパント種はｐ型
    ドーパントである半導体体部。 １８ 特許請求の範囲第１４項の半導体体部にお
    いて、前記凹の深さは少なくとも10ナノメータで
    ある半導体体部。 １９ 特許請求の範囲第１４項の半導体体部にお
    いて、前記凹の深さ50ナノメータより少ない半導
    体体部。
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US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices

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