JPS63115362A - 半導体装置の製造方法及び半導体体部 - Google Patents
半導体装置の製造方法及び半導体体部Info
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- JPS63115362A JPS63115362A JP62269515A JP26951587A JPS63115362A JP S63115362 A JPS63115362 A JP S63115362A JP 62269515 A JP62269515 A JP 62269515A JP 26951587 A JP26951587 A JP 26951587A JP S63115362 A JPS63115362 A JP S63115362A
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- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000002019 doping agent Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 2
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000007788 liquid Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000007373 indentation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000029058 respiratory gaseous exchange Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
（１）発明の分野
この発明はｎ型とｐ型のソース／ドレイン領域の両方を
持つ半導体装置を製造するための技術に関する。その１
つの例はＣＭＯ３集積回路の場合である。
持つ半導体装置を製造するための技術に関する。その１
つの例はＣＭＯ３集積回路の場合である。
（２）従来技術の説明
半導体装置の製造には、通常、１つ以ノーの導電型のド
ープ領域が半導体の体部に形成されることが必要である
。１つの商業的に重要な例はＣＭＯ８集積回路の場合で
ある。この場合、両ｎ型とｐ型のソース／ドレイン領域
は同一の集積回路チップ］二に利用される。代表的な０
ＭＯ３方法では、ゲートとフィールドの酸化物領域が最
初にシリコン基板に形成される。次に、第１の導電型の
ソース／ドレイン領域が望まれる領域においてのみホト
レジスト層がパターン化されて第１の導電型（例えばｐ
型）のイオンを基板内に注入することができる。次に、
そのホトレジスト層が除去され、そして、反対の導１！
型（例えばす型）領域についてこの方法が繰り返される
。しかしながら、この技術は２つのリングラフィ作業を
必要とするが、これは高価で利用可能な集積回路チップ
の歩留りを減少することとなる誤差をこの方Ｕ：に導入
しやすい。
ープ領域が半導体の体部に形成されることが必要である
。１つの商業的に重要な例はＣＭＯ８集積回路の場合で
ある。この場合、両ｎ型とｐ型のソース／ドレイン領域
は同一の集積回路チップ］二に利用される。代表的な０
ＭＯ３方法では、ゲートとフィールドの酸化物領域が最
初にシリコン基板に形成される。次に、第１の導電型の
ソース／ドレイン領域が望まれる領域においてのみホト
レジスト層がパターン化されて第１の導電型（例えばｐ
型）のイオンを基板内に注入することができる。次に、
そのホトレジスト層が除去され、そして、反対の導１！
型（例えばす型）領域についてこの方法が繰り返される
。しかしながら、この技術は２つのリングラフィ作業を
必要とするが、これは高価で利用可能な集積回路チップ
の歩留りを減少することとなる誤差をこの方Ｕ：に導入
しやすい。
従って、両方の導電型のソース／ドレイン領域を形成す
るために１つだけのリングラフィ作業しか必要としない
技術が開発された。これらの「１マスク」作業は、軽ド
ープ・シリコンと化ドープ・シリコンとの間で異なる酸
化速度をしばしば利用する。例えば、１つの方法では、
リソグラフィ段階はｎ型のソース／ドレイン領域が望ま
れるホトレジスト層に穴を形成する。次に、ヒ素イオン
（ｎ型）がこれらの領域に注入され、レジストは除去Ｓ
れ、そして、シリコン・ウェー八が酸化炉内に配置され
る。重ドープｎ型領域内のシリコンは他のソース／ドレ
イン領域内よりも早く酸化し、それによって、ｎ型領域
の上により厚い酸化物の層を形成する。この後、ｐ型の
イオン注入が行われ、その間、そのｎ領域における厚い
酸化物はそれらをｐ型イオンからシールドし、一方、他
の領域におけるより薄い酸化物によりｐ型イオンは基板
の中へ通ることができる。ドーパントの押し込み加熱段
階によりｎ型及びｐ型のソース／ドレイン領域の形成が
完了される。
るために１つだけのリングラフィ作業しか必要としない
技術が開発された。これらの「１マスク」作業は、軽ド
ープ・シリコンと化ドープ・シリコンとの間で異なる酸
化速度をしばしば利用する。例えば、１つの方法では、
リソグラフィ段階はｎ型のソース／ドレイン領域が望ま
れるホトレジスト層に穴を形成する。次に、ヒ素イオン
（ｎ型）がこれらの領域に注入され、レジストは除去Ｓ
れ、そして、シリコン・ウェー八が酸化炉内に配置され
る。重ドープｎ型領域内のシリコンは他のソース／ドレ
イン領域内よりも早く酸化し、それによって、ｎ型領域
の上により厚い酸化物の層を形成する。この後、ｐ型の
イオン注入が行われ、その間、そのｎ領域における厚い
酸化物はそれらをｐ型イオンからシールドし、一方、他
の領域におけるより薄い酸化物によりｐ型イオンは基板
の中へ通ることができる。ドーパントの押し込み加熱段
階によりｎ型及びｐ型のソース／ドレイン領域の形成が
完了される。
この酸化差技術の１つの制限は、酸化物の成長条件によ
り一般的に、前に注入されたドーパントを基板の中に拡
散させる高温を発生するということである。これにより
非常に浅い接合（例えば、０．１マイクロメータよりも
浅い）を達成することは困難となる。更に、酸化物が１
つの領域で充分に厚くなってイオンを阻止し、そして同
時に、他の領域では充分に薄くなってイオンが基板内へ
通過するのを許すことを保証するために、酸化条件は注
意深く制御されなければならない。更に他の１マスク技
術では、ｐ型ドーパント（例えばホウ素）は全てのソー
ス／ドレイン領域に注入され、そして、ｎチャネルのト
ランジスタを形成すべき場所を覆うためにホトレジスト
のマスクが使用される。次に、ｎ型ドーパント（例えば
ヒ素）の比較的多くのドースが注入され、それにより、
ｐドーパントを過補償し、ｎ型ソース／ドレイン領域を
形成する。しかしながら、その技術はしばしば、結果と
して生しる半導体結晶格子の損傷が焼鈍により除去困難
なような重ｎ型注入ドースをしばしば必要とする。これ
ら及び他の理由で、単一のリソグラフィ方法を用いて１
両ｐ型及びｎ型のソース／ドレイン領域の両方を形成す
るための別の技術を有することが望ましい。
り一般的に、前に注入されたドーパントを基板の中に拡
散させる高温を発生するということである。これにより
非常に浅い接合（例えば、０．１マイクロメータよりも
浅い）を達成することは困難となる。更に、酸化物が１
つの領域で充分に厚くなってイオンを阻止し、そして同
時に、他の領域では充分に薄くなってイオンが基板内へ
通過するのを許すことを保証するために、酸化条件は注
意深く制御されなければならない。更に他の１マスク技
術では、ｐ型ドーパント（例えばホウ素）は全てのソー
ス／ドレイン領域に注入され、そして、ｎチャネルのト
ランジスタを形成すべき場所を覆うためにホトレジスト
のマスクが使用される。次に、ｎ型ドーパント（例えば
ヒ素）の比較的多くのドースが注入され、それにより、
ｐドーパントを過補償し、ｎ型ソース／ドレイン領域を
形成する。しかしながら、その技術はしばしば、結果と
して生しる半導体結晶格子の損傷が焼鈍により除去困難
なような重ｎ型注入ドースをしばしば必要とする。これ
ら及び他の理由で、単一のリソグラフィ方法を用いて１
両ｐ型及びｎ型のソース／ドレイン領域の両方を形成す
るための別の技術を有することが望ましい。
発明の要約
本発明者は、ｎ及びｐの両方のドープしたソース／ドレ
イン領域を持つ半導体装置の製造技術を発明した。第１
の導電型の第１のドーパントは、一般的には、イオン注
入により半導体の体部の表面部分に導入される。マスク
層はこの半導体の体部の第１の領域のＬに存在するよう
に形成され、そして、エツチング段階により、半導体体
部の第２の領域の表面部分が除去され、それにより、こ
の導入された第１のドーパントをその領域からほぼ除去
する。第２の導電型の第２のドーパントは第２の領域に
導入され、そして、第１の領域への導入をマスク層によ
り阻止される。次に、ドーパントの押込み段階により、
半導体体部内へのドーパントの深さが拡大する。
イン領域を持つ半導体装置の製造技術を発明した。第１
の導電型の第１のドーパントは、一般的には、イオン注
入により半導体の体部の表面部分に導入される。マスク
層はこの半導体の体部の第１の領域のＬに存在するよう
に形成され、そして、エツチング段階により、半導体体
部の第２の領域の表面部分が除去され、それにより、こ
の導入された第１のドーパントをその領域からほぼ除去
する。第２の導電型の第２のドーパントは第２の領域に
導入され、そして、第１の領域への導入をマスク層によ
り阻止される。次に、ドーパントの押込み段階により、
半導体体部内へのドーパントの深さが拡大する。
Ｘ息遣
次の詳細な説明は半導体の体部内にＤとｐのドープされ
たソース／ドレイン領域を形成するための技術に関する
。この技術はＣＭＯ３集積回路の製造の場合においてシ
リコン基板内にソース／ドレイン領域を形成することに
ついて例示的に記載する。しかしながら、他の半導体の
型、例えば、ＩＩＩ−Ｖ族半導体も相補型集積回路と他
の装置の製造のためにドーパントとエツチング剤の適切
な選択により使用することができる。
たソース／ドレイン領域を形成するための技術に関する
。この技術はＣＭＯ３集積回路の製造の場合においてシ
リコン基板内にソース／ドレイン領域を形成することに
ついて例示的に記載する。しかしながら、他の半導体の
型、例えば、ＩＩＩ−Ｖ族半導体も相補型集積回路と他
の装置の製造のためにドーパントとエツチング剤の適切
な選択により使用することができる。
第１図で、半導体の体部は内部にｐドープ領域（１０）
とｎドープ領域（１１）を形成しである。これらの領域
の一方又は両方は半導体ウェーハ又はその上のエピタキ
シャル層に形成された「タブ」であっても良く、一般的
には、続いてこの技術によりしばしば形成されるソース
／ドレイン領域に比較して比較的軽いドープ・レベルを
有している。フィールド酸化物領域（１６，１７及び１
８）はしばしば形成されるトランジスタを絶縁するため
の公知の技術により形成することができる。ゲート酸化
物１３とゲート電極１２を含むｎナヤネル・トランジス
タ及びケート酸化物１５とゲート電極１４を含むｐチャ
ネル・トランジヌタ用のゲート領域は公知の技術により
形成される。所望ならば、現在の技術で知られた技術に
従って、「軽ドープ・ドレイン」装置の形成を助けるた
めに側壁スペーサ（図示せず）がゲート酸化物及びゲー
ト電極の側壁に任意に形成することができる。これらの
ゲートを形成した後に、第１の導電型、例えば、ｎ型、
のイオンが図示のように、一般的には、基板の表面から
注入のピーク濃度まで計ると、基板内へ約２１．５ナノ
メータ（２１５オングストローム）の深さまで注入され
る。現在のＣＭＯＳ技術における注入作業に使用される
代表的なイオン・ビーム・エネルギーでは、注入ピーク
の深さは５０ナノメータ（５００オングストローム）よ
りも浅い。
とｎドープ領域（１１）を形成しである。これらの領域
の一方又は両方は半導体ウェーハ又はその上のエピタキ
シャル層に形成された「タブ」であっても良く、一般的
には、続いてこの技術によりしばしば形成されるソース
／ドレイン領域に比較して比較的軽いドープ・レベルを
有している。フィールド酸化物領域（１６，１７及び１
８）はしばしば形成されるトランジスタを絶縁するため
の公知の技術により形成することができる。ゲート酸化
物１３とゲート電極１２を含むｎナヤネル・トランジス
タ及びケート酸化物１５とゲート電極１４を含むｐチャ
ネル・トランジヌタ用のゲート領域は公知の技術により
形成される。所望ならば、現在の技術で知られた技術に
従って、「軽ドープ・ドレイン」装置の形成を助けるた
めに側壁スペーサ（図示せず）がゲート酸化物及びゲー
ト電極の側壁に任意に形成することができる。これらの
ゲートを形成した後に、第１の導電型、例えば、ｎ型、
のイオンが図示のように、一般的には、基板の表面から
注入のピーク濃度まで計ると、基板内へ約２１．５ナノ
メータ（２１５オングストローム）の深さまで注入され
る。現在のＣＭＯＳ技術における注入作業に使用される
代表的なイオン・ビーム・エネルギーでは、注入ピーク
の深さは５０ナノメータ（５００オングストローム）よ
りも浅い。
第２図で、ホトレジストが与えられ、リングラフィ・パ
ターン化放射で照射され、そして、基板のｐタブ部分に
残るホトレジスト・マスク領域２０を生じるように現像
される。第３図で、エツチング作業によりｎタブ領域内
の半導体基板の未保護部分の薄い表面層が除去される。
ターン化放射で照射され、そして、基板のｐタブ部分に
残るホトレジスト・マスク領域２０を生じるように現像
される。第３図で、エツチング作業によりｎタブ領域内
の半導体基板の未保護部分の薄い表面層が除去される。
尚、半導体基板のｐタブ領域はホトレジスト・マスク層
（２０）により保護される。フィールド酸化物領域１６
．１８及びゲート電極１４によりｎタブ領域の部分はエ
ツチングから保護される。しかしながら、基板のソース
／ドレイン領域は未保護のまま残り、エツチングにより
領域３０と３１における半導体基板の薄い表面部分の除
去が可能となる。
（２０）により保護される。フィールド酸化物領域１６
．１８及びゲート電極１４によりｎタブ領域の部分はエ
ツチングから保護される。しかしながら、基板のソース
／ドレイン領域は未保護のまま残り、エツチングにより
領域３０と３１における半導体基板の薄い表面部分の除
去が可能となる。
シリコンをエツチングするとき、適当な工・ソチング剤
は反応性イオン・エツチング装置におけるＨ９の１０マ
イクロメータの圧力（１，３パスカル）のＣ１２ガスで
ある。その適当な反応性イオン・エツチング装置はこの
発明とともに譲渡された米国特許第４，２９８，４４３
号に記載されている。例えば、３分間の間２２５ポルト
のバイアスによるエツチングでは５０ナノメータ（５０
０オングストローム）厚のシリコン層が除去される。
は反応性イオン・エツチング装置におけるＨ９の１０マ
イクロメータの圧力（１，３パスカル）のＣ１２ガスで
ある。その適当な反応性イオン・エツチング装置はこの
発明とともに譲渡された米国特許第４，２９８，４４３
号に記載されている。例えば、３分間の間２２５ポルト
のバイアスによるエツチングでは５０ナノメータ（５０
０オングストローム）厚のシリコン層が除去される。
この除去される表面部分の厚さは、一般的には、第１図
の作業において注入されたドーパント種の少なくとも大
部分が除去されるように選ばれ１す る。これは、（イオン濃度がピーク値の０．３よりも少
ない値にまで低下する）投射イオン範囲まで少なくとも
エツチングすることにより達成することができる。現在
及び将来考えられる方法では、これは少なくとも１０ナ
ノメータ（１００オングストローム）まで半導体内への
エツチングを意味する。しかしながら、エツチング領域
とゲート電極との間の段階の高さの差を最小にするため
に、過度のエツチングを最小にすることが望ましい。従
って、この発明の技術では、エツチングは、一般的には
、半導体の５０ナノメータ（５００オングストローム）
よりも少ないものを除去するために行なわれる。将来の
注入深さは現在一般的に使用されているものよりも更に
浅いエツチング深さを考慮するであろう。
の作業において注入されたドーパント種の少なくとも大
部分が除去されるように選ばれ１す る。これは、（イオン濃度がピーク値の０．３よりも少
ない値にまで低下する）投射イオン範囲まで少なくとも
エツチングすることにより達成することができる。現在
及び将来考えられる方法では、これは少なくとも１０ナ
ノメータ（１００オングストローム）まで半導体内への
エツチングを意味する。しかしながら、エツチング領域
とゲート電極との間の段階の高さの差を最小にするため
に、過度のエツチングを最小にすることが望ましい。従
って、この発明の技術では、エツチングは、一般的には
、半導体の５０ナノメータ（５００オングストローム）
よりも少ないものを除去するために行なわれる。将来の
注入深さは現在一般的に使用されているものよりも更に
浅いエツチング深さを考慮するであろう。
第４図で、第２の導電型、例えば、ｐ型のイオンがこの
ように形成された構造体の中に注入される。マスク層（
ホトレジスト層２０）によりｐイオンがｐタブ領域内の
半導体基板に達するのを防止される。フィールド酸化物
領域（１６，１８）とゲート電極（１４）によりｐイオ
ンはｎタブ領域のこれらの部分にあるシリコン基板に達
するのを防止される。従って、このＰイオンは、表面層
（及びｎ型注入部）が前に除去されたｎタブ領域の領域
４０．４１内に注入される。次に第５図で、ホトレジス
ト層は除去され、基板は高温に加熱されて、ドーパント
押込み方法が実施され、基板内に所望深さのソース／ド
レイン領域５１〜５４が形成される。この集積回路では
、「接合深さ」と呼ぶこれらの領域の深さは一般的には
１マイクロメータより浅く、通常、現在の設計では約０
．５マイクロメータである。この接合深さは、更に減少
し、ＣＭＯＳ技術による将来の設計では恐らく０．１マ
イクロメータ、更には、これより浅い深さとなることが
期待される。
ように形成された構造体の中に注入される。マスク層（
ホトレジスト層２０）によりｐイオンがｐタブ領域内の
半導体基板に達するのを防止される。フィールド酸化物
領域（１６，１８）とゲート電極（１４）によりｐイオ
ンはｎタブ領域のこれらの部分にあるシリコン基板に達
するのを防止される。従って、このＰイオンは、表面層
（及びｎ型注入部）が前に除去されたｎタブ領域の領域
４０．４１内に注入される。次に第５図で、ホトレジス
ト層は除去され、基板は高温に加熱されて、ドーパント
押込み方法が実施され、基板内に所望深さのソース／ド
レイン領域５１〜５４が形成される。この集積回路では
、「接合深さ」と呼ぶこれらの領域の深さは一般的には
１マイクロメータより浅く、通常、現在の設計では約０
．５マイクロメータである。この接合深さは、更に減少
し、ＣＭＯＳ技術による将来の設計では恐らく０．１マ
イクロメータ、更には、これより浅い深さとなることが
期待される。
この発明の技術は又軽ドープ・ドレイン（ＬＤＤ）ｈラ
ンジスタ構造でのソース／ドレイン領域を形成するに利
用される。一般的な一連の作業において、比較的軽ドー
スの燐（ｎ型ドーパント）が第１図に示すように注入さ
れ、続いて、側壁領域が形成される。この側壁領域（第
６図で６５・・会６８）の形成は現在の技術で知られた
種々の技術の内の任意のものとすることができる。１つ
の代表的な技術では、シリコンの二酸化麹層は基板上に
適合するように配置され、方向によって異なるようにエ
ツチングされて側壁領域を残す。次に、ヒ素（ｎ型ドー
パント）の比較的多量のドースが注入され、マスク領域
（２０）が形成される。次に、未マスク領域における半
導体基板のエツチングによりｐチャネル装置のソース／
ドレイン領域からヒ素ドーパントが除去される。次に、
ポロン（ｐ型ドーパント）が注入され、そして、マスク
層が除去される。次に押込み加熱段階により第６図の構
造体が生じる。この構造体では、燐は領域６１と６３に
配置され、そして、ヒ素は領域６２と６４内へ伸び、そ
れにより、ｎチャネル・トランジスタのソース／ドレイ
ン領域が形成される。領域５３と５４のポロンは、前述
のように、ｐチャネル・トランジスタのソース／ドレイ
ン領域を形成する。ポロンは、燐よりもより多量のドー
スで注入されるので、側壁スペーサ６７と６８の下にあ
る領域においてポロンは燐を過度に補償する。従って、
ｐチャネルが形成できる。所望ならば、側壁スペーサは
６７と６８はｐチャネル装置からエツチングで除去する
ことができ、−方、マスク層は依然として適所にあり、
それにより、ｐチャネルのソース／ドレイン領域から燐
拳ドーパントの完全な除去が可能となる。
ンジスタ構造でのソース／ドレイン領域を形成するに利
用される。一般的な一連の作業において、比較的軽ドー
スの燐（ｎ型ドーパント）が第１図に示すように注入さ
れ、続いて、側壁領域が形成される。この側壁領域（第
６図で６５・・会６８）の形成は現在の技術で知られた
種々の技術の内の任意のものとすることができる。１つ
の代表的な技術では、シリコンの二酸化麹層は基板上に
適合するように配置され、方向によって異なるようにエ
ツチングされて側壁領域を残す。次に、ヒ素（ｎ型ドー
パント）の比較的多量のドースが注入され、マスク領域
（２０）が形成される。次に、未マスク領域における半
導体基板のエツチングによりｐチャネル装置のソース／
ドレイン領域からヒ素ドーパントが除去される。次に、
ポロン（ｐ型ドーパント）が注入され、そして、マスク
層が除去される。次に押込み加熱段階により第６図の構
造体が生じる。この構造体では、燐は領域６１と６３に
配置され、そして、ヒ素は領域６２と６４内へ伸び、そ
れにより、ｎチャネル・トランジスタのソース／ドレイ
ン領域が形成される。領域５３と５４のポロンは、前述
のように、ｐチャネル・トランジスタのソース／ドレイ
ン領域を形成する。ポロンは、燐よりもより多量のドー
スで注入されるので、側壁スペーサ６７と６８の下にあ
る領域においてポロンは燐を過度に補償する。従って、
ｐチャネルが形成できる。所望ならば、側壁スペーサは
６７と６８はｐチャネル装置からエツチングで除去する
ことができ、−方、マスク層は依然として適所にあり、
それにより、ｐチャネルのソース／ドレイン領域から燐
拳ドーパントの完全な除去が可能となる。
ホトレジスト、更に一般的には、任意の形のリングラフ
ィ放射に感応するレジストはここにマスク層として使用
されることを示したが、レジストの外に、又はこのレジ
ストの代りに、他の種類のマスク層も可能である。例え
ば、レジストは下に存在する無機層（例えば、酸化物）
をパターン化するために使用し、その後、このレジスト
は除去することができる。次に、この下に存在する層は
エツチング及びその後の注入作業中に半導体領域をマス
クするに役立たせることができる。他の実施例では、レ
ジストはエツチング作業中に保持され、その後、除去さ
れ、それにより下に存在する（無機）層を残して第２の
ドーパントが第２の半導体領域内に導入されるのを防止
するようにすることができる。これは、これらの作業の
ためのマスク層の特性を最適化し、そして、例えば、ホ
トレジスト層を劣化するエツチングと第２の注入段階と
の間における高温作業を可使にするに役立たせる。尚、
単一のりソグラフィ段階のみが依然として要求されるだ
けである。これは、」二部のレジスト層が下に存在する
層を形成するために使用することができるからである。
ィ放射に感応するレジストはここにマスク層として使用
されることを示したが、レジストの外に、又はこのレジ
ストの代りに、他の種類のマスク層も可能である。例え
ば、レジストは下に存在する無機層（例えば、酸化物）
をパターン化するために使用し、その後、このレジスト
は除去することができる。次に、この下に存在する層は
エツチング及びその後の注入作業中に半導体領域をマス
クするに役立たせることができる。他の実施例では、レ
ジストはエツチング作業中に保持され、その後、除去さ
れ、それにより下に存在する（無機）層を残して第２の
ドーパントが第２の半導体領域内に導入されるのを防止
するようにすることができる。これは、これらの作業の
ためのマスク層の特性を最適化し、そして、例えば、ホ
トレジスト層を劣化するエツチングと第２の注入段階と
の間における高温作業を可使にするに役立たせる。尚、
単一のりソグラフィ段階のみが依然として要求されるだ
けである。これは、」二部のレジスト層が下に存在する
層を形成するために使用することができるからである。
レジスト自体は当技術分野で知られた２レベル及び３レ
ベルのレジストの場合のように２又はより多くの層を含
むことができる。ここで使用されたように、上記の層の
任意のもの及びすべてのものは「マスク層」なる用語に
含められる。
ベルのレジストの場合のように２又はより多くの層を含
むことができる。ここで使用されたように、上記の層の
任意のもの及びすべてのものは「マスク層」なる用語に
含められる。
第１図は半導体の体部内への第１のドーパントの注入を
示す。 第２図はこの半導体の体部のマスク選択領域を示す。 第３図は半導体の体部の未マスク領域の表面部分のエツ
チングによりそこから第１のドーパントの除去を示す。 第４図は半導体の体部の未マスク領域内へ第２のドーパ
ントの注入を示す。 第５図は半導体の体部内におけるドープ領域の深さを拡
大するためのドーパント押込み段階を示す。 第６図はこの発明の技術を使用する軽ドープのドレイン
（Ｌｏｏ）構造を示す。 （主要部分の符号の説明） ｐドープ領域・・・ １０、ｎド
ープ領域・・・ １１．１２．１
４・・・ ゲート電極、１３．１５・・
・ ゲート酸化物、１６〜１８φ拳拳
酸化物領域、２０−・・ ホトレ
ジスト・マスク層、３０．３１．４０．４１． ５１〜５４．６１〜６４１１・・ 領域、６５
〜６８・・・ 側壁領域。
示す。 第２図はこの半導体の体部のマスク選択領域を示す。 第３図は半導体の体部の未マスク領域の表面部分のエツ
チングによりそこから第１のドーパントの除去を示す。 第４図は半導体の体部の未マスク領域内へ第２のドーパ
ントの注入を示す。 第５図は半導体の体部内におけるドープ領域の深さを拡
大するためのドーパント押込み段階を示す。 第６図はこの発明の技術を使用する軽ドープのドレイン
（Ｌｏｏ）構造を示す。 （主要部分の符号の説明） ｐドープ領域・・・ １０、ｎド
ープ領域・・・ １１．１２．１
４・・・ ゲート電極、１３．１５・・
・ ゲート酸化物、１６〜１８φ拳拳
酸化物領域、２０−・・ ホトレ
ジスト・マスク層、３０．３１．４０．４１． ５１〜５４．６１〜６４１１・・ 領域、６５
〜６８・・・ 側壁領域。
Claims (1)
- 【特許請求の範囲】 １、少なくとも１個のｎチャネル電界効果トランジスタ
及び少なくとも１個のｐチャネル電界効果トランジスタ
を半導体体部内に形成した半導体装置を製造する方法に
おいて、 第１の導電型の第１のドーパントを半導体の体部の表面
部分に導入し、 前記半導体体部の第１の領域の上に存在するようにマス
ク層（例えば２０）を選択的に形成し、前記半導体体部
の第２の領域の表面部分を除去して前記第２の領域にお
ける前記導入された第１のドーパントの量を充分に減少
し（前記マスク層は前記第１の領域の前記表面部分の除
去を防止する）、 前記第２の領域に前記第１の導電型と逆の第２の導電型
の第２のドーパントを導入し（マスク層は前記第２のド
ーパントが前記第１の領域内へ導入されるのを防止する
）、及び 前記第１と第２の領域を高温度に加熱し、それにより前
記第１と第２のドーパントを前記半導体体部の中へ更に
深く拡散する段階を有することを特徴とする半導体装置
の製造方法。 ２、特許請求の範囲第１項の方法において、前記加熱段
階の前に前記マスク層を除去する段階を更に有する半導
体装置の製造方法。 ３、特許請求の範囲第１項の方法において、前記拡散に
より０．５マイクロメータより少ない接合深さを持つド
ープ領域が生じる半導体装置の製造方法。 ４、特許請求の範囲第１項の方法において、前記半導体
はシリコンである半導体装置の製造方法。 ５、特許請求の範囲第４項の方法において、前記第１の
導電型はｎ型で、前記第２の導電型はｐ型である半導体
装置の製造方法。 ６、特許請求の範囲第１項の方法において、前記の導入
はイオン注入により達成される半導体装置の製造方法。 ７、特許請求の範囲第１項の方法において、前記の除去
はエッチングにより達成される半導体装置の製造方法。 ８、特許請求の範囲第７項の方法において、前記エッチ
ングは反応性イオン・エッチングである半導体装置の製
造方法。 ９、特許請求の範囲第７項の方法において、前記エッチ
ングは液体化学エッチングである半導体装置の製造方法
。 １０、特許請求の範囲第１項の方法において、前記除去
される表面部分は少なくとも１０ナノメータの厚さであ
る半導体装置の製造方法。 １１、特許請求の範囲第１項の方法において、前記除去
される表面部分は５０ナノメータの厚さより薄い半導体
装置の製造方法。 １２、特許請求の範囲第１項の方法において、第１のド
ーパントの前記導入は前記半導体体部内へ５０ナノメー
タよりも少ない深さまでイオン注入により達成される半
導体装置の製造方法。 １３、特許請求の範囲第１項の方法において、前記第１
の領域の大半はｐ型であり、前記第１の導電型はｎ型で
あり、前記第２の領域の大半はｎ型であり、そして、前
記第２の導電型はｐ型である半導体装置の製造方法。 １４、広い表面積を持つ半導体体部であって、少なくと
も１つの第１のソース／ドレイン領域及び少なくとも１
つの第２のソース／ドレイン領域が、第１と第２のドー
パント種を前記第１と第２のソース／ドレイン領域の表
面部分のそれぞれに導入することによって形成されてい
る半導体半導体体部において、 前記第２のソース／ドレイン領域の表面は前記第１のソ
ース／ドレイン領域の表面に比較して前記半導体体部内
で凹であり、この凹の深さは、少なくとも大体、前記第
１のソース／ドレイン領域内に導入される前記第１のド
ーパント種の深さであることを特徴とする半導体体部。 １５、特許請求の範囲第１４項の半導体体部において、
集積回路を含む半導体体部。 １６、特許請求の範囲第１４項の半導体体部において、
前記導入はイオン注入により達成される半導体体部。 １７、特許請求の範囲第１４項の半導体体部において、
前記第１のドーパント種はｎ型ドーパントであり、そし
て、前記第２のドーパント種はｐ型ドーパントである半
導体体部。１８、特許請求の範囲第１４項の半導体体部
において、前記凹の深さは少なくとも１０ナノメータで
ある半導体体部。 １９、特許請求の範囲第１４項の半導体体部において、
前記凹の深さは５０ナノメータより少ない半導体体部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92353186A | 1986-10-27 | 1986-10-27 | |
| US923,531 | 1986-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115362A true JPS63115362A (ja) | 1988-05-19 |
| JPH0313756B2 JPH0313756B2 (ja) | 1991-02-25 |
Family
ID=25448843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269515A Granted JPS63115362A (ja) | 1986-10-27 | 1987-10-27 | 半導体装置の製造方法及び半導体体部 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0266937A1 (ja) |
| JP (1) | JPS63115362A (ja) |
| KR (1) | KR910001874B1 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
-
1987
- 1987-10-20 EP EP87309270A patent/EP0266937A1/en not_active Withdrawn
- 1987-10-26 KR KR1019870011873A patent/KR910001874B1/ko active IP Right Grant
- 1987-10-27 JP JP62269515A patent/JPS63115362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0266937A1 (en) | 1988-05-11 |
| KR910001874B1 (ko) | 1991-03-28 |
| KR880005692A (ko) | 1988-06-30 |
| JPH0313756B2 (ja) | 1991-02-25 |
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