KR19990081066A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 캡 게이트 절연막을 셀영역은 산화막과 질화막으로 그리고 주변영역은 산화막으로 형성하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 제조 방법에 관한 것이다.

본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의되며 격리막을 갖는 기판을 마련하는 단계, 상기 기판상에 게이트 절연막과 도전층 및 상기 기판과 식각선택비가 큰 제 1 절연막 그리고 제 2 절연막을 형성하는 단계, 상기 제 1, 제 2 절연막을 게이트 전극이 형성될 부위에만 남도록 선택 식각하는 단계, 상기 주변영역의 제 2 절연막을 제거하는 단계, 상기 제 1, 제 2 절연막을 마스크로 상기 도전층을 선택 식각하여 다수개의 게이트를 형성하는 단계, 상기 각 게이트 양측 기판상의 제 3 절연막 측벽을 포함한 다수개의 트랜지스터를 상기 기판에 형성하는 단계, 상기 트랜지스터들을 포함한 전면에 평탄한 제 4 절연막을 형성하는 단계와, 상기 제 1, 제 4 절연막과 게이트 절연막을 선택 식각하여 상기 각 트랜지스터의 불순물 영역에 그리고 상기 주변영역의 게이트에 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.

종래의 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 셀(Cell)영역과 주변영역이 정의된 p형인 실리콘 기판(11)의 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 실리콘 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨다.

그리고, 상기 게이트 산화막(13)상에 도전층(14a), 제 1 산화막(15)과, 제 1 질화막(16)을 형성한다.

도 1b에서와 같이, 상기 제 1 질화막(16)상에 제 1 감광막(17)을 도포한 다음, 상기 제 1 감광막(17)을 사진 식각 공정으로 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.

도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(17)을 마스크로 상기 제 1 질화막(16), 제 1 산화막(15)과, 도전층(14a)을 선택적으로 식각하여 게이트 전극(14)을 형성한 후, 상기 제 1 감광막을 제거한다.

여기서, 상기 선택적으로 식각된 제 1 산화막(15)과 제 1 질화막(16)은 캡 게이트 절연막이다.

그리고, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입한 다음, 드라이브 인(Drive in) 확산하므로 상기 게이트 전극(14) 양측의 실리콘 기판(11) 표면내에 LDD 영역(18)을 형성한다.

도 1d에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 제 2 질화막을 형성한 다음, 에치백하여 상기 게이트 전극(14) 양측의 실리콘 기판(11)상에 제 2 질화막 측벽(19)을 형성한다.

그리고, 상기 제 2 질화막 측벽(19)을 포함한 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 셀영역에만 남도록 선택 사진 식각한다.

이어, 상기 제 2 감광막, 게이트 전극(14)과, 제 2 질화막 측벽(19)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입한 후, 상기 제 2 감광막을 제거한다.

그리고, 전면을 드라이브 인 확산함으로 상기 제 2 질화막 측벽(19)을 포함한 게이트 전극(14) 양측의 주변영역 실리콘 기판(11) 표면내에 고농도 불순물 영역(20)을 형성한다.

여기서, 상기 LDD 영역(18)과 고농도 불순물 영역(20)으로 소오스/드레인 불순물 영역을 형성한다.

도 1e에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 제 2 산화막(21)을 형성한 다음, 전면을 평탄화 시킨다.

그리고, 상기 제 2 산화막(21)상에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 콘택이 형성될 부위에만 제거되도록 선택 사진 식각한다.

이어, 상기 선택 사진 식각된 제 3 감광막을 마스크로 상기 제 2 산화막(21)과 제 1 산화막(15)과 제 1 질화막(16) 및 게이트 산화막(13)을 선택적으로 식각하여 상기 소오스/드레인 불순물 영역과 주변영역의 게이트 전극(14)에 콘택홀(22)을 형성한 후, 상기 제 3 감광막을 제거한다.

여기서, 상기 콘택홀(22)을 산화막과 질화막을 동시에 식각하는 레서피(Recipe)로 건식각하여 형성한다.

그러나 종래의 반도체 소자의 제조 방법은 산화막과 질화막이 적층된 캡 게이트 절연막을 갖는 셀영역과 주변영역의 소오스/드레인 불순물 영역과 주변영역의 게이트 전극에 레서피로 건식각하여 콘택홀을 형성기 때문에 콘택홀 형성 공정시 실리콘 기판과의 선택비가 작은 질화막에 의해 실리콘 기판을 오버 에치(Over Etch)하므로 소오스/드레인 불순물 영역상의 실리콘 기판이 손상되고 콘택저항이 증가하며 누설전류가 발생되어 소자의 전기적 특성이 저하된다는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 캡 게이트 절연막을 셀영역은 산화막과 질화막으로 그리고 주변영역은 산화막으로 형성하여 소자의 전기적 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도

도 2a 내지 도2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도

도면의 주요부분에 대한 부호의 설명

31: 실리콘 기판 32: 필드 산화막

33: 게이트 산화막 34a: 도전층

34: 게이트 전극 35: 제 1 산화막

36: 제 1 질화막 37: 제 2 감광막

38: LDD 영역 39: 제 3 절연막 측벽

40: 고농도 불순물 영역 41: 제 4 절연막

42: 콘택홀

본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의되며 격리막을 갖는 기판을 마련하는 단계, 상기 기판상에 게이트 절연막과 도전층 및 상기 기판과 식각선택비가 큰 제 1 절연막 그리고 제 2 절연막을 형성하는 단계, 상기 제 1, 제 2 절연막을 게이트 전극이 형성될 부위에만 남도록 선택 식각하는 단계, 상기 주변영역의 제 2 절연막을 제거하는 단계, 상기 제 1, 제 2 절연막을 마스크로 상기 도전층을 선택 식각하여 다수개의 게이트를 형성하는 단계, 상기 각 게이트 양측 기판상의 제 3 절연막 측벽을 포함한 다수개의 트랜지스터를 상기 기판에 형성하는 단계, 상기 트랜지스터들을 포함한 전면에 평탄한 제 4 절연막을 형성하는 단계와, 상기 제 1, 제 4 절연막과 게이트 절연막을 선택 식각하여 상기 각 트랜지스터의 불순물 영역에 그리고 상기 주변영역의 게이트에 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 셀영역과 주변영역이 정의된 p형인 실리콘 기판(31)의 격리 영역에 필드 산화막(32)을 형성한 다음, 상기 실리콘 기판(31)상에 열산화 공정으로 게이트 산화막(33)을 성장시킨다.

그리고, 상기 게이트 산화막(33)상에 도전층(34a), 제 1 산화막(35)과, 제 1 질화막(36)을 형성한다.

도 2b에서와 같이, 상기 제 1 질화막(36)상에 제 1 감광막을 도포한 다음, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택 사진 식각한다.

그리고, 상기 선택 사진 식각된 제 1 감광막을 마스크로 상기 제 1 질화막(36)과 제 1 산화막(35)을 선택적으로 식각한 후, 상기 제 1 감광막을 제거한다.

이어, 전면에 제 2 감광막(37)을 도포한 다음, 상기 제 2 감광막(37)을 상기 셀영역에만 남도록 선택 사진 식각한다.

그리고, 상기 선택 사진 식각된 제 2 감광막(37)을 마스크로 상기 주변영역의 제 1 질화막(36)을 제거한다.

도 2c에서와 같이, 상기 제 2 감광막(37)을 제거한 후, 상기 제 1 산화막(35)과 제 1 질화막(36)을 마스크로 상기 도전층(34a)을 선택적으로 식각하여 게이트 전극(34)을 형성한다.

여기서, 상기 선택적으로 식각된 제 1 산화막(35)과 제 1 질화막(36)은 캡 게이트 절연막이다.

그리고, 상기 게이트 전극(34)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입한 다음, 드라이브 인 확산하므로 상기 게이트 전극(34) 양측의 실리콘 기판(31) 표면내에 LDD 영역(38)을 형성한다.

도 2d에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 제 3 절연막을 형성한 다음, 에치백하여 상기 게이트 전극(34) 양측의 실리콘 기판(31)상에 제 3 절연막 측벽(39)을 형성한다.

그리고, 상기 제 3 절연막 측벽(39)을 포함한 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 셀영역에만 남도록 선택적으로 노광 및 현상한다.

이어, 상기 제 2 감광막, 게이트 전극(34)과, 제 3 절연막 측벽(39)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입한 후, 드라이브 인 확산함으로 상기 제 3 절연막 측벽(39)을 포함한 게이트 전극(34) 양측의 주변영역 실리콘 기판(31) 표면내에 고농도 불순물 영역(40)을 형성한다.

여기서, 상기 LDD 영역(38)과 고농도 불순물 영역(40)으로 소오스/드레인 불순물 영역을 형성한다.

도 2e에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 제 4 절연막(41)을 형성한 다음, 전면을 평탄화 시킨다.

그리고, 상기 제 4 절연막(41)상에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

이어, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 4 절연막(41)과 제 1 산화막(35)과 제 1 질화막(36) 및 제 2 게이트 산화막(33)을 선택적으로 식각하여 상기 소오스/드레인 불순물 영역과 주변영역의 게이트 전극(34)에 콘택홀(42)을 형성한 후, 상기 제 3 감광막을 제거한다.

본 발명의 반도체 소자의 제조 방법은 캡 게이트 절연막을 셀영역은 산화막과 질화막으로 그리고 주변영역은 산화막으로 형성하기 때문에, 산화막이 실리콘 기판과의 식각선택비가 커 주변영역의 게이트에 콘택홀을 형성할 때도 소오스/드레인 불순물 영역에 오버 에치를 하지 않으므로 소오스/드레인 불순물 영역상의 실리콘 기판이 손상되지 않고 콘택저항이 작아지며 누설전류가 발생되지 않아 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (3)

1. 셀영역과 주변영역이 정의되며 격리막을 갖는 기판을 마련하는 단계;

   상기 기판상에 게이트 절연막과 도전층 및 상기 기판과 식각선택비가 큰 제 1 절연막 그리고 제 2 절연막을 형성하는 단계;

   상기 제 1, 제 2 절연막을 게이트 전극이 형성될 부위에만 남도록 선택 식각하는 단계;

   상기 주변영역의 제 2 절연막을 제거하는 단계;

   상기 제 1, 제 2 절연막을 마스크로 상기 도전층을 선택 식각하여 다수개의 게이트를 형성하는 단계;

   상기 각 게이트 양측 기판상의 제 3 절연막 측벽을 포함한 다수개의 트랜지스터를 상기 기판에 형성하는 단계;

   상기 트랜지스터들을 포함한 전면에 평탄한 제 4 절연막을 형성하는 단계;

   상기 제 1, 제 4 절연막과 게이트 절연막을 선택 식각하여 상기 각 트랜지스터의 불순물 영역에 그리고 상기 주변영역의 게이트에 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
2. 상기 제 1 항에 있어서,

   상기 제 1, 제 4 절연막을 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
3. 상기 제 1 항에 있어서,

   상기 제 2 절연막과 제 3 절연막 측벽을 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.