JP2006301184A - 位相シフトマスクの製造方法、近接効果補正装置およびプログラム - Google Patents
位相シフトマスクの製造方法、近接効果補正装置およびプログラム Download PDFInfo
- Publication number
- JP2006301184A JP2006301184A JP2005121078A JP2005121078A JP2006301184A JP 2006301184 A JP2006301184 A JP 2006301184A JP 2005121078 A JP2005121078 A JP 2005121078A JP 2005121078 A JP2005121078 A JP 2005121078A JP 2006301184 A JP2006301184 A JP 2006301184A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- shifter
- correction
- line pattern
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
【課題】位相シフトマスクの近接効果補正でTATを短縮し、精度を上げる。
【解決手段】OPC処理フローが、シフタ配置を行うラインパターンの種類、シフタの両端部とラインパターンとの境界に設定される評価除外領域の長さ(Dac-g)、ラインパターンとシフタとの境界で評価除外領域を除く評価対象領域を等分割するセグメントの長さ(SS)を、それぞれ設定するステップ(S1,S6,S2)と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップ(S3)と、を有する。そして、ラインパターンの種類、評価除外領域の長さ(SS)、セグメントの長さの組み合わせを順次変更しながら(S9→S1,S2、S8→S6)、シミュレーション(S3)を繰り返し実行する。
【選択図】図1
【解決手段】OPC処理フローが、シフタ配置を行うラインパターンの種類、シフタの両端部とラインパターンとの境界に設定される評価除外領域の長さ(Dac-g)、ラインパターンとシフタとの境界で評価除外領域を除く評価対象領域を等分割するセグメントの長さ(SS)を、それぞれ設定するステップ(S1,S6,S2)と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップ(S3)と、を有する。そして、ラインパターンの種類、評価除外領域の長さ(SS)、セグメントの長さの組み合わせを順次変更しながら(S9→S1,S2、S8→S6)、シミュレーション(S3)を繰り返し実行する。
【選択図】図1
Description
本発明は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法、近接効果補正装置およびプログラムに関する。
半導体デバイスの高性能化にともない、半導体製造プロセスには微細化および高密度化が要求されており、フォトリソグラフィによるレジストパターンの形成についても、光の波長および光学系から決定される解像限界以下を超えた微細パターンの作成が要求されている。
露光装置の解像限界以下のパターンを精度よく解像させようとするとき、超解像技術といわれる変形照明法のほかに、転写マスクで隣接するどちらか一方のパターンにシフタを設け、露光光の位相を180度反転させてパターンエッジ部のコントラストを向上させる位相シフト技術が利用されている。
位相シフト技術の一つとして、空間周波数変調型マスク(レベンソン型位相シフトマスク)が知られ、既に実用化されている。
このマスクでは、図23(A)に示すように、1個おきのパターンにシフタを配置することによって、図23(B)に示すシフタ配置されないCrマスクに比べて、ウェハ転写時の光強度分布が増強され、これによりコントラストが向上する。
位相シフト技術の一つとして、空間周波数変調型マスク(レベンソン型位相シフトマスク)が知られ、既に実用化されている。
このマスクでは、図23(A)に示すように、1個おきのパターンにシフタを配置することによって、図23(B)に示すシフタ配置されないCrマスクに比べて、ウェハ転写時の光強度分布が増強され、これによりコントラストが向上する。
図24は、レベンソン型位相シフトマスクのシフタの高さ(ライン長さ方向のサイズ)と光透過部の光強度分布を示したものである。
通常、空間周波数変調型マスクによる露光はパターンの空間周波数情報である±1次回折光を、投影レンズで可能な限り取り込むため、光源の絞り(σ)を小さめに設定する。その結果、図24に示すようにシフタの高さを大きしていくにともない光強度分布の離散が起こり、光強度ピーク数が増えていく。
通常、空間周波数変調型マスクによる露光はパターンの空間周波数情報である±1次回折光を、投影レンズで可能な限り取り込むため、光源の絞り(σ)を小さめに設定する。その結果、図24に示すようにシフタの高さを大きしていくにともない光強度分布の離散が起こり、光強度ピーク数が増えていく。
シフタ高さが比較的小さい場合、図24(A)に示すように、光強度分布の離散はなく光強度ピークが1つでライン形状はライン端に向かうほど細くなる「湾曲」と称する形状になる。この場合において、線幅の不均一性がトランジスタ特性の低下の原因となり得る。
シフタ高さを長くしていくと、図24(B)に示すように、光強度分布の離散が起こって光強度ピークが2つ、3つと増えていく。このため、パターン端部が極端に細くなる「くびれ」と称される形状になり、さらに端部以外でもパターンエッジが波打つようになる「うねり」が生じるようになる。この「くびれ」や「うねり」が原因で線幅が不均一となり、最悪の場合はラインちぎれてしまう。そして、このことは、トランジスタ特性、プロセスマージン低下等をもたらす原因となっている。
シフタ高さを長くしていくと、図24(B)に示すように、光強度分布の離散が起こって光強度ピークが2つ、3つと増えていく。このため、パターン端部が極端に細くなる「くびれ」と称される形状になり、さらに端部以外でもパターンエッジが波打つようになる「うねり」が生じるようになる。この「くびれ」や「うねり」が原因で線幅が不均一となり、最悪の場合はラインちぎれてしまう。そして、このことは、トランジスタ特性、プロセスマージン低下等をもたらす原因となっている。
上記ラインの「くびれ」や「うねり」の発生位置、「湾曲」形状はパターン種ごとに異なることから、「くびれ」や「うねり」等の補正もパターン種ごとに行うことが必要である。
図25(A)は、シフタ高さに応じて上記ラインの「くびれ」や「うねり」の発生位置がどのように変化するかを、シミュレーションより求めた結果を示すグラフである。
シミュレーションツールは市販のリソグラフィシミュレーターである「Prolith」(KLA-Tencor社の商品名)を使用し、シミュレーションモデルは集約(レジスト)パラメータモデルLPM(lumped parameter model)を使用した。被シミュレーションパターンは7本L/S(パターンピッチ=430nm)、光源波長は193nm、レンズ開口数(NA)は0.70、コヒーレンスファクター(σ)は0.30、レジスト膜厚は250nm、レジストコントラストは12、吸収係数は0.8〜1.0μm、拡散長は30nmである。
シミュレーションツールは市販のリソグラフィシミュレーターである「Prolith」(KLA-Tencor社の商品名)を使用し、シミュレーションモデルは集約(レジスト)パラメータモデルLPM(lumped parameter model)を使用した。被シミュレーションパターンは7本L/S(パターンピッチ=430nm)、光源波長は193nm、レンズ開口数(NA)は0.70、コヒーレンスファクター(σ)は0.30、レジスト膜厚は250nm、レジストコントラストは12、吸収係数は0.8〜1.0μm、拡散長は30nmである。
図25(A)に示すグラフは、図25(B)に示すようにシフタエッジの中心線(一点鎖線)からの距離(シフタ高さ)を「Y Position」としたときに、その距離に応じたレジスト残り幅(Resist CD)を、シフタ高さをパラメータとして示している。
このグラフに示す例では、シフタ高さが500nmから「くびれ」が生じ、さらに800nmからは、これに「うねり」が加わって線幅の不均一性が増大している。
このグラフに示す例では、シフタ高さが500nmから「くびれ」が生じ、さらに800nmからは、これに「うねり」が加わって線幅の不均一性が増大している。
このようなラインくびれの補正をOPC(光近接効果補正)によって行うため、補助的にパット(補正パターン)を線幅が小さくなる箇所にルールベースで配置する手法が提案されている(たとえば、特許文献1参照)。
しかしながら、このような補助的なパットを用いた光近接効果補正では、単純なパットを配置することからラインうねりの補正までカバーできず補正精度に限界がある。また、パットを配置する手法以外にもルールベースにより上記ラインの「くびれ」、「うねり」、「湾曲」形状を補正しようとすると膨大なデータ取得工数が必要となり、コスト・時間面で効率的な補正方法とは成り得ない。
また、上記ラインの「くびれ」、「うねり」、「湾曲」に対して、通常のパターン種に依存しない一律な補正セグメントサイズによるモデル(シミュレーション)ベースによる補正では、くびれやうねりの発生位置、湾曲形状はパターン種に依るため、補正精度にバラツキが生じてしまう。
この補正精度を向上させるために、本発明者は、パターンごとに最適な補正セグメントサイズを求め、ルールテーブルを作成し、それをモデルベースOPCフローに組み入れることで高精度な補正を実現させる提案を既に行った(特許出願番号:2004−025186)。
しかし、実デバイス上ではパターンの組み合わせが無数にあり、最適な補正セグメントサイズを手作業で調査するのは膨大なコストとTAT(Turn around time)が必要となる。
また、ライン端から有効領域(アクティブ領域)までの距離は、実際のデバイス動作に用いられないことから、そこでのパターン変動が光近接効果補正に影響を与える。
また、ライン端から有効領域(アクティブ領域)までの距離は、実際のデバイス動作に用いられないことから、そこでのパターン変動が光近接効果補正に影響を与える。
本発明が解決しようとする課題は、TATが短く精度が高い、位相シフトマスクパターンの近接効果補正を行うことである。
本発明に係る位相シフトマスクの製造方法は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法であって、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するステップと、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップと、を有し、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行する。
本発明では、好適に、前記シミュレーションの結果から最適な前記セグメントサイズを決定し、当該最適なセグメントサイズを、前記ラインパターンの種類と前記評価除外領域の長さに関連付けてテーブルに保管するステップを、さらに有し、前記位相シフトマスクの製造時の近接効果補正において、マスク内で前記シフタ配置を行うラインパターンごとに、当該ラインパターンを有するデバイスの有効領域に対応した前記評価除外領域の長さに応じて、前記テーブルから前記最適なセグメントサイズを読み出して、前記近接効果補正パターンの配置ピッチを決定する。
本発明では、好適に、前記シミュレーションの結果から最適な前記セグメントサイズを決定し、当該最適なセグメントサイズを、前記ラインパターンの種類と前記評価除外領域の長さに関連付けてテーブルに保管するステップを、さらに有し、前記位相シフトマスクの製造時の近接効果補正において、マスク内で前記シフタ配置を行うラインパターンごとに、当該ラインパターンを有するデバイスの有効領域に対応した前記評価除外領域の長さに応じて、前記テーブルから前記最適なセグメントサイズを読み出して、前記近接効果補正パターンの配置ピッチを決定する。
本発明に係る位相シフトマスクの近接効果補正装置は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正装置であって、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するパラメータ設定手段と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する予測計算手段と、前記パラメータ設定手段から前記予測計算手段に供給される、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる制御手段と、を有する。
本発明に係るプログラムは、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正の手順として、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定する手順と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する手順と、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる手順と、をコンピュータベースの処理装置で実行させるためのプログラムである。
以上の構成の本発明によれば、ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズを、それぞれ所定数予め設定し、シミュレーションを繰り返す際に、それらの組み合わせを順次変更しながら供給する。このとき、とくに評価除外領域の長さを水準振りしてシミュレーションのパラメータとして用いることから、得られるシミュレーション結果において、実際のデバイス動作とは無関係な領域での寸法変動の影響が低減される。
また、最適なセグメントサイズを決定してテーブルに保管する場合、実際に位相シフトマスクを製造する際の近接効果補正に、このテーブルから補正対象に最適なサイズを読み出して用いる。
また、最適なセグメントサイズを決定してテーブルに保管する場合、実際に位相シフトマスクを製造する際の近接効果補正に、このテーブルから補正対象に最適なサイズを読み出して用いる。
本発明によれば、TATが短く精度が高い、位相シフトマスクパターンの近接効果補正を行うことができる。
以下、本発明の実施の形態を、図を参照して説明する。
図1は、本実施形態に係るOPC(光近接効果補正)処理装置の構成を示す処理ブロック図である。
図解したOPC処理装置は、OPCパラメータ設定ブロック(a)、OPCモデルブロック(b)、OPCブロック(c)およびOPC検証ブロック(d)を有する。
この図1に示す機能は、ハードウエアとして実現してもよいが、通常、それぞれのブロックがコンピュータ(またはコンピュータベースの処理装置)によって実行される手順の大まかな集合として実現される。この場合、各ブロック内のステップが、不図示のCPUやマイクロコンピュータ(制御部)に保持されているプログラム上の機能として実現可能である。なお、これらの各ブロック(処理ブロック)の機能は、以下の処理手順の説明によって明らかにする。
図解したOPC処理装置は、OPCパラメータ設定ブロック(a)、OPCモデルブロック(b)、OPCブロック(c)およびOPC検証ブロック(d)を有する。
この図1に示す機能は、ハードウエアとして実現してもよいが、通常、それぞれのブロックがコンピュータ(またはコンピュータベースの処理装置)によって実行される手順の大まかな集合として実現される。この場合、各ブロック内のステップが、不図示のCPUやマイクロコンピュータ(制御部)に保持されているプログラム上の機能として実現可能である。なお、これらの各ブロック(処理ブロック)の機能は、以下の処理手順の説明によって明らかにする。
本実施形態においては、実チップレベルの様々な種類のパターンの、不均一なパターン線幅(ライン長さ方向の線幅バラツキ)を、一定(目標)線幅にOPC補正するための、パターン種、アクティブ領域ACのエッジから(ゲート配線等の)ライン端までの距離(Dac-g:以下「AC−G距離」という)および補正セグメントサイズ(SS)と、補正精度との関係を容易に求めることを可能にする手法を提案する。
この手法では、同時に、実チップレベルの最適な補正セグメントサイズ(SS)を容易に求めることができる。
この手法では、同時に、実チップレベルの最適な補正セグメントサイズ(SS)を容易に求めることができる。
最初に、実チップレベルの最適な補正セグメントサイズ(SS)の求め方について、図2および図3(A)〜図3(C)を用いて、その概略を説明する。ここでは、簡略化のためパターン種やAC−G距離Dac-gは一定とする。
この方法は、大まかには、位相シフトマスクについてのOPCを行うにあたり、遮光パターンとシフタとの境界位置の補正を行う分割の単位(間隔)をパターン水準(シフタの高さや幅)に応じて設定するものである。この分割の単位を「補正セグメントサイズ」と称している。
この方法は、大まかには、位相シフトマスクについてのOPCを行うにあたり、遮光パターンとシフタとの境界位置の補正を行う分割の単位(間隔)をパターン水準(シフタの高さや幅)に応じて設定するものである。この分割の単位を「補正セグメントサイズ」と称している。
図2に、設計パターン(以下、ターゲットパターンという)Pにおける補正セグメントサイズ(SS)と評価点(シミュレーションポイント)とを示す。
ターゲットパターンPのエッジを等間隔(補正セグメントサイズ(SS))で分割し、各々の中心点を評価点とする。したがって、評価点ピッチが補正セグメントサイズ(SS)となる。この補正セグメントサイズ(SS)および評価点の設定は図1に示すOPCパラメータ設定ブロック(a)にて実行される。補正セグメントサイズ(SS)は、図1に示す「うねり補正テーブルTB1」に予め格納されたものを読み出して用いる。このとき、マスク作成上の制限に起因する補正制約も設定する。
以上の作業を、OPCパラメータの設定という。
ターゲットパターンPのエッジを等間隔(補正セグメントサイズ(SS))で分割し、各々の中心点を評価点とする。したがって、評価点ピッチが補正セグメントサイズ(SS)となる。この補正セグメントサイズ(SS)および評価点の設定は図1に示すOPCパラメータ設定ブロック(a)にて実行される。補正セグメントサイズ(SS)は、図1に示す「うねり補正テーブルTB1」に予め格納されたものを読み出して用いる。このとき、マスク作成上の制限に起因する補正制約も設定する。
以上の作業を、OPCパラメータの設定という。
OPCパラメータ設定後、図1に示すOPCブロック(c)にてOPCを実行する。
このOPCは図1に示すOPCブロック(c)が、所定のOPCモデルをOPCモデルブロック(b)から読み出して実行する。OPCモデルは、主に、パターン寸法測長データ(実験データ)、光学条件情報(露光波長、レンズ開口数、光学参照半径等)、マスク情報(透過率、位相)、レジストモデル(近似式的情報)、エッチングモデル(近似式的情報)により構成されている。
このOPCは図1に示すOPCブロック(c)が、所定のOPCモデルをOPCモデルブロック(b)から読み出して実行する。OPCモデルは、主に、パターン寸法測長データ(実験データ)、光学条件情報(露光波長、レンズ開口数、光学参照半径等)、マスク情報(透過率、位相)、レジストモデル(近似式的情報)、エッチングモデル(近似式的情報)により構成されている。
設定後の補正セグメントサイズ(SS)、評価点および補正制約は、図1に示すOPCブロック(c)に出力され、ここでOPCモデルを元に、OPCのためのシミュレーションが実行される。
このとき補正セグメントサイズ(SS)ごとに、補正制約を考慮しながらシミュレーションを実行し、その結果を、OPC検証ブロック(d)に出力する。
OPC後は、図1に示すOPC検証ブロック(d)にて、正しく補正されたか検証するため、OPCモデルを基にOPCの検証を行う。検証の結果、補正後のパターンが目標や要求通りに収まっているならばOPCは終了し、収まっていない場合は補正パターンの幅を修正し再度、シミュレーションと検証を繰り返す。
そして、以上の操作を目標値が得られるまで繰り返す。
このとき補正セグメントサイズ(SS)ごとに、補正制約を考慮しながらシミュレーションを実行し、その結果を、OPC検証ブロック(d)に出力する。
OPC後は、図1に示すOPC検証ブロック(d)にて、正しく補正されたか検証するため、OPCモデルを基にOPCの検証を行う。検証の結果、補正後のパターンが目標や要求通りに収まっているならばOPCは終了し、収まっていない場合は補正パターンの幅を修正し再度、シミュレーションと検証を繰り返す。
そして、以上の操作を目標値が得られるまで繰り返す。
このOPCと検証の詳細を、図3を用いて更に説明する。
OPCでは、先ず、上記OPCパラメータ設定ブロック(a)で設定した評価点においてターゲットパターンPの形状(寸法)をシミュレーションにより予測する。
図3(A)に、このとき得られた仕上がりイメージ(仮想パターン)を示す。そして、仕上がりイメージとターゲットパターンPとのズレ量ΔPを求める。
OPCでは、先ず、上記OPCパラメータ設定ブロック(a)で設定した評価点においてターゲットパターンPの形状(寸法)をシミュレーションにより予測する。
図3(A)に、このとき得られた仕上がりイメージ(仮想パターン)を示す。そして、仕上がりイメージとターゲットパターンPとのズレ量ΔPを求める。
つぎに、そのズレ量ΔPを最大1倍した量を補正サイズとし、図3(B)に示すように、図1のOPCパラメータ設定ブロック(a)で設定したエッジ分割の箇所に補正パターンHPを発生させる。ただし、補正パターンHPを発生させた結果、上記OPCパラメータ設定ブロック(a)で設定した補正制約に該当してしまう場合は補正パターンHPの発生は行わない。
これをすべての評価点、分割位置で行い、OPCの1サイクルが終了する。
そして再度、評価点において出来上がりパターン形状(寸法)を予測し(図3(A)、その結果から必要に応じて、補正パターンHPの幅を修正し、これをエッジ分割単位で繰り返し行う。この繰り返す回数は予め指定する。
そして、図1に示すOPC検証ブロック(d)にて、全ての(あるいは殆どの)エッジ分割位置で、所望の目標が達成されたと判断されると、補正セグメントサイズ(SS)の値を変えて、図3に示し上述した全ての処理を繰り返す。
そして再度、評価点において出来上がりパターン形状(寸法)を予測し(図3(A)、その結果から必要に応じて、補正パターンHPの幅を修正し、これをエッジ分割単位で繰り返し行う。この繰り返す回数は予め指定する。
そして、図1に示すOPC検証ブロック(d)にて、全ての(あるいは殆どの)エッジ分割位置で、所望の目標が達成されたと判断されると、補正セグメントサイズ(SS)の値を変えて、図3に示し上述した全ての処理を繰り返す。
用意した全ての補正セグメントサイズ(SS)について、OPCと検証が終了すると、最適な補正セグメントサイズ(SS)が得られる。その最適補正セグメントサイズ(SS)と補正パターンHPの寸法を、図1に示す最適補正値テーブルTB2に格納して、処理を終了する。
このため、ラインの「くびれ」、「うねり」、「湾曲」が最小となるような最適な補正セグメントサイズサイズが、最適補正値テーブルTB2に格納されたことになる。
このため、ラインの「くびれ」、「うねり」、「湾曲」が最小となるような最適な補正セグメントサイズサイズが、最適補正値テーブルTB2に格納されたことになる。
以後に行う実際のマスク製造におけるOPCでは、この最適補正値テーブルTB2を参照して、OPC補正をOPCブロック(c)が実行する。
これによりOPC処理時間の短縮化やOPCによる補正精度の向上を図ることができる。
これによりOPC処理時間の短縮化やOPCによる補正精度の向上を図ることができる。
なお、うねり補正値テーブルTB1の記憶内容を、最適補正値(最適な補正セグメントサイズ(SS)等)で書き換えて、これを最適補正値テーブルとしてもよい。この場合、最適補正値テーブルTB2は不要である。
今までの記載では、パターン種やAC−G距離Dac-gを一定としたが、実際のLSIデバイスパターンは様々なパターンが存在し、それに応じてパターン種やAC−G距離Dac-gを多数用意し、その組み合わせ数だけ上述したOPC補正を実行する必要がある。そのため、パラメータを換える等の作業が煩雑となり、誤った処理がなされる可能性もある。
本実施形態では、その煩雑さを軽減可能なアルゴリズムを有するOPC補正の繰り返し手法を新たに提案する。
以下、この手法を、図4に示すフローチャートに従って説明する。このとき必要に応じて他の図面(図1等)を参照する。なお、この図4には、図3で述べたOPCの手法を含むが、その部分の説明は簡略化する。
以下、この手法を、図4に示すフローチャートに従って説明する。このとき必要に応じて他の図面(図1等)を参照する。なお、この図4には、図3で述べたOPCの手法を含むが、その部分の説明は簡略化する。
<ステップS1>
図1に示すOPCパラメータ設定ブロック(a)にて、OPC精度検査対象パターン(被シミュレーションパターン)を検討し、選択する。被シミュレーションパターンは実際のデバイスパターン(実設計パターン)に基づいて選択する。このときの被シミュレーションパターンは実設計パターンそのままではなく、実設計パターンから代表的なパターン群を漏れなく抽出したものを、たとえばシフタ高さ(S.H.)、シフタ幅(S.W.)、シフタ間隔(S.C.)、近接するラインとシフタのピッチ(Pitch)等で水準振りを行ったものを用いる(図5参照)。これに対し、実設計パターンをそのままを被シミュレーションパターンに用いると、後述する最適補正セグメントテーブルの作成(S12)、そのための処理が煩雑になりすぎる。このため図4に示すステップS1では、実設計パターンの代表的なものを上述したように水準振りして用いるようにしている。
図1に示すOPCパラメータ設定ブロック(a)にて、OPC精度検査対象パターン(被シミュレーションパターン)を検討し、選択する。被シミュレーションパターンは実際のデバイスパターン(実設計パターン)に基づいて選択する。このときの被シミュレーションパターンは実設計パターンそのままではなく、実設計パターンから代表的なパターン群を漏れなく抽出したものを、たとえばシフタ高さ(S.H.)、シフタ幅(S.W.)、シフタ間隔(S.C.)、近接するラインとシフタのピッチ(Pitch)等で水準振りを行ったものを用いる(図5参照)。これに対し、実設計パターンをそのままを被シミュレーションパターンに用いると、後述する最適補正セグメントテーブルの作成(S12)、そのための処理が煩雑になりすぎる。このため図4に示すステップS1では、実設計パターンの代表的なものを上述したように水準振りして用いるようにしている。
被シミュレーションパターンの実例の一部を図5(A)〜図5(C)に示す。ここでは7本ライン、2本ライン、孤立ラインの例を示している。図5(D)および図5(E)に示す図表に、シフタ高さ(S.H.)、シフタ間隔(S.C.)およびピッチ(Pitch)の具体的数値を示す。
<ステップS2>
図1に示すOPCパラメータ設定ブロック(a)において、OPC検査を行う際に用いる複数の補正セグメントサイズを決定し、そのうち1つを選択し、OPCブロック(c)に出力する。
補正セグメントサイズの決定では、マスク作成限界も考慮する。たとえば65nmノードの場合、マスク作成上許される補正セグメントサイズは約65nm程度なので、このとき選択する最小の補正セグメントサイズは65nmとし、上限を300nmとして、その範囲で補正セグメントサイズのステップを10〜20nmで等間隔にする。前述したようにシミュレーションを何度も繰り返す場合は、最初は補正セグメントサイズの範囲を大きめにしておき、ある程度シミュレーション結果がターゲット寸法に近くなってきたら、範囲を絞り込んで最適解を探していくというやり方が望ましい。
図1に示すOPCパラメータ設定ブロック(a)において、OPC検査を行う際に用いる複数の補正セグメントサイズを決定し、そのうち1つを選択し、OPCブロック(c)に出力する。
補正セグメントサイズの決定では、マスク作成限界も考慮する。たとえば65nmノードの場合、マスク作成上許される補正セグメントサイズは約65nm程度なので、このとき選択する最小の補正セグメントサイズは65nmとし、上限を300nmとして、その範囲で補正セグメントサイズのステップを10〜20nmで等間隔にする。前述したようにシミュレーションを何度も繰り返す場合は、最初は補正セグメントサイズの範囲を大きめにしておき、ある程度シミュレーション結果がターゲット寸法に近くなってきたら、範囲を絞り込んで最適解を探していくというやり方が望ましい。
<ステップS3>
図1〜図3を用いて既に説明したように、ステップS1で選択したパターンにステップS2で決定した補正セグメントサイズ(SS)の一つを選択し、OPCを実施する。
図1〜図3を用いて既に説明したように、ステップS1で選択したパターンにステップS2で決定した補正セグメントサイズ(SS)の一つを選択し、OPCを実施する。
<ステップS4>
OPC後のマスクパターンをシミュレーションにかけ、レジストまたはエッチング後のパターンの輪郭図(プリントイメージ)を発生させる。
図6に、このプリントイメージの具体例を示す。このプリントイメージは図3(C)に対応し、ターゲットパターンPのシフタ配置領域(光透過領域)に、端部がラウンドしているが、幅としてはターゲットに近い最終仕上がりイメージ(仮想パターン)が発生している。
OPC後のマスクパターンをシミュレーションにかけ、レジストまたはエッチング後のパターンの輪郭図(プリントイメージ)を発生させる。
図6に、このプリントイメージの具体例を示す。このプリントイメージは図3(C)に対応し、ターゲットパターンPのシフタ配置領域(光透過領域)に、端部がラウンドしているが、幅としてはターゲットに近い最終仕上がりイメージ(仮想パターン)が発生している。
<ステップS5>
ステップS4で発生させた輪郭図から寸法検査できるように、ポリゴンを発生させる。
図7は、ポリゴン発生後の輪郭図の一部を拡大して示す。
ここで発生させるポリゴンは、たとえば図示のように幅が最大で10nm程度と細かい微小領域(矩形領域)を、仕上がりイメージ内一杯に配置したときに、全ての微小領域をマージしたものである。この微小領域は次に示す寸法測定のスケール(測定ステップ)を与えるものである。ライン端部ではポリゴンと仕上がりイメージの差が大きいが、その部分はアクティブ領域ACから外れている。寸法測定はアクティブ領域AC内のラインを対象とすることから、そこでのポリゴンと仕上がりイメージの差は殆どない。なお、仕上がりイメージの精度が高く「うねり」等が十分抑圧されている場合、ポリゴンの微小領域の幅を10nm程度より大きくすることも可能である。
ステップS4で発生させた輪郭図から寸法検査できるように、ポリゴンを発生させる。
図7は、ポリゴン発生後の輪郭図の一部を拡大して示す。
ここで発生させるポリゴンは、たとえば図示のように幅が最大で10nm程度と細かい微小領域(矩形領域)を、仕上がりイメージ内一杯に配置したときに、全ての微小領域をマージしたものである。この微小領域は次に示す寸法測定のスケール(測定ステップ)を与えるものである。ライン端部ではポリゴンと仕上がりイメージの差が大きいが、その部分はアクティブ領域ACから外れている。寸法測定はアクティブ領域AC内のラインを対象とすることから、そこでのポリゴンと仕上がりイメージの差は殆どない。なお、仕上がりイメージの精度が高く「うねり」等が十分抑圧されている場合、ポリゴンの微小領域の幅を10nm程度より大きくすることも可能である。
<ステップS6>
このステップS6では、アクティブ領域ACのエッジからゲート配線等のライン端までの距離(AC−G距離Dac-g)を決定し、アクティブ領域ACを定める。このアクティブ領域ACとAC−G距離Dac-gとの関係を図8に示す。図8は、その開口部(光透過領域)を仕上がりイメージで形成したパターンを示す。
ここで決定するAC−G距離Dac-gは、仕上がりイメージの端部がラウンドしている等の影響を十分抑圧できる範囲で最小値とすることが望ましく、デザインルールの設定に大きく影響を及ぼす。
とくに回路設計上はチップサイズを小さくしたいために、AC−G距離Dac-gをたとえば80nm以下と出来るだけ小さくしたい。ところが、AC−G距離Dac-gを小さくすればするほど、ライン幅補正精度が落ちる。つまり、「くびれ」、「うねり」あるいは「湾曲」が十分抑えられていても、AC−G距離Dac-gが小さすぎると、寸法測定に上述したアクティブ領域端部のラウンディングが影響し、その測定誤差が大きく、結果として、ライン幅補正精度が低下する。このように、AC−G距離Dac-gは、ライン幅補正精度とトレードオフの関係にある。
一方で、ラウンディングの程度はパターン種やシミュレーション精度に応じて常に変動する。
そこで本例では、AC−G距離Dac-gについても、チップサイズ縮小の要請から設計者が要求する値(最小値)から、ラウンディングを考慮してリソグラフィ技術者が予想する最大値までの範囲内で多くの水準を予め設けておき、ステップS6では、その一つを選択する。
このステップS6では、アクティブ領域ACのエッジからゲート配線等のライン端までの距離(AC−G距離Dac-g)を決定し、アクティブ領域ACを定める。このアクティブ領域ACとAC−G距離Dac-gとの関係を図8に示す。図8は、その開口部(光透過領域)を仕上がりイメージで形成したパターンを示す。
ここで決定するAC−G距離Dac-gは、仕上がりイメージの端部がラウンドしている等の影響を十分抑圧できる範囲で最小値とすることが望ましく、デザインルールの設定に大きく影響を及ぼす。
とくに回路設計上はチップサイズを小さくしたいために、AC−G距離Dac-gをたとえば80nm以下と出来るだけ小さくしたい。ところが、AC−G距離Dac-gを小さくすればするほど、ライン幅補正精度が落ちる。つまり、「くびれ」、「うねり」あるいは「湾曲」が十分抑えられていても、AC−G距離Dac-gが小さすぎると、寸法測定に上述したアクティブ領域端部のラウンディングが影響し、その測定誤差が大きく、結果として、ライン幅補正精度が低下する。このように、AC−G距離Dac-gは、ライン幅補正精度とトレードオフの関係にある。
一方で、ラウンディングの程度はパターン種やシミュレーション精度に応じて常に変動する。
そこで本例では、AC−G距離Dac-gについても、チップサイズ縮小の要請から設計者が要求する値(最小値)から、ラウンディングを考慮してリソグラフィ技術者が予想する最大値までの範囲内で多くの水準を予め設けておき、ステップS6では、その一つを選択する。
<ステップS7>
ステップS6で定めたアクティブ領域ACのライン部分に対して、図8に示すように、仕上がりイメージ間隔で規定されるライン幅の最大CDと最小CDを求め、その差(OPC残渣)を計算する。この最大CDと最小CDの検出は、ステップS5でポリゴンを発生させていることから、その検出のステップと箇所が既に設定されており、極めて短い時間に自動で実行できる。
なお、OPC残渣を最大CDと最小CDの差と定義する必要は必ずしもなく、目的に応じてたとえば、ライン長さ方向中心位置における仕上がりイメージ間隔(中心CD)とターゲットパターンにおけるライン幅との差で定義してもよいし、又は、単に最小CD等で定義してもよい(図8参照)。
ステップS6で定めたアクティブ領域ACのライン部分に対して、図8に示すように、仕上がりイメージ間隔で規定されるライン幅の最大CDと最小CDを求め、その差(OPC残渣)を計算する。この最大CDと最小CDの検出は、ステップS5でポリゴンを発生させていることから、その検出のステップと箇所が既に設定されており、極めて短い時間に自動で実行できる。
なお、OPC残渣を最大CDと最小CDの差と定義する必要は必ずしもなく、目的に応じてたとえば、ライン長さ方向中心位置における仕上がりイメージ間隔(中心CD)とターゲットパターンにおけるライン幅との差で定義してもよいし、又は、単に最小CD等で定義してもよい(図8参照)。
<ステップS8>
ステップS6で設定したAC−G距離Dac-gの水準の全てについてOPC残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップS6で、未だ選択されていないAC−G距離Dac-gを一つ選択し、ステップS7でOPC残渣を算出する。
これらの処理(ステップS6〜S8)を、ステップS8にてAC−G距離Dac-gの水準の全てについてOPC残渣の算出が終了するまで繰り返す。
ステップS6で設定したAC−G距離Dac-gの水準の全てについてOPC残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップS6で、未だ選択されていないAC−G距離Dac-gを一つ選択し、ステップS7でOPC残渣を算出する。
これらの処理(ステップS6〜S8)を、ステップS8にてAC−G距離Dac-gの水準の全てについてOPC残渣の算出が終了するまで繰り返す。
<ステップS9>
ステップS2で入力した補正セグメントサイズ(SS)の水準の全てについてOPCおよびその残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップS2で、未だ選択されていない補正セグメントサイズ(SS)を一つ選択し、ステップS3〜S8を実行する。
これらの処理(ステップS2〜S9)を、ステップS9にて補正セグメントサイズ(SS)の水準の全てについてOPCおよびその残渣の算出が終了するまで繰り返す。
ステップS2で入力した補正セグメントサイズ(SS)の水準の全てについてOPCおよびその残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップS2で、未だ選択されていない補正セグメントサイズ(SS)を一つ選択し、ステップS3〜S8を実行する。
これらの処理(ステップS2〜S9)を、ステップS9にて補正セグメントサイズ(SS)の水準の全てについてOPCおよびその残渣の算出が終了するまで繰り返す。
続いて、シフタ高さ(S.H.)、シフタ幅(S.W.)、シフタ間隔(S.C.)、近接するラインとシフタのピッチ(Pitch)等が異なる全てのパターン種について処理が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップS1で、未だ選択されていないパターン種を一つ選択し、ステップS2の補正セグメントサイズ(SS)の入力からステップS9におけるSS終了判定までを実行する。
これらの処理(ステップS1〜S9)を、ステップS9における他のパターン種終了判定が「Yes」となるまで繰り返す。この判定が「YES」になると、処理フローがつぎのステップS10に進む。
これらの処理(ステップS1〜S9)を、ステップS9における他のパターン種終了判定が「Yes」となるまで繰り返す。この判定が「YES」になると、処理フローがつぎのステップS10に進む。
ここまでで、調査する補正セグメントサイズ(SS)をたとえば100〜300nmまで10nm刻みの31水準選択し、パターン主がM種(たとえば100種)存在する場合、31×M(たとえば3100)回のOPCが実行され、同じ数のOPC出力結果が得られる。また、この(31×M)個のOPC出力結果に対し、同じだけ輪郭図(プリントイメージ)が発生し、さらに、それぞれのプリントイメージに対し、設定したAC−G距離Dac-gの数だけOPC残渣計算が実行される(たとえば数回から十数回の計算が実行される)。
この例では、OPCの実行やプリントイメージの発生は数千回、OPC残渣計算はさらに多く1万回を超える。したがって、この繰り返し処理において、補正セグメントサイズ(SS)やAC−G距離Dac-gのパラメータ選択を、人が結果を見ながら行っていたのでは作業が非常に煩雑である。
そこで、本実施形態では、ステップS9までの処理中におけるパラメータに識別番号等を付して、それをインクリメントすることにより、パラメータ選択を自動でCPUやマイクロコンピュータが行う。これにより作業の負担および時間が大幅に短縮される。
この例では、OPCの実行やプリントイメージの発生は数千回、OPC残渣計算はさらに多く1万回を超える。したがって、この繰り返し処理において、補正セグメントサイズ(SS)やAC−G距離Dac-gのパラメータ選択を、人が結果を見ながら行っていたのでは作業が非常に煩雑である。
そこで、本実施形態では、ステップS9までの処理中におけるパラメータに識別番号等を付して、それをインクリメントすることにより、パラメータ選択を自動でCPUやマイクロコンピュータが行う。これにより作業の負担および時間が大幅に短縮される。
<ステップS10>
パターン種とAC−G距離Dac-gごとに(補正セグメントサイズ)vs.(補正精度:OPC残渣)のグラフを作成し、そのグラフをディスプレイまたはプリントにより出力する。
パターン種とAC−G距離Dac-gごとに(補正セグメントサイズ)vs.(補正精度:OPC残渣)のグラフを作成し、そのグラフをディスプレイまたはプリントにより出力する。
図9(A)および図9(B)は、シフタ高さ(S.H.)=560nm、ライン数7本の場合に、補正セグメントサイズ(SS)を縦軸に、近接するラインとシフタのピッチ(Pitch)を横軸にとったマップ上で補正精度の良否を表すグラフである。
ここでOPC残渣(=最大CD−最小CD)が小さく補正精度が高いものをアルファベットの「A」、低いもの「C」、その中間を「B」で表す。また、「A」の中でもとくに補正精度が高く、許容限界値を大きく下回るものを「A+」ランクとし、それと許容限界値との間のものを「A」ランクとしている。「C」の中でも補正精度がとくに悪いものを「C−」ランク、次に悪いものを「C」ランクとしている。
図9(A)はAC−G距離Dac-g=130nm、図9(B)はAC−G距離Dac-g=150nmの場合であり、後者が前者に比べて補正精度が高いことが一目でわかる。また、補正セグメントサイズ(SS)やピッチ(Pitch)の最適範囲もAC−G距離Dac-gが異なると違ってくる。実際には、ランク付けが「赤」「黄」「青」それらの中間色で表示されるため、最適補正セグメントサイズ等の傾向が把握しやすい。
ここでOPC残渣(=最大CD−最小CD)が小さく補正精度が高いものをアルファベットの「A」、低いもの「C」、その中間を「B」で表す。また、「A」の中でもとくに補正精度が高く、許容限界値を大きく下回るものを「A+」ランクとし、それと許容限界値との間のものを「A」ランクとしている。「C」の中でも補正精度がとくに悪いものを「C−」ランク、次に悪いものを「C」ランクとしている。
図9(A)はAC−G距離Dac-g=130nm、図9(B)はAC−G距離Dac-g=150nmの場合であり、後者が前者に比べて補正精度が高いことが一目でわかる。また、補正セグメントサイズ(SS)やピッチ(Pitch)の最適範囲もAC−G距離Dac-gが異なると違ってくる。実際には、ランク付けが「赤」「黄」「青」それらの中間色で表示されるため、最適補正セグメントサイズ等の傾向が把握しやすい。
<ステップS11>
ステップS10で得られたグラフより、最適補正セグメントサイズを判断し決定する。このときパターン種と補正セグメントサイズ(SS)の関係があまり煩雑にならないようにシフタ高さ(S.H.)、シフタ幅(S.W.)及び/又はシフタ間隔(S.C.)(ライン幅)で最適補正セグメントサイズ(SS)のグルーピングを行った方が好ましい。
ステップS10で得られたグラフより、最適補正セグメントサイズを判断し決定する。このときパターン種と補正セグメントサイズ(SS)の関係があまり煩雑にならないようにシフタ高さ(S.H.)、シフタ幅(S.W.)及び/又はシフタ間隔(S.C.)(ライン幅)で最適補正セグメントサイズ(SS)のグルーピングを行った方が好ましい。
図10(A)〜図10(C)は、シフタ高さ(S.H.)を900nm以上、600nm未満、その中間でグルーピングした結果を示すグラフである。これにより、各グループで最適補正セグメントサイズ(SS)のピッチ(Pitch)依存性がどのように変化するかが一目でわかる。本例では、ピッチ(Pitch)が小さい側で最適補正セグメントサイズ(SS)が大きくなる傾向にあるが、その度合が、シフタ高さ(S.H.)が大きいほど顕著なことがわかる。
<ステップS12>
ステップS11で求めた最適補正セグメントサイズ(SS)のテーブルを作成する。
図11は、これにより作成したテーブルの記憶内容例を示す図表である。この図表は、上記ステップS11において得られた図10(A)〜図10(C)に基づいて作成したものである。
ここで図5(A)に示す7本のL/Sパターンに対して図10に示すように、補正セグメントサイズ(SS)と、シフタ高さ(S.H.)およびピッチ(Pitch)との関係が得られたとする。ただし、この時のAC−G距離Dac-gを、たとえば150nmに固定している。また、シフタ間隔(S.C.)、すなわちライン幅を80nmに固定している。
この場合、図10のグラフより、AC−G距離Dac-g=150nm、シフタ間隔(デザインゲート寸法)=80nmに対して、図11のような、シフタ高さ(S.H.)と、パターンのピッチ(Pitch)とをパラメータとした最適補正セグメントサイズ(SS)のルールテーブルが作成できる。最適補正セグメントサイズ(SS)は、シフタ高さ(S.H.)等のパラメータに対して変化量が等しい場合、このようなグループ分けができ、それに基づくルールテーブルの作成が可能である。これにより、マスク設計がより容易になる。なお、このテーブル作成では直線近似を用いたが、より複雑な場合は、最小二乗法などの近似手法を採用可能である。
ステップS11で求めた最適補正セグメントサイズ(SS)のテーブルを作成する。
図11は、これにより作成したテーブルの記憶内容例を示す図表である。この図表は、上記ステップS11において得られた図10(A)〜図10(C)に基づいて作成したものである。
ここで図5(A)に示す7本のL/Sパターンに対して図10に示すように、補正セグメントサイズ(SS)と、シフタ高さ(S.H.)およびピッチ(Pitch)との関係が得られたとする。ただし、この時のAC−G距離Dac-gを、たとえば150nmに固定している。また、シフタ間隔(S.C.)、すなわちライン幅を80nmに固定している。
この場合、図10のグラフより、AC−G距離Dac-g=150nm、シフタ間隔(デザインゲート寸法)=80nmに対して、図11のような、シフタ高さ(S.H.)と、パターンのピッチ(Pitch)とをパラメータとした最適補正セグメントサイズ(SS)のルールテーブルが作成できる。最適補正セグメントサイズ(SS)は、シフタ高さ(S.H.)等のパラメータに対して変化量が等しい場合、このようなグループ分けができ、それに基づくルールテーブルの作成が可能である。これにより、マスク設計がより容易になる。なお、このテーブル作成では直線近似を用いたが、より複雑な場合は、最小二乗法などの近似手法を採用可能である。
<ステップS13>
ステップS12で決定した最適補正セグメントサイズテーブルをマスク製造時のOPCへ反映させる。
図12は、マスク製造時のOPCにおけるOPCサイクル数(Iteration)とOPC残渣との関係を示すグラフである。
このグラフでは、図5(A)に示す7本のL/Sパターンを、シフタ高さ(S.H.)が600nm、パターンのピッチ(Pitch)が430nmで一定とし、最適補正セグメントサイズ(SS)が100nmのデータを上記テーブルから読み出して、集約(レジスト)パラメータモデル(LPM)を用いたシミュレーションを、補正パターンHP(図3参照)の幅を適宜変えながら繰り返し実行した。また、比較例として最適でない補正セグメントサイズ(SS)として、その値が50nm、80nmおよび120nmについても、同様に繰り返しシミュレーションを実行した。
このときシミュレーション条件は、光源波長を193nm、レンズ開口数NAを0.70、コヒーレンスファクターσを0.30、レジストコントラスト(LPMパラメータ)を12、レジスト膜厚を200nm、 吸収係数(LPMパラメータ)を0.8〜1.0μm、拡散長(LPMパラメータ)を30nmとした。
ステップS12で決定した最適補正セグメントサイズテーブルをマスク製造時のOPCへ反映させる。
図12は、マスク製造時のOPCにおけるOPCサイクル数(Iteration)とOPC残渣との関係を示すグラフである。
このグラフでは、図5(A)に示す7本のL/Sパターンを、シフタ高さ(S.H.)が600nm、パターンのピッチ(Pitch)が430nmで一定とし、最適補正セグメントサイズ(SS)が100nmのデータを上記テーブルから読み出して、集約(レジスト)パラメータモデル(LPM)を用いたシミュレーションを、補正パターンHP(図3参照)の幅を適宜変えながら繰り返し実行した。また、比較例として最適でない補正セグメントサイズ(SS)として、その値が50nm、80nmおよび120nmについても、同様に繰り返しシミュレーションを実行した。
このときシミュレーション条件は、光源波長を193nm、レンズ開口数NAを0.70、コヒーレンスファクターσを0.30、レジストコントラスト(LPMパラメータ)を12、レジスト膜厚を200nm、 吸収係数(LPMパラメータ)を0.8〜1.0μm、拡散長(LPMパラメータ)を30nmとした。
図12に示すように、最適化された補正セグメントサイズ(SS=100nm)では、他のサイズに比べて急速にOPC残渣が減ってOPCサイクル数が少なくて済むことがわかる。
ところで、実回路パターンでは、図13(A)のような非対称パターンも存在し得る。
その場合でも、エッジAとエッジBで、それぞれステップS12で作成したテーブルに基づいたOPC補正を行えばよい。すなわち、エッジA側の最適補正セグメントサイズはA側でのシフタ高さ(S.H.)=600nmとピッチ(Pitch)=200nmを基に決定し、エッジB側の最適補正セグメントサイズはB側でのシフタ高さ(S.H.)=1000nmとピッチ(Pitch)=400nmを基に決定すればよい。
その場合、図13(B)に示すように、補正セグメントサイズが非対称になる場合もあるが、つぎの補正精度チェック(S14)で不都合がなければそれで良く、もし不都合があれば被シミュレーションパターンの検討(S1)に戻り、再検討をすればよい。
その場合でも、エッジAとエッジBで、それぞれステップS12で作成したテーブルに基づいたOPC補正を行えばよい。すなわち、エッジA側の最適補正セグメントサイズはA側でのシフタ高さ(S.H.)=600nmとピッチ(Pitch)=200nmを基に決定し、エッジB側の最適補正セグメントサイズはB側でのシフタ高さ(S.H.)=1000nmとピッチ(Pitch)=400nmを基に決定すればよい。
その場合、図13(B)に示すように、補正セグメントサイズが非対称になる場合もあるが、つぎの補正精度チェック(S14)で不都合がなければそれで良く、もし不都合があれば被シミュレーションパターンの検討(S1)に戻り、再検討をすればよい。
<ステップS14>
実回路パターンに対しOPCを行った結果(補正後パターン)に対し、シミュレーション(たとえばORC:Optical Rule Check)、実験等で補正精度確認を行う。
ここで規格外の箇所が出た場合、被シミュレーションパターンの検討(S1)、補正セグメントサイズ(SS)の決定(S2)、AC−G距離Dac-gの設定(S6)の何れかに戻り、再検討を行う。ステップS6のAC−G距離Dac-gの再検討は直接チップ面積に影響を及ぼすので、デバイス能力、チップ全体としてのパフォーマンスとのバランスにより決定していく必要がある。
実回路パターンに対しOPCを行った結果(補正後パターン)に対し、シミュレーション(たとえばORC:Optical Rule Check)、実験等で補正精度確認を行う。
ここで規格外の箇所が出た場合、被シミュレーションパターンの検討(S1)、補正セグメントサイズ(SS)の決定(S2)、AC−G距離Dac-gの設定(S6)の何れかに戻り、再検討を行う。ステップS6のAC−G距離Dac-gの再検討は直接チップ面積に影響を及ぼすので、デバイス能力、チップ全体としてのパフォーマンスとのバランスにより決定していく必要がある。
つぎに、上述したOPC補正の具体例を述べる。
<例1>
図14は、図4に示す手順にしたがってOPC補正を行い、縦軸が補正セグメントサイズ(SS)、横軸がパターンのピッチ(Pitch)である補正精度の良否を表すグラフである。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ高さ(S.H.)が880nm、設計ゲート配線幅、すなわちシフタ間隔(S.C.)が80nm、AC−G距離Dac-gが150nmのものを用いた。このときアクティブ領域ACの長さ(図8参照)は、880nm(S.H)−150nm(Dac-g)×2=580nmとなる。図14は、図9と同様、パターンのピッチ(Pitch)が180〜500nmの範囲、補正セグメントサイズ(SS)が70〜340nmの範囲で、それぞれを10nm刻みで分割したときに、補正精度(最大CD−最小CD)をシミュレーションで求めたものを示している。
このときの大規模なフルチップエリアに対応した市販のシミュレーションツール、たとえば高速計算に適した「Kernel Convolution」の手法を適用しているものを用いた。シミュレーションの光学条件は、光源波長が193nm、レンズ開口数NAが0.70、コヒーレンスファクターσが0.30である。
図14は、図4に示す手順にしたがってOPC補正を行い、縦軸が補正セグメントサイズ(SS)、横軸がパターンのピッチ(Pitch)である補正精度の良否を表すグラフである。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ高さ(S.H.)が880nm、設計ゲート配線幅、すなわちシフタ間隔(S.C.)が80nm、AC−G距離Dac-gが150nmのものを用いた。このときアクティブ領域ACの長さ(図8参照)は、880nm(S.H)−150nm(Dac-g)×2=580nmとなる。図14は、図9と同様、パターンのピッチ(Pitch)が180〜500nmの範囲、補正セグメントサイズ(SS)が70〜340nmの範囲で、それぞれを10nm刻みで分割したときに、補正精度(最大CD−最小CD)をシミュレーションで求めたものを示している。
このときの大規模なフルチップエリアに対応した市販のシミュレーションツール、たとえば高速計算に適した「Kernel Convolution」の手法を適用しているものを用いた。シミュレーションの光学条件は、光源波長が193nm、レンズ開口数NAが0.70、コヒーレンスファクターσが0.30である。
図14に示すグラフの補正精度ランク付けは、前述した図9と同様である。図14には、各ランクにおけるOPC残渣の範囲を記載している。
図14では「A」ランクの領域が最適補正セグメントサイズに対応している。「A」ランクはOPC誤差が1〜2nmであることから、本例ではライン「うねり」の最大変動幅(=最大CD−最小CD)がどのピッチに対しても3nm以下に抑えられていることを、このグラフは示している。なお、OPCをしない場合は最大で10nm程度以上の「うねり」が発生する。
図14では「A」ランクの領域が最適補正セグメントサイズに対応している。「A」ランクはOPC誤差が1〜2nmであることから、本例ではライン「うねり」の最大変動幅(=最大CD−最小CD)がどのピッチに対しても3nm以下に抑えられていることを、このグラフは示している。なお、OPCをしない場合は最大で10nm程度以上の「うねり」が発生する。
また、図14の場合、そのグラフ上で最適補正セグメントサイズ(SS)の傾向を示すラインが描けることがわかる。
図15は、この図14に現れている補正ラインCLから求められる、最適補正セグメントサイズのテーブル内容である。
図15は、この図14に現れている補正ラインCLから求められる、最適補正セグメントサイズのテーブル内容である。
つぎに、AC−G距離Dac-gを110〜200nmまで10nmまたは20nm間隔で変化させたときのOPC結果について説明する。
図16(A)〜図18(C)は、このOPCによる得られた補正精度の良否を表すグラフである。ここで図14と同じ補正ラインCLが通る領域に着目する(図16〜図18では不図示)。
図16(A)〜図18(C)は、このOPCによる得られた補正精度の良否を表すグラフである。ここで図14と同じ補正ラインCLが通る領域に着目する(図16〜図18では不図示)。
AC−G距離Dac-gを200nmから次第に小さくしていくとOPC精度が「A−」ランク以上(OPC誤差が2nm以下)のライン「うねり」の厳しい規格に従えば、AC−G距離Dac-gが160nm(図17(B))までは上記補正ラインCL(図14参照)が通る全域で規格を満たす。AC−G距離Dac-gが14nm(図17(A))になると、一部規格を満たさない「B+」ランクの領域が点在してくる。
規格を緩めて「B」ランクまで許容させた場合、ライン「うねり」の程度を表すOPC残渣が5nmまでは規格内となる。このとき、AC−G距離Dac-gを130nm(図16(C))まで縮めることが可能である。
この補正ラインCLは規格合格が出やすい線であり、これに基づく制御も可能であるが、現実的には1回のシミュレーションで用いる補正セグメントサイズ(SS)は1つとすることが望ましい。パターンごとに補正セグメントサイズ(SS)を変えるための制御(およびテーブル)が煩雑となるからである。
そこで、この観点から、一定の補正セグメントサイズ(SS)で規格合格が出やすいAC−G距離Dac-gを検討する。
規格が厳しく「A−」ランク以上(OPC誤差が2nm以下)が要求される場合は、AC−G距離Dac-gを170nm(図17(C))とすると、最もランクが良好な補正セグメントサイズ(SS):210nm付近ではピッチが小さいパターンで規格外れが出やすく、AC−G距離Dac-gを180nm(図18(A))以上としなければならない。
一方、規格を緩めて「B」ランク以上(OPC誤差が5nm以下)とした場合、AC−G距離Dac-gが120nm(図16(B))ではどの補正セグメントサイズ(SS)おいても必ず「C」または「C−」ランクが存在し、最適補正セグメントサイズ(SS)が得られない。AC−G距離Dac-gを130nm(図16(C))にすると、補正セグメントサイズが140nm付近では、どのパターンのピッチ(Pitch)においても「C」および「C−」ランクとならないため、この140nm付近に最適補正セグメントサイズ(SS)が存在する。
規格が厳しく「A−」ランク以上(OPC誤差が2nm以下)が要求される場合は、AC−G距離Dac-gを170nm(図17(C))とすると、最もランクが良好な補正セグメントサイズ(SS):210nm付近ではピッチが小さいパターンで規格外れが出やすく、AC−G距離Dac-gを180nm(図18(A))以上としなければならない。
一方、規格を緩めて「B」ランク以上(OPC誤差が5nm以下)とした場合、AC−G距離Dac-gが120nm(図16(B))ではどの補正セグメントサイズ(SS)おいても必ず「C」または「C−」ランクが存在し、最適補正セグメントサイズ(SS)が得られない。AC−G距離Dac-gを130nm(図16(C))にすると、補正セグメントサイズが140nm付近では、どのパターンのピッチ(Pitch)においても「C」および「C−」ランクとならないため、この140nm付近に最適補正セグメントサイズ(SS)が存在する。
<例2>
例1のパターンが「うねり」形状なのに対して、本例2のパターンは「湾曲」形状とし、そのパターンに対するOPC補正を行った。
図19(A1)〜図19(B2)に、レジストとパターンの形状を示す。
図19(A1)と(A2)はシフタ高さ(S.H.)が520nmの場合(本例2)、図19(B1)と(B2)はシフタ高さ(S.H.)が880nmの場合(例1)である。
本例では、図19(A1)のレジストパターンR1が「湾曲」形状を有することから、これを補正するためのマスクパターンM1を図19(A2)のように形成する。これに対し、例1においては、図19(B1)のレジストパターンR2が「うねり」形状を有することから、これを補正するためのマスクパターンM2を図19(B2)のようになる。
以下、シフタ高さ(S.H.)が520nmのパターンを検討する。
例1のパターンが「うねり」形状なのに対して、本例2のパターンは「湾曲」形状とし、そのパターンに対するOPC補正を行った。
図19(A1)〜図19(B2)に、レジストとパターンの形状を示す。
図19(A1)と(A2)はシフタ高さ(S.H.)が520nmの場合(本例2)、図19(B1)と(B2)はシフタ高さ(S.H.)が880nmの場合(例1)である。
本例では、図19(A1)のレジストパターンR1が「湾曲」形状を有することから、これを補正するためのマスクパターンM1を図19(A2)のように形成する。これに対し、例1においては、図19(B1)のレジストパターンR2が「うねり」形状を有することから、これを補正するためのマスクパターンM2を図19(B2)のようになる。
以下、シフタ高さ(S.H.)が520nmのパターンを検討する。
図20(A)〜図21(B)は、図4に示す手順にしたがってOPC補正を行い、縦軸が補正セグメントサイズ(SS)、横軸がパターンのピッチ(Pitch)である補正精度の良否を表すグラフである。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ高さ(S.H.)が520nm、設計ゲート配線幅、すなわちシフタ間隔(S.C.)が80nm、AC−G距離Dac-gが110〜150nmの範囲を10nm刻みで変化させたものを用いた。このときアクティブ領域ACの長さ(図8参照)は、300nm(=520nm(S.H)−110nm(Dac-g)×2)〜580nm(=880nm(S.H)−150nm(Dac-g)×2)の範囲で変化する。
この図19(A)〜図20(B)は、図9と同様、パターンのピッチ(Pitch)が180〜500nmの範囲、補正セグメントサイズ(SS)が70〜340nmの範囲で、それぞれを10nm刻みで分割したときに、補正精度(最大CD−最小CD)をシミュレーションで求めたものを示している。各図に示すグラフの補正精度ランク付けは、前述した図9と同様である。
シミュレーションツール、シミュレーションの光学条件は前述した例1と同じである。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ高さ(S.H.)が520nm、設計ゲート配線幅、すなわちシフタ間隔(S.C.)が80nm、AC−G距離Dac-gが110〜150nmの範囲を10nm刻みで変化させたものを用いた。このときアクティブ領域ACの長さ(図8参照)は、300nm(=520nm(S.H)−110nm(Dac-g)×2)〜580nm(=880nm(S.H)−150nm(Dac-g)×2)の範囲で変化する。
この図19(A)〜図20(B)は、図9と同様、パターンのピッチ(Pitch)が180〜500nmの範囲、補正セグメントサイズ(SS)が70〜340nmの範囲で、それぞれを10nm刻みで分割したときに、補正精度(最大CD−最小CD)をシミュレーションで求めたものを示している。各図に示すグラフの補正精度ランク付けは、前述した図9と同様である。
シミュレーションツール、シミュレーションの光学条件は前述した例1と同じである。
この例2の場合においては、AC−G距離Dac-gが130nm(図20(C))でラインの「湾曲」形状の影響を、「A−」ランク以上(OPC誤差が2nm以下)2nm以下に抑えられることがわかる。このとき図20(C)に矢印で示すように、差最適補正セグメントサイズ(SS)を130nm付近で固定にすればよい。
「A−」ランク以上の厳しい規格を達成するために例1の「うねり」形状の補正ではAC−G距離Dac-gが160nm以上必要であったのに対して、本例2の「湾曲」形状の補正では、AC−G距離Dac-gが130nm以上と、相対的に補正精度を上げやすく、また、補正精度が同じならばAC−G距離Dac-gを縮小できるため余分な面積を省くことが可能である。
「A−」ランク以上の厳しい規格を達成するために例1の「うねり」形状の補正ではAC−G距離Dac-gが160nm以上必要であったのに対して、本例2の「湾曲」形状の補正では、AC−G距離Dac-gが130nm以上と、相対的に補正精度を上げやすく、また、補正精度が同じならばAC−G距離Dac-gを縮小できるため余分な面積を省くことが可能である。
<例3>
本例3は、図8に示すライン長さ方向中心位置におけるCD(中心CD)と、ターゲットパターンのライン幅とのずれ量(EPE:Edge Placement Error:EPE)の大きさによりOPC残渣を評価し、これを基にOPC補正を行った。
本例3は、図8に示すライン長さ方向中心位置におけるCD(中心CD)と、ターゲットパターンのライン幅とのずれ量(EPE:Edge Placement Error:EPE)の大きさによりOPC残渣を評価し、これを基にOPC補正を行った。
図22(A)〜図22(C)は、図4のステップS7で(最大CD−最小CD)の代わりにEPEを用いてOPC補正を行い、縦軸が補正セグメントサイズ(SS)、横軸がパターンのピッチ(Pitch)である補正精度の良否を表すグラフである。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ間隔(S.C.)が80nmと一定であるが、シフタ高さ(S.H.)を720、880、1200nmと変化させている。なお、この場合、AC−G距離Dac-gは補正精度に関与しないことから、図4のステップS6と、その終了確認(ステップS8)を省略可能である。
本例では、図5(A)に示す7本のL/Sパターンにおいて、そのシフタ間隔(S.C.)が80nmと一定であるが、シフタ高さ(S.H.)を720、880、1200nmと変化させている。なお、この場合、AC−G距離Dac-gは補正精度に関与しないことから、図4のステップS6と、その終了確認(ステップS8)を省略可能である。
この例3の場合、シフタ高さ(S.H.)が720nmである図22(A)の場合、シフタ高さ(S.H.)が1200nmである図22(C)の場合は、ほぼ全域で規格を「A−」ランク以上(OPC誤差が2nm以下)の規格を満たしている。また、シフタ高さ(S.H.)が880nmである図22(B)の場合でも、「B」ランク以上(OPC誤差が5nm以下)の緩い規格なら、そのほぼ全域で規格を満たしている。
このようにライン長さ中心のCDとターゲットパターンのライン幅とのずれ量(EPE)を用いた場合も有効に補正精度の評価が可能である。
このようにライン長さ中心のCDとターゲットパターンのライン幅とのずれ量(EPE)を用いた場合も有効に補正精度の評価が可能である。
なお、以上の3つの例は、ディスプレイまたはプリントアウトによりグラフを出力して人が評価してもよいが、規格に入るか否かはデータをスキャンして最適補正セグメントサイズ(SS)を求めることが可能であることから、CPUやコンピュータにより自動で評価可能である。この場合、自動評価手段は、たとえば、図1に示す各ブロックを制御するCPU内のプログラムの機能として実現される。
本実施の形態によれば、以下の利益が得られる。
第1に、パターンごとの最適補正セグメントサイズを容易に決定できることから、多種多様なパターン種が存在するデバイスレベルでの最適補正セグメントサイズ化が可能となり、補正精度向上に大きく貢献できる。加えて、指標である補正精度も自分で自由に定義づけすることも可能なので、目的に応じた最適補正セグメントサイズの設定が可能になる。
第2に、計算範囲(アクティブ領域AC)を指定することでアクティブ領域からライン端までの距離のデザインルールをシミュレーションベースで決定することができる。
第3に、本手法はレベンソン型位相シフトマスクを使用したゲートレイヤに限らず、他レイヤにも同様に適用でき、OPC精度向上に寄与できる。
第1に、パターンごとの最適補正セグメントサイズを容易に決定できることから、多種多様なパターン種が存在するデバイスレベルでの最適補正セグメントサイズ化が可能となり、補正精度向上に大きく貢献できる。加えて、指標である補正精度も自分で自由に定義づけすることも可能なので、目的に応じた最適補正セグメントサイズの設定が可能になる。
第2に、計算範囲(アクティブ領域AC)を指定することでアクティブ領域からライン端までの距離のデザインルールをシミュレーションベースで決定することができる。
第3に、本手法はレベンソン型位相シフトマスクを使用したゲートレイヤに限らず、他レイヤにも同様に適用でき、OPC精度向上に寄与できる。
(a)…OPCパラメータ設定ブロック、(b)…OPCモデルブロック、(c)…OPCブロック、(d)…OPC検証ブロック、TB1…うねり補正テーブル、TB2…最適補正値テーブル、P…ターゲットパターン、SS…補正セグメントサイズ、HP…補正パターン、AC…アクティブ領域、S.H.…シフタ高さ、S.C.…シフタ間隔、S.W.…シフタ幅、Pitch…パターンのピッチ、Dac-g…AC−G距離
Claims (5)
- 遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法であって、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するステップと、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップと、を有し、
前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行する
位相シフトマスクの製造方法。 - 前記シミュレーションの結果から最適な前記セグメントサイズを決定し、当該最適なセグメントサイズを、前記ラインパターンの種類と前記評価除外領域の長さに関連付けてテーブルに保管するステップを、さらに有し、
前記位相シフトマスクの製造時の近接効果補正において、マスク内で前記シフタ配置を行うラインパターンごとに、当該ラインパターンを有するデバイスの有効領域に対応した前記評価除外領域の長さに応じて、前記テーブルから前記最適なセグメントサイズを読み出して、前記近接効果補正パターンの配置ピッチを決定する
請求項1に記載の位相シフトマスクの製造方法。 - 前記シミュレーションの結果から前記シフタのパターン輪郭を発生させ、当該パターン輪郭を、直線の微小輪郭を有するポリゴンからなる近似パターンに変換し、前記微小輪郭の直線間距離からシフタ間距離のラインパターン長さ方向の分布を求めるステップと、
前記求めた分布から前記シフタ間距離の最大値と最小値を抽出し、抽出した最大値と最小値の差を、シフタ間距離の均一性の評価パラメータとして求めるステップと、
求めた評価パラメータに基づいて、最適な前記セグメントサイズを決定するステップと、
をさらに有する請求項1に記載の位相シフトマスクの製造方法。 - 遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正装置であって、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するパラメータ設定手段と、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する予測計算手段と、
前記パラメータ設定手段から前記予測計算手段に供給される、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる制御手段と、
を有する位相シフトマスクの近接効果補正装置。 - 遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正の手順として、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定する手順と、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する手順と、
前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる手順と、
をコンピュータベースの処理装置で実行させるためのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005121078A JP2006301184A (ja) | 2005-04-19 | 2005-04-19 | 位相シフトマスクの製造方法、近接効果補正装置およびプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005121078A JP2006301184A (ja) | 2005-04-19 | 2005-04-19 | 位相シフトマスクの製造方法、近接効果補正装置およびプログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006301184A true JP2006301184A (ja) | 2006-11-02 |
Family
ID=37469559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005121078A Pending JP2006301184A (ja) | 2005-04-19 | 2005-04-19 | 位相シフトマスクの製造方法、近接効果補正装置およびプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006301184A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10104818A (ja) * | 1996-09-30 | 1998-04-24 | Mitsubishi Electric Corp | 光近接効果補正方法 |
JP2000100692A (ja) * | 1998-09-21 | 2000-04-07 | Toshiba Corp | 設計パターン補正方法 |
JP2001042545A (ja) * | 1999-07-30 | 2001-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
JP2003344985A (ja) * | 2002-05-23 | 2003-12-03 | Mitsubishi Electric Corp | レイアウトパターンデータ補正装置 |
JP2005215587A (ja) * | 2004-02-02 | 2005-08-11 | Sony Corp | 位相シフトマスクの製造方法 |
-
2005
- 2005-04-19 JP JP2005121078A patent/JP2006301184A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10104818A (ja) * | 1996-09-30 | 1998-04-24 | Mitsubishi Electric Corp | 光近接効果補正方法 |
JP2000100692A (ja) * | 1998-09-21 | 2000-04-07 | Toshiba Corp | 設計パターン補正方法 |
JP2001042545A (ja) * | 1999-07-30 | 2001-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
JP2003344985A (ja) * | 2002-05-23 | 2003-12-03 | Mitsubishi Electric Corp | レイアウトパターンデータ補正装置 |
JP2005215587A (ja) * | 2004-02-02 | 2005-08-11 | Sony Corp | 位相シフトマスクの製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7571417B2 (en) | Method and system for correcting a mask pattern design | |
TWI486801B (zh) | 光罩、光罩佈線資料、非暫態之電腦可讀取儲存媒體及用於在一光罩佈線中放置次解析度輔助特徵之方法 | |
US7458059B2 (en) | Model of sensitivity of a simulated layout to a change in original layout, and use of model in proximity correction | |
US7627837B2 (en) | Model-based pattern characterization to generate rules for rule-model-based hybrid optical proximity correction | |
JP4538021B2 (ja) | 光近接効果の補正方法 | |
JP5491777B2 (ja) | フレア補正方法およびフレア補正プログラム | |
US9779186B2 (en) | Methods for performing model-based lithography guided layout design | |
JP5052625B2 (ja) | マスクのレイアウトを設計する方法及びプログラム | |
JP2006292941A (ja) | 光近接効果補正方法およびその装置 | |
US20110265047A1 (en) | Mask data processing method for optimizing hierarchical structure | |
US6785874B2 (en) | Layout verification method, program thereof, and layout verification apparatus | |
US8423920B2 (en) | Method of forming photomask by collecting verification data based on a layout of contour patterns | |
US8161422B2 (en) | Fast and accurate method to simulate intermediate range flare effects | |
JP2004077550A (ja) | マーク設計システム、マーク設計方法、マーク設計プログラムおよびこのマーク設計方法を用いた半導体装置の製造方法 | |
US20040230939A1 (en) | Calculating method, verification method, verification program and verification system for edge deviation quantity, and semiconductor device manufacturing method | |
JP6324044B2 (ja) | セルのパターンの作成方法、マスクパターンの作成方法、プログラム、情報処理装置、マスク製造方法 | |
JP2006301184A (ja) | 位相シフトマスクの製造方法、近接効果補正装置およびプログラム | |
JP2004061720A (ja) | プロセスモデルの作成方法及びその作成装置 | |
JP2011228586A (ja) | 評価マップの作成方法、システム、半導体装置の製造方法およびプログラム | |
JP4131981B2 (ja) | パターン予測方法およびプログラム | |
TWI398905B (zh) | 選擇性修正佈局圖形之方法 | |
CN101738849A (zh) | 一种修正掩膜布局图形的方法 | |
JP2007108716A (ja) | ルールモデルベース・ハイブリッド光学近接効果補正に対するルールを発生するためのモデルベースパターンの特徴化 | |
JP2006210669A (ja) | レジストパターン予測方法、その装置および記録媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101221 |