JP2006189576A - フォトマスクおよびその製造方法、電子素子の製造方法 - Google Patents

Abstract

【課題】 ネガ型フォトマスク作製時に生じる遮光パターンのラテラルエッチングを抑制し、パターン精度を向上させる。
【解決手段】 フォトマスク基板上において、デバイスチップ領域を囲む外部領域を露光し、ダミー遮光パターンを形成することにより、エッチング量を減少させる。
【選択図】 図７

Description

本発明は一般に半導体素子や磁気素子など電子素子の製造に係り、電子素子の製造に使われるフォトマスクおよびその製造方法、さらにかかるフォトマスクを使った電子素子の製造方法に関する。

半導体素子や磁気素子などの電子素子の製造では、フォトマスクを使った露光工程により、前記フォトマスク上に遮光パターンの形で担持されている素子パターンをシリコンウェハなどの基板上に転写する工程が一般的に行われている。

特に最近の高性能・高機能電子素子では素子パターンの微細化が進み、フォトマスク上の遮光パターンには、従来にもまして高い形状忠実性および高い寸法精度が要求されている。

このためフォトマスクの製造の際、前記遮光パターンの描画には一般に、高解像度の電子ビーム露光装置が使われ、またＣｒ膜などの遮光膜をパターニングして遮光パターンを形成するエッチング工程には、エッチングによるパターン変動が少ないドライエッチングが主に使われている。

一般にフォトマスクにはポジ型フォトマスクとネガ型フォトマスクとがあり、ポジ型フォトマスクは、ポジ型レジストを使って形成されるフォトマスク、ネガ型フォトマスクは、ネガ型レジストを使って形成されるフォトマスクである。
特開平１０−２００１０９号公報 特開２００２−２５２１６５号公報

図１（Ａ）〜（Ｄ）は、典型的なネガ型バイナリフォトマスクの形成工程を、図２（Ａ）〜（Ｄ）は、典型的なポジ型バイナリフォトマスクの形成工程を示す。

図１（Ａ）を参照するに、石英ガラス基板１１上にはＣｒ膜１２が遮光膜として形成されており、図１（Ａ）の工程では前記Ｃｒ膜１２上に形成されたレジスト膜１３を集束電子ビーム１４の直描により露光する。

前記レジスト膜１３ネガ型レジスト膜であり、図１（Ｂ）の工程において前記露光されたレジスト膜１３を現像することにより、図１（Ａ）の破線で示した露光部分に対応してレジストパターン１３Ａが形成される。

そこで図１（Ｃ）の工程において、前記レジストパターン１３Ａをマスクに前記Ｃｒ膜１２をドライエッチングすることにより、図１（Ｄ）に示すＣｒパターン１２Ａを遮光パターンとして石英ガラス基板１１上に担持するネガ型フォトマスクが得られる。

一方、ポジ型フォトマスクを形成する場合には、図２（Ａ）に示すように石英ガラス基板２１上にＣｒ膜２２を形成し、さらに前記Ｃｒ膜２２上に形成されたレジスト膜２３を集束電子ビーム２４により露光する。

ここで前記レジスト膜２３はポジ型レジスト膜であり、図２（Ｂ）の工程において前記露光されたレジスト膜２３を現像することにより、図２（Ａ）の破線で示した露光部分に対応してレジスト開口部２３Ａが形成される。

そこで図２（Ｃ）の工程において、前記レジストパターン２３Ａをマスクに前記Ｃｒ膜２２をドライエッチングすることにより、図２（Ｄ）に示すように開口パターン２２Ａを有する遮光膜２２を石英ガラス基板２１Ｃ上に担持するポジ型フォトマスクが得られる。

一般に、集束電子ビーム１４あるいは２４の直描によるレジスト膜１３あるいは２３の露光は時間がかかり、大面積を露光するのには適していない。このためネガ型フォトマスクの場合、図１（Ｂ）の現像工程で形成されるレジストパターン１３Ａの面積は限られており、図１（Ｃ）の工程でエッチング除去されるＣｒ膜１２の、フォトマスク全体に対する面積の割合（以下、「エッチング面積率」と称する）は、一般に大きな値を有する。これに対し、ポジ型フォトマスクの場合、図２（Ｂ）の現像工程で形成されるレジスト開口部２３Ａの面積は限られており、図２（Ｃ）の工程でエッチング除去されるＣｒ膜２２のエッチング面積率、すなわちフォトマスク全体に対する面積の割合は、一般に小さな値を有する。

図３は、このようにして形成されたフォトマスク、特にネガ型フォトマスクの概略を示す図である。

図３を参照するに、石英ガラス基板１１上にはデバイスチップ領域１１Ａがブラインドパターン１１Ｂにより囲まれて形成されており、さらに前記ガラス基板１１上には様々なマスク製造マーク１１Ｃがマスクアラインメントのために形成されている。先の図１（Ｃ）の製造工程からわかるように、ネガ型フォトマスクでは前記ブラインドパターン１１Ｂにより画成されるデバイスチップ領域１１Ａの外側の領域では、Ｃｒ膜１２は除去されており、したがって、透明な石英ガラス基板１１が露出している。

これに対し、ポジ型フォトマスクでは、図２（Ｃ）の工程からわかるようにデバイスチップ領域の外側領域においてＣｒ膜２２が除去されることがないため、石英がラス基板２１は、前記外側領域においてＣｒ膜２２により連続的に覆われている。

なお、図３のネガ型フォトマスクにおけるブラインドパターン１１Ｂは、シリコンウェハなどの基板上に転写する際の多重露光を防止するために設けられている。

さて、前記デバイスチップ領域１１Ａには、露光したいデバイスパターンが、Ｃｒ遮光パターンの形で形成されている。特にポジ型フォトマスクの場合には、前記デバイスチップ領域１１Ａ中には、ビアホール／コンタクトホールパターンや配線パターンが形成されることが多く、一方、ネガ型フォトマスクの場合には、前記デバイスチップ領域１１Ａと同様なデバイスチップ領域には、素子分離膜パターンやゲートパターンなどが形成されることが多い。

さて、一般にドライエッチングにおいては、エッチング面積が大きくなるにつれ、エッチング速度が低下し、エッチングに要する時間が長くなる傾向があることが知られている。このため、特にエッチング面積率の大きなネガ型フォトレジストの場合、図１（Ｃ）のドライエッチング工程においてレジストパターン１３Ａに対してＣｒ膜１２を高い選択性をもって除去できるエッチングを適用する必要があるが、このような選択性の高いドライエッチングは一般に異方性が弱く、図４中に矢印で示すようにラテラルエッチングに伴い生じるエッチングバイアスの結果、パターン精度が低下しやすいことが知られている。その際、エッチングバイアス量は、エッチングされる面積に依存し、ポジ型フォトマスクとネガ型フォトマスクで、また細いパターンと太いパターンとで、エッチングバイアス量、したがって得られるＣｒパターンのパターン幅が変化してしまう問題が生じる。

先にも説明したように、最近の超微細化半導体装置の製造においては、ネガ型フォトマスクもポジ型フォトマスクと同様な高い精度を有する必要があり、特にこのようなネガ型フォトマスク製造時におけるエッチングバイアスの抑制技術が求められている。

本発明は一の側面において、ネガ型レジストを用いて作製されたフォトマスクであって、デバイスチップ領域が画成された透明基板と、前記透明基板上、前記デバイスチップ領域中に形成された遮光デバイスパターンと、前記透明基板上、前記デバイスチップ領域の外側に形成されたダミー遮光パターンとよりなることを特徴とするフォトマスクを提供する。

また本発明は他の側面において、基板上の遮光膜上に形成されたネガレジストを露光し、前記基板上のデバイスチップ領域にネガレジストパターンを形成する工程と、前記デバイスチップ領域において前記ネガレジストパターンをマスクに前記遮光膜をパターニングし、前記基板上、前記デバイスチップ領域に前記遮光膜により素子パターンを形成する工程とよりなるフォトマスクの製造方法であって、さらに前記基板上の前記デバイスチップ領域外の外部領域において前記ネガレジストを露光する工程を含むことを特徴とするフォトマスクの製造方法を提供する。

さらに本発明は、このようなフォトマスクを使った露光工程を含む電子装置の製造方法を提供する。

本発明によれば、ネガ型レジストを用いて作製されたフォトマスクにおいて、素子パターンに対応した遮光パターンが形成されるデバイスチップ領域の外側に、ダミー遮光パターンを形成することにより、遮光膜をドライエッチングして前記遮光パターンを形成する債に必要なエッチング量が大幅に減少し、大面積の遮光膜をエッチングする際に従来生じていた、素子パターンを形成する遮光パターンの、ラテラルエッチングに起因する精度の低下の問題が解消される。

［第１実施例］
図５（Ａ）は、ポジ型フォトマスクのデバイスチップ領域におけるＣｒパターン占有面積率（デバイスチップ内描画面積率）と、石英ガラス基板２１全面において図２（Ｃ）のドライエッチング工程でエッチング除去されるＣｒ膜２２の割合、すなわちエッチング面積率の関係を、図５（Ｂ）は、ネガ型フォトマスクの場合における、同様なデバイスチップ領域におけるＣｒパターン占有面積率（デバイスチップ内描画面積率）と、前記石英ガラス基板１１前面におけるＣｒ膜１１のエッチング面積率の関係を示す。ただし、◆は前記デバイスチップ領域が１００×８０ｍｍの大きさを、■は前記デバイスチップ領域が１００×１２０ｍｍの大きさを、さらに△は前記デバイスチップ領域が１０８×１３２ｍｍの大きさを有する場合を示す。図５（Ａ）および（Ｂ）の関係は、本発明者が、本願発明の基礎となる研究において見出したものである。

ポジ型フォトマスクの場合、デバイスチップ領域に形成されるパターンは、Ｃｒパターンの占有面積率が５％以下のホールパターンと、面積率が３０〜４０％の配線パターンとに大別され、それぞれレチクルを形成する。ポジ型フォトマスクの場合、ホールパターンでＣｒ膜のエッチング面積率は３〜５％程度、配線パターンでも１５〜３０％程度が一般的である。

これに対しネガ型フォトマスクの場合、デバイスチップ領域１１Ａに形成されるパターンは素子分離構造パターンやゲートパターンであってＣｒパターン占有面積（デバイスチップ内描画面積率）は３０〜４０％となる。そこでこのようなＣｒパターン占有面積を有するネガ型フォトマスクの場合、エッチング面積率は７０〜８５％程度となり、ポジ型フォトマスクと比べるとはるかに大きいことがわかる。

図６は、ネガ型フォトマスクおよびポジ型フォトマスクにおいて、幅が４００ｎｍのラインパターンを使い、パターン間隔を変化させてピッチの異なるラインアンドスペースパターンを形成した場合の、ピッチとエッチングバイアス量との関係を示す。図６の関係も、本発明者が、本願発明の基礎となる研究において見出したものである。

図６を参照するに、◆はネガ型フォトマスクの場合を、■はポジ型フォトマスクの場合を示しているが、被エッチング面積率が大きく、また図１（Ｃ）のドライエッチング工程において高い選択性を要求されるネガ型フォトマスクではエッチングバイアス量が４０ｎｍを超え、しかもピッチに依存して変化するのがわかる。これに対し、被エッチング面積率が小さく、図２（Ｃ）のドライエッチング工程において強力なドライエッチングを使えるポジ型フォトマスクの場合には、エッチングバイアス量はせいぜい１０ｎｍ弱で、しかもエッチングバイアス量のパターンピッチ依存性は小さいことがわかる。

図７（Ａ），（Ｂ）は、本発明の第１実施例によるネガ型フォトマスク４０の構成を示す。ただし図７（Ａ）は前記ネガ型フォトマスク４０の平面図を、図７（Ｂ）は図７（Ａ）中、線Ａ−Ａ‘に沿った断面図を示す。

図７（Ａ），（Ｂ）を参照するにネガ型フォトマスク４０は、図３のネガ型フォトマスクと同様に、石英ガラス基板４１上に形成されており、前記石英ガラス基板４１上においてブラインドパターン４２Ｂにより画成されたデバイスチップ領域４１Ａ中に形成された、Ｃｒパターンなどよりなり素子パターンに対応した遮光デバイスパターン４２Ｂと、前記石英ガラス基板４１上、前記デバイスチップ領域４１Ａの外側領域４１Ｄに形成された、同じくＣｒパターンなどよりなる製造マークパターン４２Ｃとを含んでいるが、本実施例のネガ型フォトマスク４０では、前記石英ガラス基板４１上、前記外側領域４１Ｄに、前記製造マークパターン４１Ｃを避けて、連続的なダミー遮光膜パターン４２Ｄが形成されている。

図８（Ａ）〜（Ｄ）は、前記フォトマスク４０の作製工程を示す。ただし図８（Ａ）〜（Ｄ）は、図７（Ｂ）に対応した、前記線Ａ−Ａ‘に沿った断面図を示す。

図８（Ａ）を参照するに、前記石英ガラス基板４１上にはＣｒなどの遮光膜４２が形成されており、さらに前記遮光膜４２上にネガ型レジスト膜４３を塗布した後、電子ビーム露光装置内において、電子ビームＥＢ１，ＥＢ２により描画を行い、前記デバイスチップ領域４１Ａにおいては、前記素子パターン４２Ａを電子ビームＥＢ１により、また前記デバイスチップ領域４１Ａの外側領域４１Ｄにおいて、前記ダミー遮光膜パターン４２Ｄを、電子ビームＥＢ２により描画する。ここで前記ブラインドパターン４１Ｂは、前記ダミー遮光膜パターン４２Ｄに含めている。その際、前記石英ガラス基板４１のエッジ部４１Ｅは、電子ビーム露光装置の治具（クランプ機構）５１により保持されているため、かかるエッジ部４１Ｅでは電子ビームＥＢ２によるレジスト膜４３の露光はなされない。

次に図８（Ｂ）の工程において、このようにして描画された前記ネガ型レジスト膜４３が現像され、図８（Ａ）において破線で示した露光部に対応して、前記デバイスチップ領域４１Ａにおいては素子パターンに対応したレジストパターン４３Ａが、前記外側領域４１Ｄにおいてレジストパターン４３Ｄが形成される。また前記図（Ａ）の工程では前記外側領域４１Ｄにおいて、前記図７（Ａ）に示した製造マークパターン４２Ｃに対応した描画がなされ、図８（Ｂ）の工程では、前記レジスト膜４３の現像の結果、かかる製造マークパターン４２Ｃに対応したレジストパターンが形成されている。

さらに図８（Ｃ）の工程において、前記レジストパターン４３Ａ，４３Ｄをマスクに前記Ｃｒ膜４２がドライエッチングされ、前記デバイスチップ領域４１Ａに対応して遮光素子パターン４２Ａが、また前記外側領域４１Ｄに対応して連続的なダミー遮光パターン４２Ｄが形成される。また同時に、図示はしないがフォトマスクの製造マークパターン４２Ｃが、前記外側領域４１Ｄに形成される。

さらに図８（Ｄ）の工程において、前記レジストパターン４３Ａおよび４３Ｄを除去することにより、図７（Ｂ）のフォトマスクが得られる。その際、このようにネガ型レジストを使って作製されるネガ型フォトマスクでは、前記石英ガラス基板４１のエッジ部４１Ｅにおいてレジスト膜４３が、前記電子ビーム露光装置の保持治具５１により保持されるため露光されず、このため図８（Ｂ）の現像工程では、かかるエッジ部４１ＥにおいてＣｒ膜４２が露出され、図８（Ｃ）のドライエッチング工程でエッチング除去される。

このため、図８（Ｄ）の工程で得られるフォトマスクは、前記連続的なダミー遮光パターン４２Ｄ中に、石英ガラス基板４１のエッジ部４１Ｅに対応して開口部ないしカットアウト部４２ｄが形成される特徴を有する。

本実施例によれば、このようにダミー遮光膜パターン４２Ｄを形成することにより、図３（Ｃ）のドライエッチング工程におけるＣｒ膜４２のエッチング面積が減少し、図１（Ａ）〜（Ｄ）で説明した、従来のＣｒ膜を大面積にわたりドライエッチングすることに伴う問題点が解消される。

図９は、図８（Ｃ）のドライエッチング工程におけるＣｒ膜４２の被エッチング面積率とデバイスチップ内の素子パターン占有面積率（デバイスチップ内描画面積率）との関係を示す。

図９を参照するに、本実施例によれば先に説明した図５（Ｂ）の同様なネガ型フォトマスク作製時の関係と比較して被エッチング面積率が大幅に減少しており、これに伴って、図１０に矢印示すように、エッチングバイアス量が２０ｎｍ弱まで大幅に減少しているのがわかる。このエッチングバイアス量は、図６で示したポジ型フォトマスク作製時のエッチングバイアス量にほぼ等しい値になっている。また、このように被エッチング面積率が減少した結果、図１０よりわかるようにエッチングバイアス量のパターン密度依存性も、ポジ型フォトマスクの場合と同程度まで減少していることがわかる。

すなわち、本実施例によるネガ型フォトマスクを使うことにより、半導体基板上に露光されるパターンのパターン精度を向上させることが可能になる。

なお、図７の平面図よりわかるように、前記外側領域４１Ｄに形成される製造マークパターン４２Ｃを覆わないように、前記ダミー遮光膜パターン４２Ｄには、前記製造マークパターン４２Ｃに対応して開口部４２Ｆが形成される。

なお、本実施例において前記ダミー遮光膜パターン４２Ｄは連続膜である必要はなく、図１１に示すように、必要に応じてカットアウトパターン４２Ｇあるいはその他のパターンを形成されていてもよい。

［第２実施例］
図１２（Ａ），（Ｂ）は、本発明の第２実施例によるフォトマスクの作製工程、特に図８（Ａ）の描画工程において使われる露光データを示す。

図１２（Ａ），（Ｂ）を参照するに、図１２（Ａ）の露光データは、図８（Ａ）の描画工程において前記デバイスチップ領域４１Ａ中に電子ビームＥＢ１により素子パターン４２Ａおよびマスク製造マークパターン４２Ｃを描画するために使われるデータで、これに対し図１２（Ｂ）の露光データは図８（Ａ）の露光工程において、前記外側領域４１Ｄ中に電子ビームＥＢ2により、前記ブラインドパターン４２Ｂを含むダミー遮光パターン４２Ｄを簿描画するために使われるデータであり、本実施例において図８（Ａ）のデータを使った描画と図８（Ｂ）のデータを使った描画とを別々に実行する。

フォトマスク上に最近の微細化された半導体装置の素子パターンあるいはマスク製造マークパターンを描画する場合には、一般に描画誤差を低減するために、描画プロセスを繰り返し、描画領域を少しずつずらしながら行う、いわゆる多重描画技術が一般的に使われている。一方、このような多重描画技術を使うと、描画誤差は抑制されるものの、描画のスループットは必然的に低下する。

本実施例では、前記ダミー遮光パターン４２Dの描画には高い精度は要求されないため、図１２（Ｂ）に示すダミー遮光パターン４２Ｄの露光データを図１２（Ａ）に示す素子パターン４２Ａおよびマスク製造パターン４２Ｃの露光データから切り離し、図８（Ａ）の描画工程では、前記素子パターン４２Ａおよびマスク製造マークパターン４２Ｃの描画を、図１２（Ａ）の露光データを使い、多重描画技術を使用して電子ビームＥＢ1により行い、さらに前記ダミー遮光パターン４２Ｄの描画を、図１２（Ｂ）の露光データを使い、多重描画技術を使用せずに電子ビームＥＢ2により行う。これにより、前記ダミー遮光パターン４２Ｄの描画に伴うマスク作製時間の増大を最小限に抑制することが可能になる。

[第３実施例]
図１３は、本発明の第３実施例によるフォトマスクの作製工程を示す。

本実施例においても前記素子パターン４２Ａおよびマスク製造マークパターン４２Ｃの描画を、ダミー遮光データ４２Ｄの描画から切り離して実行するが、本実施例では最初にステップ１においてデバイスチップ領域４１Ａ中における素子パターン４２Ａの描画を行い、ついでステップ２において前記外側領域４１Ｄにおけるマスク製造パターン４２Ｃの露光を行い、最後にステップ３においてブラインドパターン４２Ｂを含むダミー遮光パターンの描画を行う。

この最後のステップ３では描画する面積が大きく描画に時間がかかるため、例えばかかるダミー遮光パターン４２Ｄの描画がデバイスチップ領域４１Ａにおいて素子パターン４２Ａおよびマスク製造マークパターン４２Ｃの描画の間に行われた場合には、長時間行われるダミー遮光パターン４２Ｄの描画の後で描画を行うことに起因して、素子パターン４２Ａあるいはマスク製造マークパターン４２Ｃの描画に位置ずれ（主に「Closure」と呼ばれる）が生じやすいのに対し、本実施例ではこのような位置ずれを最小限に抑制することが可能になる。先にも述べたように、ダミー遮光パターンの描画では、高い精度は必要とされない。

また同様の効果は、本実施例においてステップ３の描画を最初に（ステップ１）行っても得られる。すなわち、本実施例では前記ダミーパターンの描画を、全体の描画の最初か最後に行うのが重要で、前記ステップ１とステップ２の順序は入れ替わっても差し支えない。

［第４実施例］
図１４は、本発明の第４実施例によるフォトマスクの作製工程を示す。

図１４を参照するに、本実施例においても図１３の実施例と同様に、デバイスチップ領域の描画をステップ１において、またマスク製造マークパターン４２Ｃの描画をステップ２において、先に図１２（Ａ）で説明した露光データを使って行い、ダミー遮光パターン４２Ｄの描画をステップ３において行うが、ステップ３で使われる露光データは、図１５に示すようにかっとアウト４２ｄあるいは４２Ｆの大きさを、露光機２を使う際に生じる中心ずれ（セントラリティ精度）を勘案して、図中に点線で示した図１２（Ｂ）のものよりも多少大きく形成し、ステップ３の描画工程において基板４１上に形成された製造マークパターン４２Ｃがダミーパターン４２Ｄにより覆われるのを回避している。

本実施例によれば、図１４中、ダミー遮光パターン４２Ｄを描画するステップ３の露光工程では、解像度の低い露光機を使うことが可能で、フォトマスク作製工程の効率を向上させることが可能になる。

［第５実施例］
以上の実施例では本発明を、石英ガラス基板上にＣｒなどの遮光パターンを直接に形成した、いわゆるバイナリ型のフォトマスクを例に説明したが、本発明はいわゆる超解像技術を使ったハーフトーンマスクの作製にあたっても有効である。

図１６（Ａ）〜（Ｆ）は、このようなハーフトーンマスクの作製工程を、デバイスチップ領域のプロセスについて示す。

図１６（Ａ）を参照するに、石英ガラス基板６１上には透過率が６％のハーフトーン膜６２およびＣｒ膜６３が順次形成され、Ｃｒ膜６３上にレジスト膜６４が形成される。

次いで図１６（Ｂ）の工程において前記レジスト膜６４が電子ビーム露光によりパターニングされ、パターニングされたレジスト膜６４をマスクに前記Ｃｒ膜６３をドライエッチングすることにより、前記Ｃｒ膜６３中に開口部６３Ａ，６３Ｂ，６３Ｃが形成される。

次に図１６（Ｃ）の工程において前記レジスト膜６４を除去し、前記Ｃｒ膜６３をマスクにその下のハーフトーン膜６２をドライエッチングすることにより、前記ハーフトーン膜６２中に開口部６２Ａ，６２Ｂ，６２Ｃが形成される。

さらに図１６（Ｄ）の工程において図１６（Ｃ）の構造上にレジスト膜６５を形成し、さらにこれを図１６（Ｅ）の工程でパターニングして前記Ｃｒパターン６２の一部を露出し、さらに図１６（Ｆ）の工程で前記レジスト膜６５をマスクに前記露出したＣｒ膜６３を除去することにより、所望の超解像フォトマスクが形成される。

このような超解像フォトマスクにおいても、特に前記レジスト膜６４としてネガ型レジストを使った場合、前記デバイスチップ領域の外部を先の実施例ど同様に露光しておくことにより、かかる外部領域にダミー遮光マスクが形成され、図１６（Ｂ）あるいは１６（Ｃ）のドライエッチング工程におけるＣｒ膜６３あるいはハーフトーン膜６２の過剰なラテラルエッチングが抑制され、精度の高いハーフトーンマスクを得ることが可能になる。

本発明では、このようにデバイスチップ領域の外部に、ダミー遮光パターンが形成されるため、このようなフォトマスクを使って半導体基板上に素子パターンを露光しようとする場合に、露光装置の光学系の様々な不具合により生じる迷光が効果的に遮断され、かかる迷光に起因する、いわゆるグローバルフレアが効果的に抑制され、精度の高い素子パターンを形成することが可能になる。

[第６実施例]
以下に、このようなハーフトーンフォトマスクを使ったフォトリソグラフィ工程によりシリコン基板上に半導体素子パターンを形成する例を図１７（Ａ）〜図１８（Ｄ）を参照しながら説明する。

図１７（Ａ）を参照するに、シリコン基板１１０中にＳＴＩ法により、深さが例えば３００ｎｍのトレンチと、かかるトレンチを充填する素子分離膜１１２を形成する。ただし図１７（Ａ）中、中央の素子分離膜１２より左側の領域がｎチャネルＭＯＳトランジスタの素子領域として使われ、右側がｐチャネルＭＯＳトランジスタ素子領域として使われる。

次いで図１７（Ｂ）の工程において例えば熱酸化法により、前記シリコン基板１１０上に犠牲酸化膜１１４を形成し、さらにフォトリソグラフィプロセスにより、前記ｎチャネルＭＯＳトランジスタの素子領域を露出しｐチャネルＭＯＳトランジスタの素子領域を覆うように、フォトレジスト膜１１６を形成する。

さらに図１７（Ｂ）の工程では、前記フォトレジスト膜１１６をマスクとしてイオン注入を行い、前記ｎチャネルＭＯＳトランジスタの素子領域において、前記シリコン基板１１０中に、ｐ型不純物拡散領域１１８，１２０，１２２を形成する。

前記ｐ型不純物拡散領域１１８は、例えばインジウムイオン（Ｉｎ＋）を、６０ｋｅＶの加速エネルギ下、１×１０^１3ｃｍ^-2のドーズ量でイオン注入することにより形成することにより形成できる。また前記ｐ型不純物拡散領域１２０は、例えばインジウムイオンを、１８０ｋｅＶの加速エネルギ下、３×１０¹³ｃｍ^-2のドーズ量でイオン注入することにより形成できる。さらに前記ｐ型不純物拡散領域１２２は、例えばボロンイオン（Ｂ＋）を、１５０ｋｅＶの加速エネルギ下、３×１０¹³ｃｍ^-2のドーズ量でイオン注入することにより形成できる。

次に図１７（Ｃ）の工程において、フォトリソグラフィプロセスにより、前記ｐチャネルＭＯＳトランジスタの素子領域を露出し前記ｎチャネルＭＯＳトランジスタの素子領域を覆うように、フォトレジスト膜１２４を形成する。

さらに図１７（Ｃ）の工程において前記フォトレジスト膜１２４をマスクにイオン注入を行い、前記ｐチャネルＭＯＳトランジスタの素子領域において、前記シリコン基板１１０中にｎ型不純物拡散領域１２６，１２８，１３０を形成する。

前記ｎ型不純物拡散領域１２６は、例えば砒素イオン（Ａｓ＋）を、１００ｋｅＶの加速エネルギ下、５×１０¹²ｃｍ^-2のドーズ量でイオン注入することにより形成することができる。一方前記ｎ型不純物拡散領域１２８は、例えば砒素イオンを、１５０ｋｅＶの加速エネルギ下、３×１０¹³ｃｍ^-2のドーズ量でイオン注入することにより形成することができる。さらに前記ｎ型不純物拡散領域１３０は、例えばリンイオン（Ｐ＋）を、３００ｋｅＶの加速エネルギ下、３×１０¹³ｃｍ^-2のドーズ量でイオン注入することにより形成することができる。

図１７（Ｃ）の工程では、さらに弗酸系の水溶液を用いたウェットエッチングにより前記犠牲酸化膜１１４を除去し、前記シリコン基板１１０の表面を露出する。

次に、図１８（Ｄ）の工程において熱酸化法などにより、前記図１７（Ｃ）の工程において犠牲酸化膜１１４を除去することにより露出したシリコン基板表面に、例えば膜厚１１ｎｍのシリコン酸化膜を成長し、シリコン酸化膜よりなるゲート絶縁膜３２を形成する。

さらに前記ゲート絶縁膜１３２上に、例えばＣＶＤ法により、例えば膜厚が１００ｎｍのポリシリコン膜を堆積し，さらに前記ポリシリコン膜上に有機反射防止膜１３６を８０ｎｍ程度の膜厚に形成し、更に感光材料であるＡｒＦ型のポジ型レジストを２５０ｎｍ〜３００ｎｍ程度の膜厚に塗布する。

さらにこの状態で、前記シリコン基板１１０を構成するシリコンウェーハに、ＡｒＦエキシマレーザを光源とする縮小投影露光装置を用い、前記フォトマスクのパターンを露光する。露光条件は、例えば開口率（ＮＡ）が０．７で１／２輪帯照明(σ値：０．４２５／０．８５)を使う場合、露光量を２１０Ｊ／ｃｍ²に設定する。

次に、図１８（Ｄ）の工程において前記レジスト膜の熱処理（ＰＥＢ）及び現像処理を行い、前記レジスト膜をパターニングし、レジストパターン１３８を形成する。さらに、前記レジストパターン１３８をマスクに前記反射防止膜１３６、ポリシリコン膜１３４及びゲート酸化膜１３２をドライエッチングし、ポリシリコン膜よりなるゲート電極１４０ｎ，１４０ｐを形成する。ここで、ゲート電極１４０ｎはｎチャネルＭＯＳトランジスタのゲート電極であり、ゲート電極１４０ｐはｐチャネルＭＯＳトランジスタのゲート電極である。

さらに前記レジスト膜１３８および反射防止膜１３６を除去することにより、図１８（Ｅ）に示すＣＭＯＳ素子が得られる。

このようにして得られたＣＭＯＳ素子について，パターン寸法の均一性を調べたところ，従来のマスクを用いた場合と比べて、本発明のマスクを適用した場合，寸法均一性が約４ｎｍ改善されていることが確認された。

使用する縮小投影露光装置によって効果は異なるが，本発明のフォトマスクを用いることによってグローバルフレアの影響をほぼゼロにすることができ、本発明により、半導体製造プロセスを大きく改善することが可能である。

（付記１）
ネガ型レジストを用いて作製されたフォトマスクであって、
デバイスチップ領域が画成された透明基板と、
前記透明基板上、前記デバイスチップ領域中に形成された遮光デバイスパターンと、
前記透明基板上、前記デバイスチップ領域の外側に形成されたダミー遮光パターンとよりなることを特徴とするフォトマスク。

（付記２）
前記ダミー遮光パターンは、連続遮光膜よりなることを特徴とする付記１記載のフォトマスク。

（付記３）
前記ダミー遮光パターンは、複数のパターンよりなることを特徴とする付記１記載のフォトマスク。

（付記４）
前記透明基板は、前記デバイスチップ領域外にマークパターンを担持し、前記ダミー遮光パターンは、前記マークパターンを避けて形成されていることを特徴とする付記１〜３のうち、いずれか一項記載のフォトマスク。

（付記５）
前記ダミー遮光パターン中には、前記透明基板のエッジ部において前記透明基板を露出する開口部が形成されていることを特徴とする付記１〜４のうち、いずれか一項記載のフォトマスク。

（付記６）
前記デバイスチップ領域中において、前記透明基板と前記遮光デバイスパターンとの間には、ハーフトーン膜パターンが形成されていることを特徴とする付記１〜５のうち、いずれか一項記載のフォトマスク。

（付記７）
基板上の遮光膜上に形成されたネガレジストを露光し、前記基板上のデバイスチップ領域にネガレジストパターンを形成する工程と、
前記デバイスチップ領域において前記ネガレジストパターンをマスクに前記遮光膜をパターニングし、前記基板上、前記デバイスチップ領域に前記遮光膜により素子パターンを形成する工程とよりなるフォトマスクの製造方法であって、
さらに前記基板上の前記デバイスチップ領域外の外部領域において前記ネガレジストを露光する工程を含むことを特徴とするフォトマスクの製造方法。

（付記８）
前記外部領域を露光する工程は、前記外部領域について、前記基板のエッジ部およびマーク形成部を除き、一様に実行されることを特徴とする付記７記載のフォトマスクの製造方法。

（付記９）
前記外部領域において前記ネガレジスト膜を露光する工程は、前記デバイスチップ領域を露光する露光データとは別の露光データに基づいて実行されることを特徴とする付記７または８記載のフォトマスクの製造方法。

（付記１０）
前記外部領域において前記ネガレジスト膜を露光する工程は、多重描画技術を適用せずに実行されることを特徴とする付記７〜９のうち、いずれか一項記載のフォトマスクの製造方法。

（付記１１）
前記外部領域において前記ネガレジスト膜を露光する工程は、前記フォトマスクを製造するのに使われる露光工程の最後に実行されることを特徴とする付記７〜１０のうち、いずれか一項記載のフォトマスクの製造方法。

（付記１２）
前記デバイスチップ領域にネガレジストパターンを形成する際の前記ネガレジストを露光する工程は、第１の露光装置において実行され、
前記外部領域において前記ネガレジストを露光する工程は、第２露光装置において実行されることを特徴とする付記７〜１０のうち、いずれか一項記載のフォトマスクの製造方法。

（付記１３）
付記１〜６のうち、いずれか一項記載のフォトマスクを使った露光工程を含む電子装置の製造方法。

（Ａ）〜（Ｄ）は、従来のネガ型フォトマスクの作製工程を示す図である。 （Ａ）〜（Ｄ）は、従来のポジ型フォトマスクの作製工程を示す図である。 従来のネガ型フォトマスクを示す平面図である。 従来のフォトマスク製造技術の課題を説明する図である。 （Ａ），（Ｂ）は、本発明の発明者が見出した、従来のフォトマスク製造技術の課題を説明する図である。 本発明の発明者が見出した、従来のフォトマスク製造技術の課題を説明する図である。 （Ａ），（Ｂ）は、本発明の第１実施例によるネガ型フォトマスクを示す平面図および断面図である。 （Ａ）〜（Ｄ）は、本発明第１実施例のネガ型フォトマスクの作製工程を示す図である。 本発明の効果を説明する図である。 本発明の効果を説明する別の図である。 本発明の一変形例によるネガ型フォトマスクを示す図である。 （Ａ），（Ｂ）は、本発明の第２実施例によるフォトマスク作製工程で使われる描画データを示す図である。 本発明の第３実施例によるフォトマスク作製工程を示すフローチャートである。 本発明の第４実施例によるフォトマスク作製工程を示すフローチャートである。 本発明第４実施例によるフォトマスクを示す図である。 （Ａ）〜（Ｆ）は、本発明の第５実施例によるフォトマスク作製工程を示す図である。 （Ａ）〜（Ｃ）は、本発明の第６実施例による半導体装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｅ）は、本発明の第６実施例による半導体装置の製造工程を示す図（その２）である。

符号の説明

１１，２１，４１，６１ 石英ガラス基板
１１Ａ，４１Ａ デバイスチップ領域
１１Ｂ，４２Ｂ ブラインドパターン
１１Ｃ，４２Ｃ マスク製造マーク
１２，２２，４２，６３ 遮光膜
１３，４３，６４，６５ ネガ型レジスト
１４ ポジ型レジスト
４１Ｄ 外部領域
４１Ｅ 基板エッジ部
４２Ｄ ダミー遮光パターン
４２ｄ カットアウト
４２Ｇ ダミー遮光パターンカットアウト
５１ 描画装置クランプ機構
６２ ハーフトーン膜
１１０ シリコン基板
１１２ 素子分離絶縁膜
１１４ 犠牲酸化膜
１１６，１２４ レジストパターン
１１８〜１２２，１２６〜１３０ 不純物拡散領域
１３２ ゲート絶縁膜
１３６ 反射防止膜
１３８ レジスト膜
１４０ｎ，１４０ｐ ゲート電極

Claims (10)

1. ネガ型レジストを用いて作製されたフォトマスクであって、
   デバイスチップ領域が画成された透明基板と、
   前記透明基板上、前記デバイスチップ領域中に形成された遮光デバイスパターンと、
   前記透明基板上、前記デバイスチップ領域の外側に形成されたダミー遮光パターンとよりなることを特徴とするフォトマスク。
2. 前記ダミー遮光パターンは、連続遮光膜よりなることを特徴とする請求項１記載のフォトマスク。
3. 前記透明基板は、前記デバイスチップ領域外にマークパターンを担持し、前記ダミー遮光パターンは、前記マークパターンを避けて形成されていることを特徴とする請求項１または２記載のフォトマスク。
4. 前記ダミー遮光パターン中には、前記透明基板のエッジ部において前記透明基板を露出する開口部が形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載のフォトマスク。
5. 基板上の遮光膜上に形成されたネガレジストを露光し、前記基板上のデバイスチップ領域にネガレジストパターンを形成する工程と、
   前記デバイスチップ領域において前記ネガレジストパターンをマスクに前記遮光膜をパターニングし、前記基板上、前記デバイスチップ領域に前記遮光膜により素子パターンを形成する工程とよりなるフォトマスクの製造方法であって、
   さらに前記基板上の前記デバイスチップ領域外の外部領域において前記ネガレジストを露光する工程を含むことを特徴とするフォトマスクの製造方法。
6. 前記外部領域において前記ネガレジスト膜を露光する工程は、前記デバイスチップ領域を露光する露光データとは別の露光データに基づいて実行されることを特徴とする請求５記載のフォトマスクの製造方法。
7. 前記外部領域において前記ネガレジスト膜を露光する工程は、多重描画技術を適用せずに実行されることを特徴とする請求項５または６記載のフォトマスクの製造方法。
8. 前記外部領域において前記ネガレジスト膜を露光する工程は、前記フォトマスクを製造するのに使われる露光工程の最後に実行されることを特徴とする請求項５〜７のうち、いずれか一項記載のフォトマスクの製造方法。
9. 前記デバイスチップ領域にネガレジストパターンを形成する際の前記ネガレジストを露光する工程は、第１の露光装置において実行され、
   前記外部領域において前記ネガレジストを露光する工程は、第２露光装置において実行されることを特徴とする請求項５〜８のうち、いずれか一項記載のフォトマスクの製造方法。
10. 請求項１〜４のうち、いずれか一項記載のフォトマスクを使った露光工程を含む電子装置の製造方法。
    

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