CN104428887A - 从集成电路的晶片背侧层集成穿板通孔 - Google Patents

从集成电路的晶片背侧层集成穿板通孔 Download PDF

Info

Publication number
CN104428887A
CN104428887A CN201380036280.5A CN201380036280A CN104428887A CN 104428887 A CN104428887 A CN 104428887A CN 201380036280 A CN201380036280 A CN 201380036280A CN 104428887 A CN104428887 A CN 104428887A
Authority
CN
China
Prior art keywords
layer
tsv
sti
inner covering
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380036280.5A
Other languages
English (en)
Other versions
CN104428887B (zh
Inventor
V·拉马钱德兰
S·顾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN104428887A publication Critical patent/CN104428887A/zh
Application granted granted Critical
Publication of CN104428887B publication Critical patent/CN104428887B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Abstract

一种半导体晶片具有从该半导体晶片的背侧创建的集成穿板通孔。该半导体晶片包括半导体基板(102)和在该半导体基板的表面上的浅沟槽隔离(STI)层焊盘(130)。该半导体晶片还包括在触点蚀刻停止层(132)上形成的层间介电(ILD)层(108)，该触点蚀刻停止层将该ILD层与该半导体基板的表面上的该STI层焊盘分开。该半导体晶片进一步包括延伸穿过该STI层焊盘和该半导体基板以与该ILD层内的至少一个触点(140)耦合的穿板通孔(780，980)。该穿板通孔包括导电填充物材料和侧壁隔离内衬层(470)。该侧壁隔离内衬层的一部分有可能延伸到该STI层焊盘中但不穿过该STI层焊盘。

Description

从集成电路的晶片背侧层集成穿板通孔
相关申请的交叉引用
本申请要求于2012年7月9日以V.Ramachandran等人的名义提交的美国临时专利申请No.61/669,611的权益，其公开内容通过援引全部明确纳入于此。
背景技术
领域
本公开一般涉及集成电路(IC)。更具体而言，本公开涉及将从晶片背侧创建的穿板通孔(TSV)集成到高级CMOS(互补金属氧化物半导体)节点中。
背景
用于集成电路(IC)的半导体制造的工艺流程可包括前端制程(FEOL)、中部制程(MOL)和后端制程(BEOL)工艺。FEOL工艺可包括晶片制备、隔离、阱形成、栅极图案化、间隔物、扩展和源极/漏极注入、硅化物形成以及双应力内衬形成。MOL工艺可包括栅极触点形成。中部制程层可包括但不限于：MOL触点、通孔或非常靠近半导体设备晶体管或其他类似有源器件的其他层。BEOL工艺可包括用于将在FEOL和MOL工艺期间创建的半导体器件互连的一系列晶片处理步骤。现代半导体芯片产品的成功制造涉及所采用的材料和工艺之间的相互作用。
TSV(穿板通孔)通常被用来访问集成电路(IC)器件的前侧上的有源器件。TSV与MOL组件(例如，MOL触点和通孔)共存于同一水平。然而，TSV制造向四十五(45)纳米(nm)以下的节点大小缩放提出了各种挑战。MOL器件特征在十(10)纳米(nm)量级上；然而，TSV在微米(μm)量级上。因此，TSV制造工艺中的小变化可能损坏MOL器件。
概述
根据本公开的一个方面，描述了一种半导体晶片，该半导体晶片具有从该半导体晶片的背侧创建的集成穿板通孔。该半导体晶片包括半导体基板和该半导体基板的表面上的浅沟槽隔离(STI)层焊盘。该半导体晶片还包括在触点蚀刻停止层上形成的层间介电(ILD)层，该触点蚀刻停止层将该ILD层与该半导体基板的表面上的STI层焊盘分开。该半导体晶片进一步包括延伸穿过该STI层焊盘和该半导体基板以与该ILD层内的至少一个触点耦合的穿板通孔。该穿板通孔包括导电填充物材料和侧壁隔离内衬层。该侧壁隔离内衬层的一部分有可能延伸到该STI层焊盘中但不穿过该STI层焊盘。
根据本公开的另一方面，描述了一种用于将晶片背侧的穿板通孔(TSV)集成到高级CMOS(互补金属氧化物半导体)节点中的方法。该方法包括在半导体基板中蚀刻穿板通孔(TSV)腔。该TSV腔可延伸至该半导体基板内的浅沟槽隔离(STI)层焊盘。该方法还包括蚀穿该STI层焊盘到互连/触点上的膜。该方法进一步包括在该TSV腔内沉积隔离内衬层。该隔离内衬层可包括与该互连/触点上的膜的材料不同的材料。该方法还包括蚀穿该互连/触点上的膜以及该隔离内衬层的一部分以暴露该互连/触点。
根据本公开的进一步方面，描述了一种半导体晶片，该半导体晶片具有从该半导体晶片的背侧创建的集成穿板通孔。该半导体晶片包括半导体基板和在该半导体基板的表面上的浅沟槽隔离(STI)层焊盘。该半导体晶片还包括在触点蚀刻停止层上形成的层间介电(ILD)层，该触点蚀刻停止层将该ILD层与该半导体基板的表面上的该STI层焊盘分开。该半导体晶片进一步包括穿过基板的导电装置。该导电装置延伸穿过该STI层焊盘和该半导体基板以与该ILD层内的至少一个触点耦合。该导电装置可包括用于隔离该导电装置的侧壁的装置。该隔离装置的一部分有可能延伸到该STI层焊盘中但不穿过该STI层焊盘。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本发明的附加特征和优势在下文描述。本领域技术人员应该领会，本发明可容易地被用作改动或设计用于实施与本发明相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本发明的教导。被认为是本发明的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本发明的限定的定义。
附图简述
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1A和1B示出了解说根据本公开的一个方面的集成电路(IC)器件的横截面视图，该IC器件包括用于中部制程层内的有源器件的蚀刻停止层。
图2示出了解说根据本公开的一个方面的图1B的IC器件的横截面视图，该IC器件包括背侧隔离层和背侧穿板通孔(TSV)腔，该背侧TSV腔终止于浅沟槽隔离(STI)层焊盘内部。
图3示出了图2的IC器件的横截面视图，其解说了根据本公开的一个方面的在TSV腔内和背侧隔离层上沉积隔离内衬。
图4示出了图3的IC器件的横截面视图，其解说了根据本公开的一个方面从水平表面上移除隔离内衬膜以形成侧壁内衬。
图5示出了解说根据本公开的一个方面在对浅沟槽隔离层进行受控的选择性蚀刻以暴露来自中部制程层内的有源器件的触点和/或本地互连之后的图4的IC器件的横截面视图。
图6示出了解说根据本公开的一个方面在TSV阻挡晶种工艺之后的图5的IC器件的横截面视图。
图7示出了解说根据本公开的一个方面的在电化学沉积和铜化学机械抛光(CMP)工艺以形成背侧TSV之后的图6的IC器件的横截面视图。
图8示出了解说根据本公开的一个方面的图6的IC器件的横截面视图，其解说了作为可任选的重分布层(RDL)工艺的一部分在阻挡晶种层上形成抗蚀剂。
图9示出了解说根据本公开的一个方面的在电化学沉积和铜化学机械抛光(CMP)工艺以形成背侧TSV之后的图8的IC器件的横截面视图。
图10示出了图9的IC器件的横截面视图，其解说了根据本公开的一个方面的已完成背侧TSV和RDL层。
图11示出了图10的IC器件的横截面视图，其解说了根据本公开的一个方面的不带阻挡晶种层的已完成背侧TSV和RDL层。
图12是解说根据本公开的一个方面的用于将穿板通孔(TSV)集成到高级CMOS(互补金属氧化物半导体)节点中的方法。
图13示出了图解根据本公开的一个方面的图1A的IC器件的横截面视图，其包括使得能够形成终止于STI层焊盘上的背侧TSV腔的抗蚀剂。
图14示出了解说根据本公开的一个方面的图13的IC器件的横截面视图，其包括终止于STI层焊盘上的背侧TSV腔。
图15示出了解说根据本公开的一个方面的在对STI层焊盘进行受控的选择性蚀刻以暴露来自中部制程层的有源器件的触点和/或本地互连之后的图14的IC器件的横截面视图。
图16示出了图15的IC器件的横截面视图，其解说了根据本公开的一个方面在TSV腔内以及半导体基板背侧上沉积隔离内衬。
图17示出了根据本公开的一个方面的图16的IC器件的横截面视图，其解说了隔离内衬上的用于保护TSV腔内的侧壁隔离内衬的抗蚀剂。
图18示出了解说根据本公开的一个方面的在对TSV腔底部的隔离内衬进行非定向蚀刻以暴露来自中部制程层的有源器件的触点和/或本地互连之后的图17的IC器件的横截面视图。
图19示出了图15的IC器件的横截面视图，其解说了根据本公开的一个方面填充TSV腔并被置于半导体基板的背侧上的隔离内衬的沉积。
图20示出了根据本公开的一个方面的图19的IC器件的横截面视图，其解说了在对TSV腔底部的隔离内衬进行非定向蚀刻以暴露来自中部制程层的有源器件的触点和/或本地互连之前的隔离内衬上的抗蚀剂。
图21示出了解说根据本公开的一个方面的在对TSV腔内的隔离内衬进行非定向蚀刻以暴露来自中部制程层的有源器件的触点和/或本地互连之后的图20的IC器件的横截面视图。
图22示出了解说根据本公开的一个方面的在TSV阻挡晶种工艺之后的图21的IC器件的横截面视图。
图23示出了解说图22的IC器件的横截面视图，其解说了根据本公开的一个方面的作为可任选的重分布层(RDL)工艺的一部分的在阻挡晶种层上形成抗蚀剂。
图24示出了解说根据本公开的一个方面在电化学沉积和铜化学机械抛光(CMP)工艺以形成背侧TSV之后的图23的IC器件的横截面视图。
图25示出了图24的IC器件的横截面视图，其解说了根据本公开的一个方面的已完成背侧TSV和RDL层。
图26示出了图25的IC器件的横截面视图，其解说了根据本公开的一个方面的包括钝化层的已完成背侧TSV和RDL层。
图27是解说其中可有利地采用本公开的配置的无线通信系统的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
本公开的各方面提供了用于将晶片背侧穿板通孔(TSV)与集成电路(IC)的中部制程层进行集成的技术。用于集成电路(IC)的半导体制造的工艺流程可包括前端制程(FEOL)工艺、中部制程(MOL)工艺和后端制程(BEOL)工艺。将理解，术语“层”包括膜且不应被解读为指示垂直或水平厚度，除非另外声明。根据本公开的一个方面，TSV是从晶片背侧制造的，以将TSV工艺与前侧器件制造工艺解耦。在一种配置中，TSV腔内的侧壁内衬隔离层延伸到半导体晶片的浅沟槽隔离(STI)层中。如本文所述的，术语“半导体基板”可指代已切割晶片的基板或可指代尚未切割的晶片的基板。类似地，术语晶片和管芯可互换使用，除非这种互换将难以置信。
在一种配置中，该侧壁内衬隔离层展现出与STI层焊盘和/或MOL互连层的本地互连(触点)的膜不同的化学材料性质。这一配置提供了一种用于实现受控蚀刻以暴露本地互连而不损坏该MOL互连层内的任何有源器件的改进选择性。在这一配置中，在侧壁内衬隔离层的化学材料性质与STI层焊盘不同的情况下，该内衬隔离层在蚀穿该STI层焊盘之前被沉积。在其中该侧壁内衬隔离层的化学材料性质与MOL互连层的本地互连的膜不同的配置中，该侧壁内衬隔离层是在蚀刻该STI层焊盘之后制造的。形成晶片背侧TSV以接触MOL互连层的本地互连。在另一配置中，该晶片背侧TSV包括用于提供例如对MOL互连层的本地互连的接入的重分布层。
图1A示出了解说根据本公开的一个方面的包括有源器件112-116的集成电路(IC)器件100的横截面视图。代表性地，IC器件100包括具有浅沟槽隔离(STI)区106和STI层焊盘130的半导体基板(例如，硅晶片)102。层间介电(ILD)层108置于半导体基板102的STI区106和STI层焊盘130上。还提供了包括有源器件(例如，晶体管)112-116的FEOL层110。还提供了MOL互连层120。ILD层108保护FEOL层110的有源器件112-116以及MOL互连层120的导电元件(例如，通孔)121-126和互连(触点)121和128。在这一配置中，ILD层108是由氧化硅或其他类似材料形成的，以防止MOL互连层120的各导电元件121-128之间短路。在替换性配置中，ILD层108是低K电介质或其他类似材料。
图1B示出了IC器件100，其包括与半导体基板102相对地附于ILD层108的顶表面的载体基板104。在这一配置中，在ILD层108和半导体基板102之间提供触点蚀刻停止层132。触点蚀刻停止层可以是被用来控制用于从例如有源器件层(例如，FEOL层110)暴露触点的湿法化学工艺的一层薄膜。触点蚀刻停止层132可由碳化硅、氮化硅或其他类似保护性材料来形成。如图1A和1B中进一步解说的，MOL互连层120包括在该ILD层108内形成的本地互连(触点)140。在这一配置中，制造IC器件100，其不具有TSV，但是包括可在大小上增大以提供TSV着陆区域的STI层焊盘130。使半导体基板102变薄以提供二十到一百五十微米范围中的厚度，以备蚀刻TSV腔，如图2中所示。
图2示出了解说图1B的IC器件的横截面视图200，其包括背侧隔离层260和穿过半导体基板102的背侧形成的TSV腔250。代表性地，TSV腔250终止于STI层焊盘130内部。在这一配置中，背侧隔离层260形成在半导体基板102的顶表面上。背侧隔离层260可由碳化硅、氮化硅、二氧化硅或其他类似保护性材料形成。在形成背侧隔离层260之后，TSV腔250被图案化并被蚀刻以与前侧有源器件对准并在STI层焊盘130内部停止。在这一配置中，TSV腔250的大小在1-20微米(μm)的量级上。
图3示出了根据本公开的一个方面的图2的IC器件的横截面视图300，其解说了在TSV腔250内和在背侧隔离层260上沉积隔离内衬层370。在这一配置中，蚀刻和/或光刻工艺蚀穿半导体基板102和一部分STI层焊盘130以形成TSV腔250。在蚀刻完成之后，内衬隔离沉积在背侧隔离层260、侧壁以及TSV腔250的底部上形成隔离内衬层370。隔离内衬层370可用一层聚合物、二氧化硅、氮化硅或用于形成氧化膜的其他类似前体来形成。在一示例性配置中，隔离内衬层370可具有四分之一微米的厚度。
构想了多种不同的配置，其中定向(例如，间隔物状)蚀刻被用来暴露MOL互连层的触点膜。在图4-12中描述的本公开的各方面中，在侧壁内衬隔离层的化学材料性质与STI层焊盘不同的情况下，该内衬隔离层在该STI层焊盘的蚀刻之前被制造。在本公开的涉及内衬开口光刻的各方面中，在图13-26中所示，在该侧壁内衬隔离层的化学材料性质与MOL互连层的本地互连的膜不同的情况下，该侧壁内衬隔离层是在该STI层焊盘的蚀刻之后制造的。
图4示出了解说根据本公开一方面的第一配置的横截面视图400，在该第一配置中，移除隔离内衬层370形成侧壁隔离内衬层470。隔离内衬层370可从TSV腔250的底部和背侧隔离层260移除。隔离内衬层370的移除使得能够形成侧壁隔离内衬层470。在本公开的一个方面中，侧壁隔离内衬层470展现出与STI层焊盘130不同的化学材料性质。这一配置实现了穿过半导体基板102并且有可能进入但不穿过STI层焊盘130的受控定向蚀刻。即，侧壁隔离层470的不同的化学材料性质使得能实现受控蚀刻以暴露STI层焊盘130而不蚀穿STI层焊盘130。
STI层焊盘130还可展现出与MOL互连层120的本地互连(触点)140的膜不同的化学材料性质。这一配置提供了用于允许实现受控定向蚀刻以暴露MOL互连层120的本地互连140的改进选择性。在其中侧壁隔离内衬层470的化学材料性质与STI层焊盘130不同的配置中，该侧壁隔离内衬层470在该STI层焊盘130的蚀刻之前被制造。在其中该侧壁隔离内衬层470的化学材料性质与MOL互连层120的本地互连140的膜不同的配置中，该侧壁隔离内衬层470是在该STI层焊盘130的蚀刻之后制造的(参见图13到26)。对于其中材料蚀刻不能按定向方式执行的情况下，这一配置包括附加的光刻工艺。
图5示出了解说根据本公开的一个方面在对STI层焊盘130进行受控选择性蚀刻以暴露来自MOL互连层120内的有源器件的本地互连140之后的图4的IC器件的横截面视图500。如图5中所示，定向反应性离子蚀刻(DRIE)发生在TSV腔250的底部处。在这一配置中，DRIE可指代“内衬隔离间隔物蚀刻”以暴露本地互连140。侧壁隔离内衬层470、STI层焊盘130以及触点蚀刻停止层132之间的不同蚀刻速率使得选择性蚀刻能够在触点蚀刻停止层132停止以暴露本地互连140。
在本公开的这一方面中，STI层焊盘130与本地互连140的膜不同的化学材料性质实现了定向间隔物蚀刻，该定向间隔物蚀刻减轻了对半导体基板102的MOL互连层120的影响以减少与蚀刻背侧TSV相关联的缺陷(即，MOL互连层120的潜在蚀刻)。
图6示出了解说根据本公开的一个方面在用于形成阻挡晶种层652的TSV阻挡晶种填充工艺之后的图5的IC器件的横截面视图600。如图6中所示，阻挡晶种层652用填充物材料来内衬TSV腔250，以备继续形成背侧TSV(如图7中所示)。在一种配置中，阻挡晶种层652提供了凸块下金属化(UBM)层。
图7示出了解说根据本公开的一个方面的在电化学沉积(ECD)和化学机械抛光(CMP)工艺以形成背侧TSV 780之后的图6的IC器件的横截面视图700。代表性地，用于背侧TSV 780的TSV腔的形成是用选择性受控蚀刻预先形成的，该选择性受控蚀刻暴露本地互连140而不损坏半导体基板102的MOL互连层120的导电元件、互连和/或触点，如以上所讨论的。在这一配置中，CMP工艺被应用于导电填充材料(诸如铜)，以形成背侧TSV 780。
图8示出了解说根据本公开的一个方面的图6的IC器件的横截面视图800，其解说了作为可任选的重分布层(RDL)工艺的一部分在阻挡晶种层652上形成抗蚀剂890。抗蚀剂890可以是光致抗蚀剂或在作为光刻工艺的一部分中使用的其他感光材料，以在阻挡晶种层652上形成图案化涂层。
图9示出了解说根据本公开的一个方面的在电化学沉积和化学机械抛光(CMP)工艺以形成背侧TSV 980之后的图8的IC器件的横截面视图900。电化学沉积和CMP工艺还形成RDL 982。RDL 982可提供例如对MOL互连层120的本地互连140的接入，或者可提供晶片背侧上在TSV或其他背侧组件(诸如导电互连(例如导电凸块)或其他类似互连结构)之间的路由。
图10示出了根据本公开的一个方面的图9的IC器件的横截面视图1000，其解说了在移除抗蚀剂之后的背侧TSV 980和RDL层982。在一种配置中，钝化层(参见图26)被沉积在RDL 982和背侧隔离层260上。
图11示出了根据本公开的一个方面的IC器件1100的横截面视图，其解说了没有阻挡晶种层的已完成背侧TSV 980和RDL层982。在这一配置中，背侧TSV 980直接接触MOL互连层120的本地互连。
图12是解说根据本公开的一个方面的用于将穿板通孔(TSV)集成到高级CMOS(互补金属氧化物半导体)节点中的方法1200的框图。在框1210，向IC器件基板提供浅沟槽隔离(STI)层焊盘(但不带TSV)，例如如在图1B中所示。虽然本描述已经提及了硅基板，但还构想了其他基板材料。在框1212，使基板变薄以备用于背侧TSV并且将IC器件基板置于载体上，例如如在图1B中所示。
再次参考图12，在框1214，低温二氧化硅/氮化硅被沉积以便为该基板提供背侧隔离层，例如如在图2中所示。在框1216，TSV腔被图案化并被蚀刻以在STI层焊盘内部停止。例如，如图2中所示，通过蚀穿半导体基板102并进入但不穿过STI层焊盘130来形成TSV腔250。在框1218，低温内衬被沉积以内衬TSV腔和背侧隔离层，例如如在图3中所示。替换地，低温内衬在蚀穿STI层焊盘之后被沉积，例如如在图13到26中所示。
例如，如图4中所示，从TSV腔250的底部和背侧隔离层260移除隔离内衬层370。隔离内衬层370的移除使得能够形成侧壁隔离内衬层470。在本公开的一个方面中，侧壁隔离内衬层470展现出与STI层焊盘130和/或MOL互连层120的本地互连140的膜不同的化学材料性质，以提供用于实现用于暴露本地互连140的受控蚀刻的改进选择性。
在框1220，执行穿过STI层焊盘的蚀刻以暴露中部制程(MOL)互连层的触点和/或本地互连。例如，如图5中所示，沿侧壁隔离内衬层470的定向反应性离子蚀刻提供了选择性且受控间隔物蚀刻以暴露本地互连140而不损坏MOL互连层120内的有源器件。在框1222，用导电材料来填充TSV腔250，例如如图6-7中所示。尽管本说明书已经提及了铜填充物，但也构想了其他填充物材料。如图9-11中所示，可任选重分布层(RDL)工艺可被执行以提供包括RDL层的背侧TSV。在框1224，执行背侧TSV的化学机械抛光。替换地，可执行抗蚀剂剥离/阻挡晶种过蚀刻(over-etch)。
在一种配置中，该IC器件1100包括延伸穿过浅沟槽隔离(STI)层和基板的导电装置。该导电装置具有导电填充物材料。在本公开的一个方面中，该导电装置是图7和/或11的背侧穿板通孔780/980，其被配置成执行如由该导电装置所述的功能。在这一配置中，IC器件1100还包括部分延伸到STI层焊盘中但不穿过该STI层焊盘的用于将该导电装置与基板隔离的装置。在本公开的一个方面中，该隔离装置是图4和11的侧壁隔离内衬层470，其被配置成执行如由该隔离装置所述的功能。在另一方面，前述装置可以是配置成执行由前述装置叙述的功能的器件或任何层。
图13示出了解说根据本公开的一个方面的图1A的IC器件的横截面视图1300，该IC器件包括使得能够形成终止于STI层焊盘130上的背侧TSV腔的抗蚀剂。如以上所提及的，图13-26中示出了本公开的涉及内衬开口光刻的各方面。针对以下情形，本公开的这一方面包括附加的光刻工艺(例如，掩模)：其中材料蚀刻不能按定向方式来执行，诸如根据本公开的各方面执行的定向蚀刻，例如如在图2和5中所示的。
图14示出了解说根据本公开的一个方面的图13的IC器件的横截面视图1400，该IC器件包括终止于STI层焊盘130上的TSV腔250。在这一配置中，TSV腔250被图案化并被蚀刻以与前侧有源器件对准并在STI层焊盘130上停止。在这一配置中，TSV腔250的大小在1-20微米(μm)的量级上。
图15示出了解说根据本公开的一个方面的在对STI层焊盘130进行受控非定向蚀刻以暴露MOL互连层120的触点和/或本地互连140上的膜(未示出)之后的图14的IC器件的横截面视图1500。在本公开的这些方面中，侧壁内衬隔离层是在STI层焊盘130的蚀刻之后制造的，例如如从图16开始所示的。
图16示出了根据本公开的一个方面的图15的IC器件的横截面视图1600，其解说了在TSV腔250内和半导体基板102的背侧上沉积隔离内衬层370。可执行等离子体沉积以便在TSV腔250内和半导体基板102的背侧上沉积隔离内衬层370。侧壁隔离内衬层470的化学材料性质可以与本地互连140的膜不同，以促成暴露MOL互连层120的触点。在这一配置中，隔离内衬层370是在STI层焊盘130的蚀刻之后被沉积的，例如如在图15中所示。
图17示出了根据本公开的一个方面的图16的IC器件的横截面视图1700，其解说了隔离内衬层370上的用于保护TSV腔250内的侧壁隔离内衬层470的抗蚀剂890。在本公开的这一方面中，抗蚀剂890的沉积是针对其中材料蚀刻不能按定向方式来执行的情况下的附加光刻工艺。在本公开的这一方面中，抗蚀剂890保护侧壁隔离内衬层470免于非定向蚀刻，该非定向蚀刻被执行以暴露MOL互连层120的本地互连140，例如如图18中所示。
图18示出了解说根据本公开的一个方面的在对隔离内衬层370和TSV腔250底部的膜(未示出)进行非定向蚀刻以暴露来自MOL互连层120的有源器件的触点和/或本地互连140之后的图17的IC器件的横截面视图1800。在这一配置中，TSV腔250底部的隔离内衬层370展现出与MOL互连层120的本地互连140的膜不同的化学材料性质。这一配置提供了用于实现用于暴露MOL互连层120的本地互连140的受控非定向蚀刻的改进选择性。湿法蚀刻也可被用于打开TSV腔250底部的隔离内衬层370以暴露MOL互连层120的本地互连140。
关于图19描述了一种用于沉积隔离内衬层370的替代工艺。图19示出了根据本公开的一个方面的图15的IC器件的横截面视图1900，其解说了填充TSV腔250并且被置于半导体基板102的背侧上的隔离内衬层370的沉积。在这一配置中，聚合物旋涂工艺用隔离内衬层370来填充TSV腔250。尽管关于图19描述了用聚合物旋涂工艺来填充TSV腔，然而用隔离材料来填充TSV腔250的任何其他工艺可被用来获得相同结果。隔离内衬层370可用一层聚合物、二氧化硅、氮化硅或用于形成氧化膜的其他类似前体来形成。
图20示出了根据本公开的一个方面的图19的IC器件的横截面视图2000，其解说了隔离内衬层370上的抗蚀剂890。代表性地，抗蚀剂890形成在半导体基板102背侧的一部分隔离内衬层370上。可执行TSV腔250内的隔离内衬层370的非定向蚀刻以暴露来自MOL互连层120的有源器件的触点和/或本地互连140，例如如在图21中所示。
图21示出了解说根据本公开的一个方面的在对TSV腔250内的隔离内衬层370进行非定向蚀刻之后的图20的IC器件的横截面视图2100。在这一配置中，隔离内衬层370的非定向蚀刻暴露MOL互连层120的本地互连140。这一配置提供了允许用于暴露MOL互连层120的本地互连140的受控非定向蚀刻的改进选择性，此改进选择性是由于隔离内衬层370与本地互连140的膜不同的化学机械性质导致的。湿法蚀刻也可被用于打开TSV腔250内的隔离内衬层370以暴露MOL互连层120的本地互连140。
图22示出了根据本公开的一个方面解说在TSV阻挡晶种工艺之后的图21的IC器件的横截面视图2200。如图22中所示，TSV阻挡晶种工艺用填充物材料来内衬(line)TSV腔250，以备继续形成背侧TSV(如图23中所示)。在一种配置中，由TSV阻挡晶种工艺沉积的填充物材料提供了凸块下金属化(UBM)层654。
图23示出了解说根据本公开的一个方面的图22的IC器件的横截面视图2300，其描绘了作为可任选的重分布层(RDL)工艺的一部分在UBM层654上形成抗蚀剂890。抗蚀剂890可以是光致抗蚀剂或在作为光刻工艺的一部分中使用的其他感光材料，以在UBM层654上形成图案化涂层。
图24示出了解说根据本公开的一方面的在电化学沉积和化学机械抛光(CMP)工艺以形成背侧TSV 980之后的图23的IC器件的横截面视图。电化学沉积和CMP工艺还形成RDL 982。RDL 982可提供例如对MOL互连层120的本地互连140的接入。
图25示出了解说根据本公开的一个方面的在移除抗蚀剂之后的图24的IC器件的横截面视图2500，其解说了背侧TSV 980和RDL层982。这一配置可类似于图11中所示的配置。
图26示出了根据本公开的一个方面的图25的IC器件的横截面视图2600，其解说了背侧TSV 980和RDL层982，包括钝化层656。在这一配置中，钝化层656被沉积在RDL 982和在半导体基板102背侧上的部分隔离内衬层370上。根据图14到26形成的背侧TSV 980涉及附加的光刻工艺，例如如图17中所示。抗蚀剂890的沉积涉及针对在材料蚀刻不能按定向方式执行的情况下的附加光刻掩模。
在本公开的这一方面中，抗蚀剂890保护侧壁隔离内衬层470免于非定向蚀刻，该非定向蚀刻被执行以暴露MOL互连层120的本地互连140，例如如图18中所示。这一附加光刻掩模简化了用于暴露MOL互连层120的本地互连140的蚀刻工艺。因为侧壁隔离内衬层470被保护，所以非定向蚀刻、湿法蚀刻或其他类似非定向蚀刻可被用于暴露MOL互连层120的本地互连140。
图27是解说其中可有利地采用本公开的配置的示例性无线通信系统2700的框图。出于解说目的，图27示出了三个远程单元2720、2730和2750以及两个基站2740。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元2720、2730和2750包括IC器件2725A、2725B和2725C，这些IC器件包括所公开的背侧穿板通孔(TSV)。将认识到，包含IC的任何设备还可包括本文公开的背侧TSV，包括基站、交换设备、以及网络装备。图27示出了从基站2740到远程单元2720、2730和2750的前向链路信号2780，以及从远程单元2720、2730和2750到基站2740的反向链路信号2790。
在图27中，远程单元2720被示为移动电话，远程单元2730被示为便携式计算机，而远程单元2750被示为无线本地环路系统中的位置固定的远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、具有GPS能力的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装置)、或者存储或检索数据或计算机指令的任何其他设备，或者其任何组合。尽管图27解说了包括所公开的背侧穿板通孔(TSV)的IC器件2725A、2725B和2725C，然而本公开不限于所解说的这些示例性单元。本公开的各方面可适当地用在包括背侧TSV的任何设备中。
对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。任何有形地实施指令的机器可读介质可被用来实现本文所描述的方法体系。例如，软件代码可存储于存储器中并由处理器单元来执行。存储器可以实现在处理器单元内或在处理器单元外部。如本文所使用的，术语“存储器”是指任何类型的长期、短期、易失性、非易失性、或其他存储器，而并不限于任何特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“以上”和“以下”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，那么以上变成以下，反之亦然。此外，如果是侧面取向的，那么以上和以下可指代基板或电子器件的侧面。此外，本申请的范围无意被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域的普通技术人员将容易从本公开领会到的，可以利用根据本公开的现存或今后开发的与本文所描述的相应实施例执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (20)

1.一种半导体晶片，包括：
半导体基板；
在所述半导体基板的表面上的浅沟槽隔离(STI)层焊盘；
在触点蚀刻停止层上形成的层间介电(ILD)层，所述触点蚀刻停止层将所述ILD层与所述半导体基板的所述表面上的所述STI层焊盘分开；以及
延伸穿过所述STI层焊盘和所述半导体基板以与所述ILD层内的至少一个触点耦合的穿板通孔，所述穿板通孔包括导电填充物材料和侧壁隔离内衬层，所述侧壁隔离内衬层的一部分有可能延伸到所述STI层焊盘中但不穿过所述STI层焊盘。
2.如权利要求1所述的半导体晶片，其特征在于，所述侧壁隔离内衬层的化学材料成分不同于所述ILD层内的所述至少一个触点的化学材料成分或所述STI层焊盘的化学成分。
3.如权利要求1所述的半导体晶片，其特征在于，所述侧壁隔离内衬层包括从包含聚合物、氮化硅和二氧化硅的组中选择的材料。
4.如权利要求1所述的半导体晶片，其特征在于，进一步包括耦合于所述穿板通孔的所述导电填充物材料的重分布层。
5.如权利要求1所述的半导体晶片，其特征在于，所述半导体晶片被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
6.一种在半导体基板中制造穿板通孔(TSV)的方法，包括：
将穿板通孔(TSV)腔蚀刻到所述半导体基板中，所述TSV腔延伸到所述半导体基板内的浅沟槽隔离(STI)层焊盘；
蚀穿所述STI层焊盘到互连/触点上的膜；
在所述TSV腔内沉积隔离内衬层，所述隔离内衬层包括与所述互连/触点上的所述膜的材料不同的材料；以及
蚀穿所述互连/触点上的所述膜以及所述隔离内衬层的一部分以暴露所述互连/触点。
7.如权利要求6所述的方法，其特征在于，蚀刻所述穿板通孔进一步包括蚀刻到所述半导体基板中并且蚀刻到所述STI层焊盘中但不穿过所述STI层焊盘。
8.如权利要求7所述的方法，其特征在于，沉积所述隔离内衬层是在蚀穿所述STI层焊盘之前执行的，使得侧壁隔离内衬层的一部分有可能延伸到所述STI层焊盘中但不穿过所述STI层焊盘。
9.如权利要求6所述的方法，其特征在于，蚀穿所述膜包括执行定向蚀刻，所述定向蚀刻至少将所述隔离内衬层的在所述TSV腔的侧壁上的所述部分保留原样。
10.如权利要求9所述的方法，其特征在于，进一步包括：
在所述TSV腔的侧壁上的所述隔离内衬层上沉积光致抗蚀剂，在蚀穿所述互连/触点上的所述膜以及所述隔离内衬层的未受保护的部分以暴露所述互连/触点时，所述光致抗蚀剂保护所述通孔腔的侧壁上的所述隔离内衬层。
11.如权利要求10所述的方法，其特征在于，进一步包括：
在沉积所述隔离内衬层之后图案化一开口，所述开口在蚀穿所述互连/触点上的所述膜以暴露所述互连/触点时被使用，
其中沉积所述隔离内衬层包括填充所述TSV腔。
12.如权利要求6所述的方法，其特征在于，进一步包括用导电材料填充所述TSV腔，所述导电材料与所述互连/触点电耦合。
13.如权利要求12所述的方法，其特征在于，进一步包括在填充所述TSV腔之前图案化抗蚀剂以界定所述TSV的重分布层。
14.如权利要求6所述的方法，其特征在于，所述蚀穿所述膜包括执行湿法蚀刻。
15.如权利要求6所述的方法，其特征在于，进一步包括将所述半导体基板纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
16.一种半导体晶片，包括：
半导体基板；
在半导体基板的表面上的浅沟槽隔离(STI)层焊盘；
在触点蚀刻停止层上形成的层间介电(ILD)层，所述触点蚀刻停止层将所述ILD层与所述半导体基板的所述表面上的所述STI层焊盘分开；以及
穿过所述基板的导电装置，所述导电装置延伸穿过所述STI层焊盘和所述半导体基板以与所述ILD层内的至少一个触点耦合，所述导电装置包括用于隔离所述导电装置的侧壁的隔离装置，所述隔离装置的一部分有可能延伸到所述STI层焊盘中但不穿过所述STI层焊盘。
17.如权利要求16所述的半导体晶片，其特征在于，所述隔离装置的化学材料成分不同于所述ILD层内的所述触点的化学材料成分或所述STI层焊盘的化学成分。
18.如权利要求16所述的半导体晶片，其特征在于，所述隔离装置包括从包含聚合物、氮化硅和二氧化硅的组中选择的材料。
19.如权利要求16所述的半导体晶片，其特征在于，进一步包括耦合于所述导电装置的重分布层。
20.如权利要求16所述的半导体晶片，其特征在于，所述半导体晶片被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
CN201380036280.5A 2012-07-09 2013-07-09 从集成电路的晶片背侧层集成穿板通孔 Active CN104428887B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261669611P 2012-07-09 2012-07-09
US61/669,611 2012-07-09
US13/790,625 2013-03-08
US13/790,625 US9219032B2 (en) 2012-07-09 2013-03-08 Integrating through substrate vias from wafer backside layers of integrated circuits
PCT/US2013/049686 WO2014011615A1 (en) 2012-07-09 2013-07-09 Integrating through substrate vias from wafer backside layers of integrated circuits

Publications (2)

Publication Number Publication Date
CN104428887A true CN104428887A (zh) 2015-03-18
CN104428887B CN104428887B (zh) 2017-08-11

Family

ID=49877888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380036280.5A Active CN104428887B (zh) 2012-07-09 2013-07-09 从集成电路的晶片背侧层集成穿板通孔

Country Status (7)

Country Link
US (1) US9219032B2 (zh)
EP (1) EP2870628A1 (zh)
JP (1) JP6049877B2 (zh)
KR (1) KR101654794B1 (zh)
CN (1) CN104428887B (zh)
TW (1) TWI575652B (zh)
WO (1) WO2014011615A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298627A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN107644836A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644841A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644838A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644837A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644840A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN111755383A (zh) * 2019-03-26 2020-10-09 美光科技公司 选择性介电沉积
CN112956018A (zh) * 2021-01-27 2021-06-11 英诺赛科(苏州)半导体有限公司 半导体器件结构及其制造方法
CN113394185A (zh) * 2021-06-10 2021-09-14 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245790B2 (en) * 2013-01-23 2016-01-26 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with multiple embedded interconnect connection to same through-semiconductor via
US9252080B1 (en) 2014-10-15 2016-02-02 Globalfoundries Inc. Dielectric cover for a through silicon via
US9515017B2 (en) * 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
CN104600027B (zh) * 2015-01-30 2017-10-27 华进半导体封装先导技术研发中心有限公司 一种tsv通孔的制备工艺
CN104600026A (zh) * 2015-01-30 2015-05-06 华进半导体封装先导技术研发中心有限公司 Cis产品tsv孔底部pad表面绝缘层的刻蚀方法
US10490449B2 (en) 2015-09-24 2019-11-26 Intel Corporation Techniques for revealing a backside of an integrated circuit device, and associated configurations
US9673275B2 (en) 2015-10-22 2017-06-06 Qualcomm Incorporated Isolated complementary metal-oxide semiconductor (CMOS) devices for radio-frequency (RF) circuits
US9786592B2 (en) * 2015-10-30 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method of forming the same
CN108701614A (zh) * 2016-02-29 2018-10-23 Towerjazz松下半导体有限公司 半导体装置及其制造方法
KR102652854B1 (ko) * 2016-08-17 2024-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10446546B2 (en) * 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
EP3324436B1 (en) * 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
US10559520B2 (en) * 2017-09-29 2020-02-11 Qualcomm Incorporated Bulk layer transfer processing with backside silicidation
US11508619B2 (en) 2018-01-26 2022-11-22 Agency For Science, Technology And Research Electrical connection structure and method of forming the same
KR102521658B1 (ko) 2018-09-03 2023-04-13 삼성전자주식회사 반도체 칩 및 이의 제조 방법
KR102576062B1 (ko) 2018-11-07 2023-09-07 삼성전자주식회사 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US10991667B2 (en) 2019-08-06 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for bond pad structure
US11217547B2 (en) * 2019-09-03 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure with reduced step height and increased electrical isolation
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物
KR20220017175A (ko) 2020-08-04 2022-02-11 에스케이하이닉스 주식회사 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 장치 및 그 제조방법
US11862535B2 (en) 2020-09-16 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate-via with reentrant profile

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009115449A1 (en) * 2008-03-19 2009-09-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for fabricating through-substrate vias
US20090309232A1 (en) * 2008-04-30 2009-12-17 Stmicroelectronics (Crolles 2) Sas Method of making connections in a back-lit circuit
CN101719484A (zh) * 2008-10-09 2010-06-02 台湾积体电路制造股份有限公司 具有再分布线的tsv的背连接

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638844B1 (en) 2002-07-29 2003-10-28 Chartered Semiconductor Manufacturing Ltd. Method of reducing substrate coupling/noise for radio frequency CMOS (RFCMOS) components in semiconductor technology by backside trench and fill
US7531407B2 (en) 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
US7741218B2 (en) 2007-02-27 2010-06-22 Freescale Semiconductor, Inc. Conductive via formation utilizing electroplating
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
EP2272087B1 (en) * 2008-05-02 2018-04-04 IMEC vzw Method for providing oxide layers
JP2011003645A (ja) * 2009-06-17 2011-01-06 Sharp Corp 半導体装置およびその製造方法
JP5101575B2 (ja) * 2009-07-28 2012-12-19 株式会社東芝 半導体装置およびその製造方法
JP4987928B2 (ja) * 2009-09-24 2012-08-01 株式会社東芝 半導体装置の製造方法
JP2011108690A (ja) * 2009-11-12 2011-06-02 Panasonic Corp 半導体装置及びその製造方法
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009115449A1 (en) * 2008-03-19 2009-09-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for fabricating through-substrate vias
US20090309232A1 (en) * 2008-04-30 2009-12-17 Stmicroelectronics (Crolles 2) Sas Method of making connections in a back-lit circuit
CN101719484A (zh) * 2008-10-09 2010-06-02 台湾积体电路制造股份有限公司 具有再分布线的tsv的背连接

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298627B (zh) * 2015-05-20 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN106298627A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN110114867A (zh) * 2017-08-31 2019-08-09 长江存储科技有限责任公司 形成三维集成布线结构的方法及其半导体结构
CN110114867B (zh) * 2017-08-31 2020-06-26 长江存储科技有限责任公司 形成三维集成布线结构的方法及其半导体结构
CN107644837A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644840A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644838B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644841A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644836A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644838A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN111446207A (zh) * 2017-08-31 2020-07-24 长江存储科技有限责任公司 形成三维集成布线结构的方法及其半导体结构
US11056387B2 (en) 2017-08-31 2021-07-06 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN111446207B (zh) * 2017-08-31 2021-05-07 长江存储科技有限责任公司 形成三维集成布线结构的方法及其半导体结构
CN111755383A (zh) * 2019-03-26 2020-10-09 美光科技公司 选择性介电沉积
CN112956018A (zh) * 2021-01-27 2021-06-11 英诺赛科(苏州)半导体有限公司 半导体器件结构及其制造方法
CN112956018B (zh) * 2021-01-27 2022-06-21 英诺赛科(苏州)半导体有限公司 半导体器件结构及其制造方法
CN113394185A (zh) * 2021-06-10 2021-09-14 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片

Also Published As

Publication number Publication date
JP2015527733A (ja) 2015-09-17
CN104428887B (zh) 2017-08-11
TWI575652B (zh) 2017-03-21
WO2014011615A1 (en) 2014-01-16
JP6049877B2 (ja) 2016-12-21
US20140008757A1 (en) 2014-01-09
KR101654794B1 (ko) 2016-09-06
TW201409612A (zh) 2014-03-01
US9219032B2 (en) 2015-12-22
EP2870628A1 (en) 2015-05-13
KR20150028845A (ko) 2015-03-16

Similar Documents

Publication Publication Date Title
CN104428887A (zh) 从集成电路的晶片背侧层集成穿板通孔
US8975729B2 (en) Integrating through substrate vias into middle-of-line layers of integrated circuits
US9355904B2 (en) Method for strain-relieved through substrate vias
TWI633688B (zh) 具有邏輯裝置的集成記憶體裝置及其形成方法
EP2777071B1 (en) Protection spacer for protecting low-k wiring layers during patterning of through substrate vias
US10199572B2 (en) Integrated magnetic random access memory with logic device
US20160218082A1 (en) Damascene re-distribution layer (rdl) in fan out split die application
US9401353B2 (en) Interposer integrated with 3D passive devices
US10593622B2 (en) Electrical fuse and/or resistors structures
CN107750389A (zh) 利用不着陆过孔解决方案用于电容利益的陶立克式支柱支撑的无掩模气隙结构
TW201909362A (zh) 用於著陸在不同接觸區階層的接觸方案
US20110012239A1 (en) Barrier Layer On Polymer Passivation For Integrated Circuit Packaging
US8445994B2 (en) Discontinuous thin semiconductor wafer surface features
US20150194339A1 (en) Conductive layer routing

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant