KR101654794B1 - 집적 회로들의 웨이퍼 후면 층들로부터 기판 관통 비아들의 통합 - Google Patents

집적 회로들의 웨이퍼 후면 층들로부터 기판 관통 비아들의 통합 Download PDF

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Abstract

반도체 웨이퍼는, 반도체 웨이퍼의 후면으로부터 생성된 집적된 기판 관통 비아(integrated through substrate via)를 갖는다. 반도체 웨이퍼는, 반도체 기판(102), 및 반도체 기판의 표면상의 STI(shallow trench isolation) 층 패드(130)를 포함한다. 반도체 웨이퍼는 또한, 접촉부 에칭 정지 층(132) 상에 형성된 층간 유전체(ILD; inter-layer dielectric) 층(108)을 포함하여, 상기 접촉부 에칭 정지 층은 반도체 기판의 표면상에서 ILD 층을 STI 층 패드로부터 분리한다. 반도체 웨이퍼는 또한 ILD 층 내의 적어도 하나의 접촉부(140)과 커플링하기 위해 STI 층 패드 및 반도체 기판을 관통하여 연장하는 기판 관통 비아(780, 980)를 더 포함한다. 기판 관통 비아는, 전도성 충진 재료 및 측벽 격리 라이너 층(470)을 포함한다. 측벽 격리 라이너 층은, STI 층 패드를 관통하지는 않지만 가능하게는 그 내부로 연장하는 부분을 갖는다.

Description

집적 회로들의 웨이퍼 후면 층들로부터 기판 관통 비아들의 통합{INTEGRATING THROUGH SUBSTRATE VIAS FROM WAFER BACKSIDE LAYERS OF INTEGRATED CIRCUITS}
관련 출원들에 대한 상호 참조
본 출원은, V. Ramachandran 등의 이름으로 2012년 7월 9일자로 출원된 미국 가특허 출원 번호 제61/669,611호를 우선권으로 주장하며, 상기 가특허의 전체 내용은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.
기술 분야
본 개시는 일반적으로 집적 회로들(IC들)에 관한 것이다. 보다 구체적으로, 본 개시는, 웨이퍼 후면(backside)으로부터 생성된 기판 관통 비아들(TSV;through substrate via)을 진보된 CMOS(complementary metal oxide semiconductor) 노드들에 통합하는 것에 관한 것이다.
집적 회로들(IC들)의 반도체 제조를 위한 프로세스 흐름은 FEOL(front-end-of-line), MOL(middle-of-line) 및 BEOL(back-end-of-line) 프로세스들을 포함할 수 있다. FEOL 프로세스는 웨이퍼 준비, 격리, 웰 형성, 게이트 패터닝, 스페이서, 확장 및 소스/드레인 주입, 실리사이드 형성 및 이중 스트레스 라이너 형성을 포함할 수 있다. MOL 프로세스는 게이트 접촉 형성을 포함할 수 있다. MOL 층들은, 반도체 디바이스 트랜지스터들 또는 다른 유사 액티브 디바이스들에 매우 가깝게 MOL 접촉부들, 비아들 또는 다른 층들을 포함할 수 있다(그러나, 이에 한정되지 않음). BEOL 프로세스들은 FEOL 및 MOL 프로세스들 동안 생성되는 반도체 디바이스들을 상호연결하기 위해 일련의 웨이퍼 프로세싱 단계들을 포함할 수 있다. 현대의 반도체 칩 제품들의 성공적인 제조는, 이용된 프로세스들과 재료들 간의 상호작용(interplay)을 수반한다.
일반적으로, TSV(through substrate via)는 집적 회로(IC) 디바이스의 전면(front side) 상의 액티브 디바이스들에 액세스하는데 이용된다. TSV는 MOL 컴포넌트들(예를 들어, MOL 접촉부들 및 비아들)과 동일한 레벨에 공동-존재한다. 그러나, TSV 제조는, 45 나노미터(㎚) 이하의 노드 크기 스케일링을 통한 여러가지 도전 과제들을 제시한다. MOL 디바이스 피쳐들은, 대략 10 나노미터(㎚)이지만; 그러나, TSV는 대략 마이크로미터(㎛)이다. 결과적으로, TSV 제조 프로세스에서의 작은 변화는 MOL 디바이스들에 손상을 가할 수 있다.
본 개시의 일 양상에 따라, 반도체 웨이퍼의 후면으로부터 생성된 통합된 기판 관통 비아를 갖는 반도체 웨이퍼가 설명된다. 반도체 웨이퍼는, 반도체 기판 및 반도체 기판의 표면상에 STI(shallow trench isolation) 층 패드를 포함한다. 또한, 반도체 웨이퍼는, 접촉부 에칭 정지 층 상에 형성된 ILD(inter-layer dielectric) 층을 포함하고, 여기서 상기 접촉부 에칭 정지 층은 반도체 기판의 표면상에서 STI 층 패드로부터 ILD 층을 분리한다. 반도체 웨이퍼는, ILD 층 내의 적어도 하나의 접촉부와 커플링하기 위해 STI 층 패드와 반도체 기판을 관통하여 연장하는 기판 관통 비아를 더 포함한다. 기판 관통 비아는, 전도성 충진 재료 및 측벽 격리 라이너 층을 포함한다. 측벽 격리 라이너 층은, 가능하게는 STI 층 패드로 연장하지만 이를 관통하지는 않는 부분을 갖는다.
본 개시의 다른 양상에 따르면, 웨이퍼 후면으로부터 기판 관통 비아들(TSV들)을 진보된 CMOS(complementary metal oxide semiconductor) 노드들에 통합하기 위한 방법이 설명된다. 이 방법은, 반도체 기판에 기판 관통 비아(TSV) 캐비티를 에칭하는 단계를 포함한다. TSV 캐비티는, 반도체 기판 내의 STI(shallow trench isolation) 층 패드로 연장할 수 있다. 이 방법은 또한, STI 층 패드를 관통하여 상호연결부/접촉부 상의 필름으로 에칭하는 단계를 포함한다. 이 방법은, TSV 캐비티 내에 격리 라이너 층을 증착하는 단계를 더 포함한다. 격리 라이너 층은, 상호연결부/접촉부 상의 필름의 재료와는 상이한 재료를 포함할 수 있다. 이 방법은 또한, 상호연결부/접촉부를 노출시키기 위해, 격리 라이너 층의 일부분 및 상호연결부/접촉부 상의 필름을 관통하여 에칭하는 단계를 포함한다.
본 개시의 추가의 양상에 따르면, 반도체 웨이퍼의 후면으로부터 생성된 통합된 기판 관통 비아를 갖는 반도체 웨이퍼가 설명된다. 반도체 웨이퍼는, 반도체 기판, 및 반도체 기판의 표면상의 STI(shallow trench isolation) 층 패드를 포함한다. 반도체 웨이퍼는 또한, 접촉부 에칭 정지 층 상에 형성된 ILD(inter-layer dielectric) 층을 포함하고, 여기서 상기 접촉부 에칭 정지 층은 반도체 기판의 표면상에서 STI 층 패드로부터 ILD 층을 분리한다. 반도체 웨이퍼는, 기판을 관통하여 전도(conducting)시키기 위한 수단을 더 포함한다. 이 전도 수단은, ILD 층 내의 적어도 하나의 접촉부와 커플링하기 위해 STI 층 패드 및 반도체 기판을 관통하여 연장한다. 전도 수단은, 그 전도 수단의 측벽들을 격리시키기 위한 수단을 포함할 수 있다. 이 격리 수단은, 가능하게는 STI 층 패드로 연장하지만 이를 관통하지는 않는 부분을 갖는다.
여기서는, 다음의 상세한 설명이 더 잘 이해될 수 있도록 본 개시의 특징들 및 기술적 이점들의 개요를 상당히 광범위하게 서술하였다. 아래에서는 본 개시의 추가 특징들 및 이점들이 설명된다. 이러한 개시가 본 개시의 동일한 목적들을 실행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기초로서 쉽게 활용될 수 있다고 해당 기술분야에서 통상의 지식을 가진 자들에 의해 인식되어야 한다. 또한, 이러한 대등한 구성들은 첨부된 청구항들에 제시되는 것과 같은 본 개시의 사상들을 벗어나지 않는다고 해당 기술분야에서 통상의 지식을 가진 자들에 의해 인식되어야 한다. 추가 목적들 및 이점들과 함께 본 개시의 구조 및 동작 방법 모두에 대해 본 개시의 특성이라고 여겨지는 새로운 특징들은 첨부 도면들과 관련하여 고려될 때 다음 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각은 본 개시의 범위들의 한정으로서 의도되는 것이 아니라 예시 및 설명만을 목적으로 제공된다고 명백히 이해되어야 한다.
본 개시의 더 완벽한 이해를 위해, 이제 첨부 도면들과 함께 실시되는 다음의 설명에 대해 언급된다.
도 1a 및 도 1b는, 본 개시의 일 양상에 따라 MOL(middle of line) 층 내의 액티브 디바이스들에 대한 에칭 정지 층을 포함하는 집적 회로(IC) 디바이스를 예시하는 단면도들이다.
도 2는, 본 개시의 일 양상에 따라 후면 격리 층, 및 STI(shallow trench isolation) 층 패드 내부에서 종결하는 후면 기판 관통 비아(TSV) 캐비티를 포함하는, 도 1b의 IC 디바이스를 예시하는 단면도를 도시한다.
도 3은, 본 개시의 일 양상에 따라 TSV 캐비티 내에 그리고 후면 격리 층 상에 격리 라이너의 증착을 예시하는, 도 2의 IC 디바이스의 단면도를 도시한다.
도 4는, 본 개시의 일 양상에 따라 측벽 라이너를 형성하기 위해 수평 표면들 상에서의 격리 라이너 필름의 제거를 예시하는, 도 3의 IC 디바이스의 단면도를 도시한다.
도 5는, 본 개시의 일 양상에 따라 MOL(middle of line) 층 내의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 STI(shallow trench isolation) 층의 제어된, 선택적인 에칭 이후의 도 4의 IC 디바이스를 예시하는 단면도를 도시한다.
도 6은, 본 개시의 일 양상에 따라 TSV 배리어 시드 프로세스 이후의 도 5의 IC 디바이스를 예시하는 단면도를 도시한다.
도 7은, 본 개시의 일 양상에 따라 후면 TSV를 형성하기 위한 전기-화학적 증착 및 구리 화학 기계적 연마(CMP) 프로세스 이후의 도 6의 IC 디바이스를 예시하는 단면도를 도시한다.
도 8은, 본 개시의 일 양상에 따라 선택적인 재분포 층(RDL; redistribution layer) 프로세스의 일부로서 배리어 시드 층 상에서의 레지스트의 형성을 예시하는, 도 6의 IC 디바이스를 예시하는 단면도를 도시한다.
도 9는, 본 개시의 일 양상에 따라 후면 TSV를 형성하기 위한 전기-화학적 증착 및 구리 화학-기계적 연마(CMP) 프로세스 이후의 도 8의 IC 디바이스를 예시하는 단면도를 도시한다.
도 10은, 본 개시의 일 양상에 따라 완성된 후면 TSV 및 RDL 층을 예시하는, 도 9의 IC 디바이스의 단면도를 도시한다.
도 11은, 본 개시의 일 양상에 따라 배리어 시드 층을 갖지 않는 완성된 후면 TSV 및 RDL 층을 예시하는, 도 10의 IC 디바이스의 단면도를 도시한다.
도 12는, 본 개시의 일 양상에 따라 TSV들(through substrate vias)을 진보된 CMOS(complementary metal oxide semiconductor) 노드들에 통합하기 위한 방법을 예시하는 블록도이다.
도 13은, 본 개시의 일 양상에 따라 STI 층 패드 상에서 종결하는 후면 TSV 캐비티의 형성을 가능하게 하기 위한 레지스트를 포함하는, 도 1a의 IC 디바이스를 예시하는 단면도를 도시한다.
도 14는, 본 개시의 일 양상에 따라 STI 층 패드 상에서 종결하는 후면 TSV 캐비티를 포함하는, 도 13의 IC 디바이스를 예시하는 단면도를 도시한다.
도 15는, 본 개시의 일 양상에 따라 MOL 층의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 STI 층 패드의 제어된, 선택적인 에칭 이후의 도 14의 IC 디바이스를 예시하는 단면도를 도시한다.
도 16은, 본 개시의 일 양상에 따라 반도체 기판의 후면 상의 그리고 TSV 캐비티 내의 격리 라이너의 증착을 예시하는, 도 15의 IC 디바이스의 단면도를 도시한다.
도 17은, 본 개시의 일 양상에 따라 TSV 캐비티 내의 측벽 격리 라이너를 보호하기 위한 격리 라이너 상의 레지스트를 예시하는, 도 16의 IC 디바이스의 단면도를 도시한다.
도 18은, 본 개시의 일 양상에 따라, MOL 층의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 TSV 캐비티의 저부에서 격리 라이너의 무-지향성(non-directional) 에칭 이후의 도 17의 IC 디바이스를 예시하는 단면도를 도시한다.
도 19는, 본 개시의 일 양상에 따라 TSV 캐비티를 충진하고 그리고 반도체 기판의 후면 상에 배치된 격리 라이너의 증착을 예시하는, 도 15의 IC 디바이스의 단면도를 도시한다.
도 20은, 본 개시의 일 양상에 따라 MOL 층의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 TSV 캐비티의 저부에서 격리 라이너의 무-지향성 에칭 이전의 격리 라이너 상의 레지스트를 예시하는, 도 19의 IC 디바이스의 단면도를 도시한다.
도 21은, 본 개시의 일 양상에 따라 MOL 층의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 TSV 캐비티 내에서의 격리 라이너의 무-지향성 에칭 이후의 도 20의 IC 디바이스를 예시하는 단면도를 도시한다.
도 22는, 본 개시의 일 양상에 따라 TSV 배리어 시드 프로세스 이후의 도 21의 IC 디바이스를 예시하는 단면도를 도시한다.
도 23은, 본 개시의 일 양상에 따라 선택적인 재분포 층(RDL) 프로세스의 일부로서 배리어 시드 층 상에서 레지스트의 형성을 예시하는, 도 22의 IC 디바이스를 예시하는 단면도한다.
도 24는, 본 개시의 일 양상에 따라 후면 TSV를 형성하기 위해 전기-화학적 증착 및 구리 화학 기계적 연마(CMP) 프로세스 이후의 도 23의 IC 디바이스를 예시하는 단면도를 도시한다.
도 25는, 본 개시의 일 양상에 따라 완성된 후면 TSV 및 RDL 층을 예시하는, 도 24의 IC 디바이스의 단면도를 도시한다.
도 26은, 본 개시의 일 양상에 따라 패시베이션 층을 포함하는 완성된 후면 TSV 및 RDL 층을 예시하는, 도 25의 IC 디바이스의 단면도를 도시한다.
도 27은, 본 개시의 구성이 유리하게 이용될 수 있는 무선 통신 시스템을 도시하는 블록도이다.
첨부 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본 명세서에서 설명되는 개념들이 실시될 수 있는 구성들만을 표현하도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해 특정한 세부사항들을 포함한다. 그러나 이들 개념들이 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명하게 될 것이다. 몇몇 인스턴스들에서, 잘-알려진 구조들 및 컴포넌트들은 이러한 개념들을 모호하게 하는 것을 방지하기 위해 블록도 형태로 도시된다. 본 명세서에서 설명된 바와 같이, 용어 "및/또는"의 이용은 "포괄적 OR"을 표현하도록 의도되며, 용어 "또는"의 이용은 "배타적 OR"를 표현하도록 의도된다.
본 개시의 다양한 양상들은, 집적 회로(IC)에서 MOL 층들과 웨이퍼 후면 TSV들(through substrate vias)을 통합하기 위한 기법들을 제공한다. 집적 회로들(IC들)의 반도체 제조를 위한 프로세스 흐름은, FEOL(front-end-of-line) 프로세스들, MOL(middle-of-line) 프로세스들, BEOL(back-end-of-line) 프로세스들을 포함할 수 있다. "층" 이란 용어는, 막(film)을 포함하며, 달리 언급되지 않는 한 수직 또는 수평 두께를 표시하는 것으로서 해석되지 않는다는 것이 이해될 것이다. 본 개시의 일 양상에 따르면, TSV는 전면(front-side) 디바이스 제조 프로세스에서 TSV 프로세스를 분리(decouple)하기 위해 웨이퍼 후면으로부터 제조된다. 일 구성에서, TSV 캐비티 내 측벽 라이너 격리 층은 반도체 웨이퍼의 STI(shallow trench isolation) 층으로 연장한다. 본원에 설명된 바와 같이, "반도체 기판"이란 용어는, 다이싱된(diced) 웨이퍼의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 유사하게, 웨이퍼 및 다이라는 용어들은, 상호교환이 믿기 힘들 정도로 부담을 주지 않는 한, 상호교환가능하게 이용될 수 있다.
일 구성에서, 측벽 라이너 격리 층은 MOL 상호연결 층의 로컬 상호연결부들(접촉부들)의 필름들 및/또는 STI 층 패드와는 상이한 화학적 재료 특성을 나타낸다. 이 구성은, MOL 상호연결 층 내의 어떠한 액티브 디바이스들에도 손상을 가하지 않고 로컬 상호연결부들을 노출시키기 위해 제어된 에칭을 가능하게 하기 위한 개선된 선택도를 제공한다. 측벽 라이너 격리 층의 화학적 재료 특성이 STI 층 패드와 상이한 이러한 구성에서, STI 층 패드를 관통하여 에칭하기 전에 라이너 격리 층이 증착된다. 측벽 라이너 격리 층의 화학적 재료 특성이 MOL 상호연결 층의 로컬 상호연결부들의 필름들과 상이한 구성에서, STI 층 패드의 에칭 이후에 측벽 라이너 격리 층이 제조된다. 웨이퍼 후면 TSV는, MOL 상호연결 층의 로컬 상호연결부들을 접촉하기 위해 형성된다. 다른 구성에서, 웨이퍼 후면 TSV는, 예를 들어, MOL 상호연결 층의 로컬 상호연결부들에 대한 액세스를 제공하기 위한 재분포 층(redistribution layer)을 포함한다.
도 1a는 본 개시의 일 양상에 따라 액티브 디바이스들(112-116)을 포함하는 집적 회로(IC) 디바이스(100)를 예시하는 단면도를 도시한다. 대표적으로, IC 디바이스(100)는 STI(shallow trench isolation) 영역(106) 및 STI 층 패드(130)를 갖는 반도체 기판(예를 들어, 실리콘 웨이퍼)(102)을 포함한다. ILD(inter-layer dielectric) 층(108)은, 반도체 기판(102)의 STI 영역(106) 및 STI 층 패드(130) 상에 배치된다. 또한, 액티브 디바이스들(예를 들어, 트랜지스터들)(112-116)을 포함하는 FEOL 층(110)이 제공된다. MOL 상호연결 층(120)이 또한 제공된다. ILD 층(108)은, FEOL 층(110)의 액티브 디바이스들(112-116) 및 MOL 상호연결 층(120)의 전도성 엘리먼트들(예를 들어, 비아들)(121-126) 및 상호연결부들(접촉부들(121 및 128)을 보호한다. 이러한 구성에서, ILD 층(108)은 MOL 상호연결 층(120)의 전도성 엘리먼트들(121-128) 간의 단락을 방지하기 위해 실리콘 산화물 또는 다른 유사한 재료로 형성된다. 대안적인 구성에서, ILD 층(108)은 로우-K 유전체 또는 다른 유사 재료이다.
도 1b는, 반도체 기판(102)으로부터 대향하는 ILD 층(108)의 상부 표면에 부착된 캐리어 기판(104)을 포함하는 IC 디바이스(100)를 도시한다. 이 구성에서, ILD 층(108)과 반도체 기판(102) 사이에 접촉부 에칭 정지 층(132)이 제공된다. 접촉부 에칭 정지 층은, 예를 들어, 액티브 디바이스 층(예를 들어, FEOL 층(110))으로부터 접촉부들을 노출시키기 위해 습식 화학적 프로세스들을 제어하는데 이용된 박막(thin film)의 층일 수 있다. 접촉부 에칭 정지 층(132)은, 실리콘 탄화물, 실리콘 질화물, 또는 다른 유사 보호성 재료로 형성될 수 있다. 도 1a 및 도 1b에 추가로 예시된 바와 같이, MOL 상호연결 층(120)은 ILD 층(108) 내에 형성된 로컬 상호연결부들(접촉부들)(140)을 포함한다. 이 구성에서, IC 디바이스(100)는 TSV 없이 제조되지만, TSV 랜딩 영역(landing area)을 제공하기 위한 크기로 증가될 수 있는 STI 층 패드(130)는 포함한다. 도 2에 도시된 바와 같이, 반도체 기판(102)은, TSV 캐비티의 에칭에 대비하여 20-150 미크론들의 범위 내의 두께를 제공하도록 박형화된다.
도 2는, 반도체 기판(102)의 후면을 관통하여 형성된 후면 격리 층(260) 및 TSV 캐비티(250)를 포함하는, 도 1b의 IC 디바이스를 예시하는 단면도(200)를 도시한다. 대표적으로, TSV 캐비티(250)는 STI 층 패드(130) 내부에서 종결한다. 이 구성에서, 후면 격리 층(260)은 반도체 기판(102)의 상부 표면상에 형성된다. 후면 격리 층(260)은, 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물 또는 다른 유사 보호성 재료로 형성될 수 있다. 후면 격리 층(260)의 형성 이후에, TSV 캐비티(250)는, 전면 액티브 디바이스들과 정렬하고 그리고 STI 층 패드(130) 내부에서 중지하도록 패터닝되고 에칭된다. 이 구성에서, TSV 캐비티(250)의 크기는 대략 1-20 마이크로미터(㎛)이다.
도 3은, 본 개시의 일 양상에 따라 TSV 캐비티(250) 내에 그리고 후면 격리 층(260) 상에 격리 라이너 층(370)의 증착을 예시하는, 도 2의 IC 디바이스의 단면도(300)를 도시한다. 이 구성에서, 에칭 및/또는 리소그래피 프로세스는, 반도체 기판(102) 및 STI 층 패드(130)의 일부분을 관통하여 에칭하여 TSV 캐비티(250)를 형성한다. 에칭이 완료된 후, 라이너 격리 증착은 후면 격리 층(260), 측벽들, 및 TSV 캐비티(250)의 저부 상에 격리 라이너 층(370)을 형성한다. 격리 라이너 층(370)은, 폴리머, 실리콘 산화물, 실리콘 질화물, 또는 산화물 필름을 형성하기 위한 다른 유사 전구체의 층으로 형성될 수 있다. 격리 라이너 층(370)은, 예시적인 구성에서 1/4 미크론의 두께를 가질 수 있다.
MOL 상호연결 층의 접촉 필름들을 노출시키기 위해 (예를 들어, 스페이서와 같은) 지향성 에칭이 이용되는 다수의 상이한 구성들이 고려된다. 측벽 라이너 격리 층의 화학적 재료 특성이 STI 층 패드와는 상이한 도 4 내지 도 12에 설명된 본 개시의 양상들에서, STI 층 패드의 에칭 이전에 라이너 격리 층이 제조된다. 측벽 라이너 격리 층의 화학적 재료 특성이 MOL 상호연결 층의 로컬 상호연결부들의 필름들과 상이한, 도 13 내지 도 26에 도시된 라이너 오프닝 리소그래피를 포함하는 본 개시의 양상들에서, 측벽 라이너 격리 층은 STI 층 패드의 에칭 이후에 제조된다.
도 4는, 본 개시의 일 양상에 따라, 격리 라이너 층(370)의 제거가 측벽 격리 라이너 층(470)을 형성하는 제 1 구성을 예시하는 단면도(400)를 도시한다. 격리 라이너 층(370)은, TSV 캐비티(250)의 저부 및 후면 격리 층(260)로부터 제거될 수 있다. 격리 라이너 층(370)의 제거는, 측벽 격리 라이너 층(470)의 형성을 가능하게 한다. 본 개시의 일 양상에서, 측벽 격리 라이너 층(470)은, STI 층 패드(130)와는 상이한 화학적 재료 특성을 나타낸다. 이 구성은, 반도체 기판(102)을 관통하여, 그리고 가능하게는, STI 층 패드(130)를 관통하는 것은 아니지만 그 내부로의 제어된 지향성 에칭을 가능하게 한다. 즉, 측벽 격리 층(470)의 상이한 화학적 재료 특성은, 제어된 에칭이, STI 층 패드(130)를 관통하여 에칭하지 않고 STI 층 패드(130)를 노출시키는 것을 가능하게 한다.
STI 층 패드(130)는 또한, MOL 상호연결 층(120)의 로컬 상호연결부들(접촉부들)(140)의 필름들과는 상이한 화학적 재료 특성을 나타낼 수 있다. 이 구성은, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 제어된 지향성 에칭을 가능하게 하는 개선된 선택도를 제공한다. 측벽 격리 라이너 층(470)의 화학적 재료 특성이 STI 층 패드(130)와는 상이한 구성에서, STI 층 패드(130)의 에칭 이전에 측벽 격리 라이너 층(470)이 제조된다. 측벽 격리 라이너 층(470)의 화학적 재료 특성이 MOL 상호연결 층(120)의 로컬 상호연결부들(140)의 필름들과 상이한 구성에서, STI 층 패드(130)의 에칭 이후에 측벽 격리 라이너 층(470)이 제조된다(도 13 내지 도 26 참조). 이 구성은, 재료 에칭이 지향성 방식(directional manner)으로 수행될 수 없는 상황들을 위한 추가적인 리소그래피 프로세스를 포함한다.
도 5는, 본 개시의 일 양상에 따라 MOL 상호연결 층(120) 내에서 액티브 디바이스들로부터 로컬 상호접속들(140)을 노출시키기 위해 STI 층 패드(130)의 제어된 선택적인 에칭 이후에, 도 4의 IC 디바이스를 예시하는 단면도(500)를 도시한다. 도 5에 도시된 바와 같이, DRIE(directional reactive ion etch)는 TSV 캐비티(250)의 저부에서 발생한다. 이 구성에서, DRIE는, 로컬 상호연결부들(140)을 노출시키기 위한 "라이너 격리 스페이서 에칭"으로서 지칭될 수 있다. 측벽 격리 라이너 층(470), STI 층 패드(130), 및 접촉부 에칭 정지 층(132) 간의 상이한 에칭 레이트들은, 로컬 상호연결부들(140)을 노출시키기 위해 접촉부 에칭 중지 층(132)에서 중지하는 선택적인 에칭을 가능하게 한다.
본 개시의 이러한 양상에서, 로컬 상호연결부들(140)의 필름들과는 상이한 STI 층 패드(130)의 화학적 재료 특성들은, 후면 TSV를 에칭하는 것과 연관된 결함사항들(즉, MOL 상호연결 층(120)의 잠재적 에칭)을 감소시키기 위해, 반도체 기판(102)의 MOL 상호연결 층(120) 상에서의 임팩트를 줄이는 지향성 스페이서 에칭을 가능하게 한다.
도 6은, 본 개시의 일 양상에 따른 배리어 시드 층(652)을 형성하기 위해 TSV 배리어 시드 충진 프로세스 이후의, 도 5의 IC 디바이스를 예시하는 단면도(600)를 도시한다. 도 6에 도시된 바와 같이, 배리어 시드 층(652)은, 도 7에 도시된 것과 같은 후면 TSV의 연속적인 형성에 대비하여 충진 재료로 TSV 캐비티(250)를 라이닝(line)한다. 일 구성에서, 배리어 시드 층(652)은 UBM(under bump metallization) 층을 제공한다.
도 7은, 본 개시의 일 양상에 따라 후면 TSV(780)를 형성하기 위한 전기-화학 증착(ECD; electro-chemical deposition) 및 화학 기계적 연마(CMP; chemical mechanical polish) 프로세스 이후의, 도 6의 IC 디바이스를 예시하는 단면도(700)를 도시한다. 대표적으로, 후면 TSV(780)에 대한 TSV 캐비티의 형성은, 앞서 논의된 바와 같이, 반도체 기판(102)의 MOL 상호연결 층(120)의 전도성 엘리먼트들, 상호연결부들, 및/또는 접촉부들에 손상을 가하지 않고, 로컬 상호연결부들(140)을 노출시키는 선택적으로 제어된 에칭으로 사전-형성된다. 이 구성에서, 후면 TSV(780)를 형성하기 위해, 구리와 같은 전도성 충진 재료에 CMP 프로세스가 적용된다.
도 8은, 본 개시의 일 양상에 따라 RDL(optional redistribution layer) 프로세스의 일부로서 배리어 시드 층(652) 상에 레지스트(890)의 형성을 예시하는, 도 6의 IC 디바이스를 예시하는 단면도(800)를 도시한다. 레지스트(890)는, 배리어 시드 층(652) 상에 패터닝된 코팅을 형성하기 위해 포토리소그래피 프로세스의 일부로서 이용된 포토레지스트 또는 다른 감광성 재료일 수 있다.
도 9는, 본 개시의 일 양상에 따라 후면 TSV(980)를 형성하기 위한 전기-화학적 증착 및 화학 기계적 연마(CMP) 프로세스 이후에, 도 8의 IC 디바이스를 예시하는 단면도(900)를 도시한다. 전기-화학적 증착 및 CMP 프로세스는 또한 RDL(982)을 형성한다. RDL(982)은, 예를 들어, MOL 상호연결 층(120)의 로컬 상호연결부들(140)에 대한 액세스를 제공할 수 있거나, 또는 TSV들 또는 다른 후면 컴포넌트들, 예컨대, 전도성 상호연결부들(예를 들어, 전도성 범퍼들) 또는 다른 유사한 상호연결 구조물들 사이에서 웨이퍼의 후면 상에서의 라우팅을 제공할 수 있다.
도 10은, 본 개시의 일 양상에 따라 레지스트의 제거 이후의 후면 TSV(980) 및 RDL 층(982)을 예시하는, 도 9의 IC 디바이스의 단면도(1000)를 도시한다. 일 구성에서, 패시베이션 층(도 26 참조)이 RDL 층(982) 및 후면 격리 층(260) 상에 증착된다.
도 11은, 본 개시의 일 양상에 따라 배리어 시드 층 없이, 완성된 후면 TSV(980) 및 RDL 층(982)을 예시하는, IC 디바이스(1100)의 단면도를 도시한다. 이 구성에서, 후면 TSV(980)는, MOL 상호연결 층(120)의 로컬 상호연결부들을 직접 접촉한다.
도 12는, 본 개시의 양상에 따라 기판 관통 비아들(TSV들)을 진보된 CMOS(complementary metal oxide semiconductor) 노드들에 통합시키기 위한 방법(1200)을 예시하는 블록도이다. 블록(1210)에서, 예를 들어, 도 1b에 도시된 바와 같이, IC 디바이스 기판에는 STI(shallow trench isolation) 층 패드가 제공되지만, TSV는 제공되지 않는다. 이 설명은 실리콘 기판을 언급했지만, 다른 기판 재료들도 또한 고려된다. 블록(1212)에서, 기판은 후면 TSV에 대비하여 박형화되고, IC 디바이스 기판은, 예를 들어, 도 1b에 도시된 바와 같이 캐리어 상에 놓인다.
도 12를 다시 참조하면, 블록(1214)에서, 예를 들어, 도 2에 도시된 바와 같이 기판에 대한 후면 격리 층을 제공하기 위해 저온 실리콘 산화물/질화물이 증착된다. 블록(1216)에서, TSV 캐비티는 STI 층 패드 내부에서 중지하도록 패터닝 및 에칭된다. 예를 들어, 도 2에 도시된 바와 같이, TSV 캐비티(250)는, 반도체 기판(102)을 관통하여, 그리고 STI 층 패드(130)를 관통하지는 않지만 그 내부로 에칭함으로써 형성된다. 블록(1218)에서, 예를 들어, 도 3에 도시된 바와 같이, TSV 캐비티 및 후면 격리 층을 라이닝하기 위해 저온 라이너가 증착된다. 대안적으로, 예를 들어, 도 13 내지 도 26에 도시된 바와 같이, STI 층 패드를 관통하여 에칭한 후 저온 라이너가 증착된다.
예를 들어, 도 4에 도시된 바와 같이, 격리 라이너 층(370)은 TSV 캐비티(250)의 저부 및 후면 격리 층(260)으로부터 제거된다. 격리 라이너 층(370)의 제거는, 측벽 격리 라이너 층(470)의 형성을 가능하게 한다. 본 개시의 일 양상에서, 측벽 격리 라이너 층(470)은, 로컬 상호연결부들(140)을 노출시키기 위해 제어된 에칭을 가능하게 하기 위한 개선된 선택도를 제공하기 위해 STI 층 패드(130)의 필름들 및/또는 MOL 상호연결 층(120)의 로컬 상호연결부들(140)과는 상이한 화학적 재료 특성을 나타낸다.
블록(1220)에서, MOL(middle of line) 상호연결 층으로부터 접촉부들 및/또는 로컬 상호연결부들을 노출시키기 위해 STI 층 패드를 관통하여 에칭이 수행된다. 예를 들어, 도 5에 도시된 바와 같이, 측벽 격리 라이너 층(470)을 따른 DRIE(directional reactive ion etching)는, MOL 상호연결 층(120) 내의 액티브 디바이스들에 손상을 가하지 않고, 로컬 상호연결부들(140)을 노출시키기 위해 선택적인 그리고 제어된 스페이서 에칭을 제공한다. 블록(1222)에서, TSV 캐비티(250)는, 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 전도성 재료로 충진된다. 본 설명이 구리 충진제를 언급했지만, 다른 충진 재료들도 또한 고려된다. 도 9 내지 도 11에 도시된 바와 같이, RDL 층을 포함하는 후면 TSV를 제공하기 위해 RDL(optional redistribution layer) 프로세스가 수행될 수 있다. 블록(1224)에서, 후면 TSV의 화학 기계적 연마가 수행된다. 대안적으로, 레지스트 스트립/배리어 시드 오버-에칭이 수행될 수 있다.
일 구성에서, IC 디바이스(1100)는 STI(shallow trench isolation) 층 및 기판을 관통하여 연장하는 전도하기 위한 수단을 포함한다. 전도 수단은, 전도성 충진 재료를 갖는다. 본 개시의 일 양상에서, 전도 수단은, 전도 수단에 의해 언급된 기능들을 수행하도록 구성된, 도 7 및/또는 도 11의 후면 기판 관통 비아(780/980)이다. 이 구성에서, IC 디바이스(1100)는 또한 STI 층 패드를 관통하지는 않지만 그 STI 층 패드 내부로 부분적으로 연장하는 기판으로부터 전도 수단을 격리시키기 위한 수단을 포함한다. 본 개시의 일 양상에서, 격리 수단은, 격리 수단에 의해 언급된 기능들을 수행하도록 구성된, 도 4 및 도 11의 측벽 격리 라이너 층(470)이다. 다른 양상에서, 전술된 수단은, 전술된 수단에 의해 언급된 기능들을 수행하도록 구성된 디바이스 또는 임의의 층일 수 있다.
도 13은, 본 개시의 일 양상에 따라 STI 층 패드(130) 상에서 종결하는 후면 TSV 캐비티의 형성을 가능하게 하기 위한 레지스트(890)를 포함하는, 도 1a의 IC 디바이스를 예시하는 단면도(1300)를 도시한다. 앞서 언급된 바와 같이, 라이너 오프닝 리소그래피를 포함하는 본 개시의 양상들은 도 13 내지 도 26에 도시된다. 본 개시의 이러한 양상은, 예를 들어, 도 2 및 도 5에 도시된 본 개시의 양상들에 따라 수행된 지향성 에칭과 같이, 지향성 방식으로 재료 에칭이 수행될 수 없는 상황들을 위한 추가적인 리소그래피 프로세스(예를 들어, 마스크)를 포함한다.
도 14는, 본 개시의 일 양상에 따라 STI 층 패드(130) 상에서 종결하는 TSV 캐비티(250)를 포함하는, 도 13의 IC 디바이스를 예시하는 단면도(1400)를 도시한다. 이 구성에서, TSV 캐비티(250)는, 전면 액티브 디바이스들과 정렬하고 그리고 STI 층 패드(130) 상에서 중지시키도록 패터닝되고 에칭된다. 이 구성에서, TSV 캐비티(250)의 크기는 대략 1-20 마이크로미터(㎛)이다.
도 15는, 본 개시의 일 양상에 따라 MOL 상호연결 층(120)의 접촉부들 및/또는 로컬 상호연결부들(140) 상의 필름(미도시)을 노출시키기 위해 STI 층 패드(130)의 제어된 무-지향성 에칭 이후에, 도 14의 IC 디바이스를 예시하는 단면도(1500)를 도시한다. 본 개시의 이러한 양상들에서, 측벽 라이너 격리 층은, 예를 들어, 도 16의 앞부분에 도시된 바와 같이, STI 층 패드(130)의 에칭 이후에 제조된다.
도 16은, 본 개시의 일 양상에 따라 반도체 기판(102)의 후면 상에 그리고 TSV 캐비티(250) 내에 격리 라이너 층(370)의 증착을 예시하는, 도 15의 IC 디바이스의 단면도(1600)를 도시한다. 반도체 기판(102)의 후면 상에 그리고 TSV 캐비티(250) 내에 격리 라이너 층(370)을 증착하기 위해 플라즈마 증착이 수행될 수 있다. 측벽 격리 라이너 층(470)의 화학적 재료 특성은, MOL 상호연결 층(120)의 접촉부들의 노출을 용이하게 하기 위해 로컬 상호연결부들(140)의 필름들과는 상이할 수 있다. 이 구성에서, 예를 들어, 도 15에 도시된 바와 같이, STI 층 패드(130)의 에칭 이후에, 격리 라이너 층(370)이 증착된다.
도 17은, 본 개시의 일 양상에 따라 TSV 캐비티(250) 내의 측벽 격리 라이너 층(470)을 보호하기 위해 격리 라이너 층(370) 상의 레지스트(890)를 예시하는, 도 16의 IC 디바이스의 단면도(1700)를 도시한다. 본 개시의 이 양상에서, 레지스트(890)의 증착은, 재료 에칭이 지향성 방식으로 수행될 수 없는 상황들을 위한 추가적인 리소그래피 프로세스이다. 본 개시의 이 양상에서, 레지스트(890)는, 예를 들어, 도 18에 도시된 바와 같이, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 수행된 무-지향성 에칭으로부터 측벽 격리 라이너 층(470)을 보호한다.
도 18은, 본 개시의 일 양상에 따라 MOL 상호연결 층(120)의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들(140)을 노출시키기 위해 TSV 캐비티(250)의 저부에서의 격리 라이너 층(370) 및 필름(미도시)의 무-지향성 에칭 이후에, 도 17의 IC 디바이스를 예시하는 단면도(1800)를 도시한다. 이 구성에서, TSV 캐비티(250)의 저부에서의 격리 라이너 층(370)은, MOL 상호연결 층(120)의 로컬 상호연결부들(140)의 필름들과는 상이한 화학적 재료 특성을 나타낸다. 이 구성은, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 제어된, 무-지향성 에칭을 가능하게 하기 위한 개선된 선택도를 제공한다. MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 TSV 캐비티(250)의 저부에서의 격리 라이너 층(370)을 오픈하기 위해 습식 에칭이 또한 이용될 수 있다.
격리 라이너 층(370)을 증착시키기 위한 대안적인 프로세스가 도 19를 참조하여 설명된다. 도 19는, 본 개시의 일 양상에 따라 TSV 캐비티(250)를 충진하고 그리고 반도체 기판(102)의 후면 상에 배치된 격리 라이너 층(370)의 증착을 예시하는, 도 15의 IC 디바이스의 단면도(1900)를 도시한다. 이 구성에서, 폴리머 스핀-온 프로세스는, 격리 라이너 층(370)으로 TSV 캐비티(250)를 충진한다. 폴리머 스핀-온 프로세스가 도 19를 참조하여 TSV 캐비티를 충진하는 것으로서 설명되지만, 동일한 결과를 획득하기 위해 절연 재료로 TSV 캐비티(250)를 충진하는 임의의 다른 프로세스가 이용될 수도 있다. 격리 라이너 층(370)은, 폴리머, 실리콘 산화물, 실리콘 질화물, 또는 산화물 필름을 형성하기 위한 다른 유사 전구체의 층으로 형성될 수 있다.
도 20은, 본 개시의 일 양상에 따라 격리 라이너 층(370) 상에 레지스트(890)를 예시하는, 도 19의 IC 디바이스의 단면도(2000)를 도시한다. 대표적으로, 레지스트(890)는, 반도체 기판(102)의 후면 상의 격리 라이너 층(370)의 일부분 상에 형성된다. TSV 캐비티(250) 내에서의 격리 라이너 층(370)의 무-지향성 에칭은, 예를 들어, 도 21에 도시된 바와 같이, MOL 상호연결 층(120)의 액티브 디바이스들로부터 접촉부들 및/또는 로컬 상호연결부들(140)을 노출시키기 위해 수행될 수 있다.
도 21은, 본 개시의 일 양상에 따라 TSV 캐비티(250) 내에서의 격리 라이너 층(370)의 무-지향성 에칭 이후에, 도 20의 IC 디바이스를 예시하는 단면도(2100)를 도시한다. 이 구성에서, 격리 라이너 층(370)의 무-지향성 에칭은 MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시킨다. 이 구성은, 로컬 상호연결부들(140)의 필름들과는 상이한 격리 라이너 층(370)의 화학 기계적 특성으로 인해, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위한 제어된, 무-지향성 에칭을 가능하게 하기 위한 개선된 선택도를 제공한다. MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 TSV 캐비티(250) 내의 격리 라이너 층(370)을 오픈하기 위해 습식 에칭이 또한 이용될 수 있다.
도 22는, 본 개시의 일 양상에 따라 TSV 배리어 시드 프로세스 이후에, 도 21의 IC 디바이스를 예시하는 단면도(2200)를 도시한다. 도 22에 도시된 바와 같이, TSV 배리어 시드 프로세스는, 도 23에 도시된 것과 같은 후면 TSV의 연속적인 형성에 대비하여 충진 재료로 TSV 캐비티(250)를 라이닝한다. 일 구성에서, TSV 배리어 시드 프로세스에 의해 증착된 충진 재료는, UBM(under bump metallization) 층(654)을 제공한다.
도 23은, 본 개시의 일 양상에 따라 RDL(optional redistribution layer) 프로세스의 일부로서 UBM 층(654) 상에서의 레지스트(890)의 형성을 도시하는, 도 22의 IC 디바이스를 예시하는 단면도(2300)를 도시한다. 레지스트(890)는, UBM 층(654) 상에 패터닝된 코팅을 형성하기 위해 포토리소그래피 프로세스의 일부로서 이용되는 포토레지스트 또는 다른 감광 재료일 수 있다.
도 24는, 본 개시의 일 양상에 따라 후면 TSV(980)를 형성하기 위한 전기-화학적 증착 및 화학 기계적 연마(CMP) 프로세스 이후의, 도 23의 IC 디바이스를 예시하는 단면도이다. 전기-화학적 증착 및 CMP 프로세스는 또한 RDL(982)을 형성한다. RDL(982)은, 예를 들어, MOL 상호연결 층(120)의 로컬 상호연결부들(140)에 대한 액세스를 제공할 수 있다.
도 25는, 본 개시의 일 양상에 따라 후면 TSV(980) 및 RDL 층(982)을 예시하는, 레지스트의 제거 이후의 도 24의 IC 디바이스의 단면도(2500)를 도시한다. 이 구성은 도 11에 도시된 구성과 유사할 수 있다.
도 26은, 본 개시의 일 양상에 따라 패시베이션 층(656)을 포함하는, 후면 TSV(980) 및 RDL 층(982)을 예시하는, 도 25의 IC 디바이스의 단면도(2600)를 도시한다. 이 구성에서, 패시베이션 층(656)은 RDL(982) 및 반도체 기판(102)의 후면 상의 격리 라이너 층(370)의 일부분 상에 증착된다. 도 14 내지 도 26에 따라 형성된 후면 TSV(980)는, 예를 들어, 도 17에 도시된 바와 같이, 추가적인 리소그래피 프로세스를 수반한다. 레지스트(890)의 증착은, 지향성 방식으로 재료 에칭이 수행될 수 없는 상황들을 위해 추가적인 리소그래피 마스크를 수반한다.
본 개시의 이 양상에서, 레지스트(890)는, 예를 들어, 도 18에 도시된 바와 같이, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 수행된 무-지향성 에칭으로부터 측벽 격리 라이너 층(470)을 보호한다. 이러한 추가적인 리소그래피 마스크는, MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위한 에칭 프로세스를 간소화한다. 측벽 격리 라이너 층(470)이 보호되기 때문에, 무-지향성 에칭, 습식 에칭, 또는 다른 유사한 무-지향성 에칭이 MOL 상호연결 층(120)의 로컬 상호연결부들(140)을 노출시키기 위해 이용될 수 있다.
도 27은, 본 개시의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(2700)을 도시하는 블록도이다. 예시의 목적으로, 도 27은 3개의 원격 유닛들(2720, 2730, 및 2750)과 2개의 기지국들(2740)을 도시한다. 무선 통신 시스템들은 더욱 많은 원격 유닛들 및 기지국들을 가질 수도 있다고 인식될 것이다. 원격 유닛들(2720, 2730, 및 2750)은 개시된 후면 TSV(through substrate via)를 포함하는 IC 디바이스들(2725A, 2725B, 및 2725C)을 포함한다. IC를 포함하는 임의의 디바이스는 또한, 기지국들, 스위칭 디바이스들 및 네트워크 장비를 포함하는, 본원에 개시된 후면 TSV를 포함할 수도 있다고 인식될 것이다. 도 27은 기지국(2740)으로부터 원격 유닛들(2720, 2730, 및 2750)로의 순방향 링크 신호들(2780) 및 원격 유닛들(2720, 2730, 및 2750)로부터 기지국들(2740)로의 역방향 링크 신호들(2790)을 도시한다.
도 27에서, 원격 유닛(2720)은 모바일 전화로서 도시되고, 원격 유닛(2730)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(2750)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드헬드 개인 통신 시스템(PCS: personal communication systems) 유닛들, 휴대용 데이터 유닛들, 예를 들어, 개인용 데이터 보조기기들, GPS 가능 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예를 들어, 검침(meter reading) 장비, 또는 데이터나 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 27은 개시된 후면 TSV(through substrate via)를 포함하는 IC 디바이스들(2725A, 2725B, 및 2725C)을 예시하지만, 본 개시는 이러한 예시적인 설명된 유닛들로 한정되는 것은 아니다. 본 개시의 양상들은, 후면 TSV를 포함하는 임의의 디바이스에 적절히 이용될 수 있다.
펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본 명세서에서 설명된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 함수들 등)로 구현될 수 있다. 명령들을 유형적으로 구현하는 임의의 기계 판독 가능 매체가 본 명세서에서 설명된 방법들의 구현에 사용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내부에 또는 프로세서 유닛 외부에 구현될 수 있다. 본 명세서에서 사용된 바와 같이, "메모리"라는 용어는 임의의 타입의 장기, 단기, 휘발성, 비휘발성 또는 다른 메모리를 의미하며, 메모리의 임의의 특정 타입이나 메모리들의 개수, 또는 메모리가 저장되는 매체들의 타입으로 한정되는 것은 아니다.
본 개시 및 그 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 개시의 기술을 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들 및 개조들이 이루어질 수 있다고 이해되어야 한다. 예를 들어, 기판 또는 전자 디바이스에 관해 "위(above)"와 "아래(below)"와 같은 상관 용어들이 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집어진다면, 위가 아래가 되고, 그 역도 성립한다. 추가로, 옆으로 배향된다면, 위와 아래는 기판 또는 전자 디바이스의 측면들을 의미할 수 있다. 더욱이, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 한정되는 것으로 의도되는 것은 아니다. 당업자가 본 개시로부터 쉽게 인지하듯이, 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하는 또는 나중에 개발될 프로세스들, 기계들, 제조, 재료의 조성들, 수단, 방법들 또는 단계들이 본 개시에 따라 이용될 수 있다. 이에 따라, 첨부된 청구항들은 그 범위 내에 이러한 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판의 표면에 걸친 STI(shallow trench isolation) 층 패드;
    접촉부 에칭 정지 층(contact etch stop layer) 상의 층간 유전체(ILD; inter-layer dielectric) 층 ― 상기 접촉부 에칭 정지 층은, 상기 STI 층 패드로부터 상기 ILD 층을 분리함 ―; 및
    상기 반도체 기판을 관통하여 그리고 부분적으로 상기 STI 층 패드 내부로, 그러나 상기 STI 층 패드를 관통하지는 않고 연장하는 기판 관통 비아(through substrate via)를 포함하고, 상기 기판 관통 비아는 전도성 충진(filler) 재료 및 측벽 격리 라이너(liner) 층을 포함하고, 상기 측벽 격리 라이너 층은 상기 STI 층 패드 내부로, 그러나 상기 STI 층 패드를 관통하지는 않고 연장하는 부분을 갖는,
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 측벽 격리 라이너 층의 화학 재료 조성(composition)은, 상기 ILD 층 내의 적어도 하나의 접촉부의 화학 재료 조성 또는 상기 STI 층 패드의 화학 조성과는 상이한,
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 측벽 격리 라이너 층은, 폴리머, 실리콘 질화물, 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 재료로 구성되는,
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 기판 관통 비아의 상기 전도성 충진 재료에 커플링된 재분포(redistribution) 층을 더 포함하는,
    반도체 디바이스.
  5. 제 1 항에 있어서,
    음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 또는 컴퓨터 중 적어도 하나에 통합되는,
    반도체 디바이스.
  6. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판의 표면에 걸친 STI(shallow trench isolation) 층 패드;
    접촉부 에칭 정지 층(contact etch stop layer) 상의 층간 유전체(ILD) 층 ― 상기 접촉부 에칭 정지 층은, 상기 STI 층 패드로부터 상기 ILD 층을 분리함 ―; 및
    기판을 관통하는, 전도(conduct)하기 위한 수단을 포함하고,
    상기 전도하기 위한 수단은, 상기 반도체 기판을 관통하여 그리고 부분적으로 상기 STI 층 패드 내부로, 그러나 상기 STI 층 패드를 관통하지는 않고 연장하고, 상기 전도하기 위한 수단은 상기 전도하기 위한 수단의 측벽들을 격리하기 위한 수단을 포함하고, 상기 격리하기 위한 수단은 상기 STI 층 패드 내부로, 그러나 상기 STI 층 패드를 관통하지는 않고 연장하는 부분을 갖는,
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 격리하기 위한 수단의 화학 재료 조성은, 상기 ILD 층 내의 접촉부의 화학 재료 조성 또는 상기 STI 층 패드의 화학 조성과는 상이한,
    반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 격리하기 위한 수단은, 폴리머, 실리콘 질화물, 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는,
    반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 전도하기 위한 수단에 커플링된 재분포 층을 더 포함하는,
    반도체 디바이스.
  10. 제 6 항에 있어서,
    음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 또는 컴퓨터 중 적어도 하나에 통합되는,
    반도체 디바이스.
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