KR20220132991A - 전자 장치 - Google Patents

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KR20220132991A
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조병직
성용헌
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Abstract

본 실시예의 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 반도체 메모리의 동작 특성을 개선하고 공정 불량을 방지할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이에 배치되는 전극층; 및 상기 제2 배선과 상기 전극층 사이에 배치되는 저항층을 더 포함하고, 상기 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 저항층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다.
본 발명의 실시예들에 의하면, 반도체 메모리의 동작 특성을 개선하고 공정 불량을 방지할 수 있는 전자 장치 및 그 제조 방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 도면들이다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 도면들로서, 도 1a는 평면도를 나타내고, 도 1b는 도 1a의 A-A' 선 및 B-B' 선에 따른 단면도를 나타낸다.
도 1a 및 도 1b를 참조하면, 본 실시예에 따른 반도체 메모리는, 기판(100), 기판(100) 상에 형성되고 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에서 제1 배선(110)과 이격하여 형성되고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(120), 및 제1 배선(110)과 제2 배선(120)의 사이에서 제1 배선(110)과 제2 배선(120)의 교차점에 배치되는 메모리 셀(130)을 포함할 수 있다.
기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성된 상태일 수 있다. 예컨대, 기판(100)은 제1 배선(110) 및/또는 제2 배선(120)과 전기적으로 연결되어 이들을 제어하기 위한 구동 회로(미도시됨)를 포함할 수 있다.
제1 배선(110) 및 제2 배선(120)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 배선(110) 및 제2 배선(120)은 메모리 셀(130)의 하단 및 상단과 각각 접속하여 메모리 셀(130)에 전압 또는 전류를 전달함으로써 메모리 셀(130)을 구동할 수 있다. 제1 배선(110)이 워드라인으로 기능하는 경우, 제2 배선(120)은 비트라인으로 기능할 수 있다. 반대로, 제1 배선(110)이 비트라인으로 기능하는 경우, 제2 배선(120)은 워드라인으로 기능할 수 있다.
메모리 셀(130)은 제1 배선(110)과 제2 배선(120)에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 소자를 포함할 수 있다. 일례로서, 평면상 메모리 셀(130)은 제1 방향의 양 측벽이 제2 배선(120)과 정렬되고, 제2 방향의 양 측벽이 제1 배선(110)과 정렬되는 사각 형상을 가질 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 메모리 셀(130)이 제1 배선(110)과 제2 배선(120)의 교차점과 중첩하기만 하면, 그 평면 형상은 다양하게 변형될 수 있다.
일례로서, 메모리 셀(130)은 하부 전극층(131), 선택 소자층(132), 중간 전극층(133), 가변 저항층(135), 및 상부 전극층(137)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(130)은 가변 저항층(135)과 중간 전극층(133) 사이의 제1 계면 전극층(134), 및 가변 저항층(135)과 상부 전극층(137) 사이의 제2 계면 전극층(136)을 더 포함할 수 있다.
하부 전극층(131)은 제1 배선(110)과 선택 소자층(132)의 사이에 개재되어, 이들을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 본 실시예에서 하부 전극층(131)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 하부 전극층(131-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 하부 전극층(131-1)의 적층 구조를 포함할 수 있다. 여기서, 질소를 함유하는 탄소층은, 탄소 원자 및 질소 원자를 포함하되, 주된 원자는 탄소이고 질소는 첨가 요소인 층을 의미할 수 있다. 제1 하부 전극층(131-1)은 제2 하부 전극층(131-2)과 선택 소자층(132)의 사이에 개재될 수 있다. 나아가, 제1 하부 전극층(131-1)의 두께(T1)는 제2 하부 전극층(131-2)의 두께(T2)보다 작을 수 있다. 이러한 본 실시예에 의하는 경우의 장점을, 이하의 비교예들과 대비하여 설명하기로 한다.
단일막 구조의 탄소층을 하부 전극층으로 이용하는 비교예에서는, 하부 전극층 표면의 거칠기(roughness)가 불량한 문제가 있다. 이러한 경우, 하부 전극층 상에 형성되는 층 예컨대, 선택 소자층의 막질이 열화되고 메모리 셀의 동작시 동작 전압이 균일하지 않은 문제가 초래될 수 있다.
위와 같은 비교예의 문제를 해결하기 위하여, 하부 전극층 형성시, 상대적으로 저온에서 PVD(Physical Vapor Deposition)를 이용하여 탄소층을 형성하는 다른 비교예가 고려될 수 있다. 저온의 PVD 방식으로 증착된 탄소층은, 비교예의 탄소층에 비하여 표면 거칠기가 감소하기 때문이다. 그러나, 이러한 경우, 하부 전극층의 비저항이 크게 증가하여 메모리 셀의 구성 요소로 이용하기 곤란하다.
위와 같은 비교예 및 다른 비교예의 문제를 해결하기 위하여, 하부 전극층 형성시, 고농도의 질소가 도핑된 탄소층을 형성하는 또다른 비교예가 고려될 수 있다. 고농도의 질소가 도핑된 탄소층은, 비교예의 탄소층에 비하여 표면 거칠기가 감소하고 유사한 수준의 비저항을 갖기 때문이다. 그러나, 이러한 경우, 하부 전극층과 선택 소자층의 계면에 질소 도핑으로 인한 계면 저항이 증가할 수 있다. 계면 저항의 증가는, 선택 소자층을 턴온시키기 위한 임계 전압의 증가를 초래할 수 있고, 그 결과, 메모리 셀의 동작 전압이 증가하는 문제가 발생할 수 있다.
반면, 본 실시예에서는, 상대적으로 고농도의 질소를 함유하는 탄소층을 제2 하부 전극층(131-2)으로 이용하고, 상대적으로 저농도의 질소를 함유하는 탄소층 또는 질소가 첨가되지 않은 탄소층을 포함하는 제1 하부 전극층(131-1)을 선택 소자층(132)과 제2 하부 전극층(131-2) 사이에 개재시킴으로써, 하부 전극층(131)의 표면 거칠기 문제 및 하부 전극층(131)과 선택 소자층(132) 사이의 계면 저항 증가 문제를 모두 개선할 수 있다.
보다 구체적으로, 상대적으로 고농도의 질소를 함유하는 탄소층을 제2 하부 전극층(131-2)으로 이용하면, 제2 하부 전극층(131-2)의 표면 거칠기가 감소할 수 있다. 이러한 제2 하부 전극층(131-2) 상에 제1 하부 전극층(131-1)이 형성되는 경우 제2 하부 전극층(131-2)의 표면 거칠기가 반영되므로 제1 하부 전극층(131-1)의 표면 거칠기도 감소할 수 있다. 특히, 제1 하부 전극층(131-1)의 두께(T1)가 상대적으로 얇기 때문에, 제1 하부 전극층(131-1)의 표면 거칠기가 더욱 감소할 수 있다. 질소 도핑 여부 및 그 농도와 무관하게, 탄소층의 두께는 표면 거칠기와 비례하기 때문이다. 즉, 탄소층의 두께가 증가할수록 표면 거칠기가 증가하고, 탄소층의 두께가 감소할수록 표면 거칠기가 감소할 수 있다. 결과적으로 하부 전극층(131)의 표면 거칠기가 감소할 수 있다.
또한, 상대적으로 저농도의 질소를 함유하는 탄소층 또는 질소가 첨가되지 않은 탄소층을 포함하는 제1 하부 전극층(131-1)을 제2 하부 전극층(131-2)과 선택 소자층(132) 사이에 개재시킴으로써, 하부 전극층(131)과 선택 소자층(132) 사이의 계면 저항 증가를 억제할 수 있다. 나아가, 제1 하부 전극층(131-1)은 제2 하부 전극층(131-2)의 질소가 선택 소자층(132)으로 확산되어 선택 소자층(132)의 특성에 영향을 미치는 것을 방지할 수도 있다.
위와 같은 하부 전극층(131)의 표면 거칠기 감소 특성을 만족시키기 위한 제2 하부 전극층(131-2)의 질소 함량은 3at% 초과 10at% 이하일 수 있다. 제1 하부 전극층(131-1)은 제2 하부 전극층(131-2)보다 낮은 질소 함량을 가지므로, 제1 하부 전극층(131-1)의 질소 함량은 0at% 이상 3at% 이하일 수 있다.
또한, 위와 같은 하부 전극층(131)의 표면 거칠기 감소 특성 및 제1 하부 전극층(131-1)의 확산 방지 특성을 만족시키기 위한 제1 하부 전극층(131-1)의 두께는 30Å 이상 50Å 이하일 수 있다. 제1 하부 전극층(131-1)이 30Å 미만의 두께를 갖는 경우, 제2 하부 전극층(132-2)으로부터 선택 소자층(132)으로의 질소 확산을 차단하기 어려울 수 있다. 또한, 제1 하부 전극층(131-1)이 50Å 초과의 두께를 갖는 경우, 제1 하부 전극층(131-1)의 표면 거칠기가 증가하여 하부 전극층(131) 전체의 표면 거칠기를 증가시킬 수 있다.
선택 소자층(132)은, 제1 배선(110) 또는 제2 배선(120)을 공유하는 메모리 셀(130) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(132)은 임계 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 기준으로 선택 소자층(132)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(132)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다.
중간 전극층(133)은 선택 소자층(132)과 가변 저항층(135)의 사이에 개재되어, 이들을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 본 실시예에서 중간 전극층(133)은 상대적으로 저농도의 질소가 첨가되거나 또는 질소가 첨가되지 않은 탄소층을 포함하는 제1 중간 전극층(133-1), 및 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 중간 전극층(133-2)의 적층 구조를 포함할 수 있다. 제1 중간 전극층(133-1)은 제2 중간 전극층(133-2)과 선택 소자층(132)의 사이에 개재될 수 있다. 나아가, 제1 중간 전극층(133-1)의 두께(T3)는 제2 중간 전극층(133-2)의 두께(T4)보다 작을 수 있다.
본 실시예에 의하는 경우, 중간 전극층(133)의 표면 거칠기 문제 및 중간 전극층(133)과 선택 소자층(132) 사이의 계면 저항 증가 문제를 모두 개선할 수 있다.
보다 구체적으로, 제1 중간 전극층(133-1)의 두께(T3)가 상대적으로 얇기 때문에, 제1 중간 전극층(133-1)의 표면 거칠기가 감소할 수 있다. 이러한 제1 중간 전극층(133-1) 상의 제2 중간 전극층(133-2)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하기 때문에, 제2 중간 전극층(133-2)의 표면 거칠기도 감소할 수 있다. 결과적으로, 중간 전극층(133)의 표면 거칠기가 감소할 수 있다.
또한, 상대적으로 저농도의 질소를 함유하는 탄소층 또는 질소가 첨가되지 않은 탄소층을 포함하는 제1 중간 전극층(133-1)을 제2 중간 전극층(133-2)과 선택 소자층(132) 사이에 개재시킴으로써, 중간 전극층(133)과 선택 소자층(132) 사이의 계면 저항 증가를 억제할 수 있다. 나아가, 제1 중간 전극층(133-1)은 제2 중간 전극층(133-2)의 질소가 선택 소자층(132)으로 확산되는 것을 억제할 수도 있다.
제2 중간 전극층(133-2)의 질소 함량은 3at% 초과 10at% 이하일 수 있고, 제1 중간 전극층(133-1)의 질소 함량은 0at% 이상 3at% 이하일 수 있다. 또한, 제1 중간 전극층(133-1)의 두께는 30Å 이상 50Å 이하일 수 있다.
중간 전극층(133)은 선택 소자층(132)을 사이에 두고 하부 전극층(131)과 대칭 구조를 가질 수 있다.
가변 저항층(135)은 메모리 셀(130)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(135)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(135)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 일례로서, 가변 저항층(135)은, 자신을 통해 흐르는 전류에 따라 발생하는 주울 열(Joule's heat)에 의하여 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 스위칭하는 상변화 물질을 포함할 수 있다. 상변화 물질이 비정질 상태인 경우, 상변화 물질은 상대적으로 고저항 상태에 있을 수 있고, 상변화 물질이 결정질 상태인 경우, 상변화 물질은 상대적으로 저저항 상태에 있을 수 있다. 이와 같은 상변화 물질의 저항 차이를 이용하여 데이터가 저장될 수 있다.
제1 계면 전극층(134)은. 중간 전극층(133)이 탄소층을 포함하는 경우, 중간 전극층(133)과 가변 저항층(135) 사이의 콘택 저항을 감소시키면서 접착력을 증가시키는 역할을 할 수 있다. 특히, 제1 계면 전극층(134)은 가변 저항층(135)이 고저항 상태에서 저저항 상태로 변하는 셋 동작시 인가되는 셋 전압을 낮추는 역할을 할 수 있다. 제1 계면 전극층(134)은 중간 전극층(133)보다 저항이 낮고 접착 특성이 좋은 도전 물질을 포함할 수 있다. 예컨대, 제1 계면 전극층(134)은 텅스텐(W), 리튬(Li), 알루미늄(Al), 주석(Sn), 비스무트(Bi), 안티모니(Sb), 니켈(Ni), 구리(Cu), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 아연(Zn), 몰리브덴(Mo) 등의 금속을 함유할 수 있다.
상부 전극층(137)은 가변 저항층(135)과 제2 배선(120)의 사이에 개재되어, 이들을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 상부 전극층(137)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 상부 전극층(137)은 질소 등의 도펀트가 첨가되거나 도펀트가 첨가되지 않은 탄소층을 포함할 수 있다. 상부 전극층(137)은 하부 전극층(131) 및/또는 중간 전극층(133)과 상이한 물질 또는 구조를 가질 수 있다.
제2 계면 전극층(136)은, 상부 전극층(137)이 탄소층을 포함하는 경우, 상부 전극층(137)과 가변 저항층(135) 사이의 콘택 저항을 감소시키면서 접착력을 증가시키는 역할을 할 수 있다. 특히, 제2 계면 전극층(136)은 가변 저항층(135)이 고저항 상태에서 저저항 상태로 변하는 셋 동작시 인가되는 셋 전압을 낮추는 역할을 할 수 있다. 이러한 제2 계면 전극층(136)은 상부 전극층(137)보다 저항이 낮고 접착 특성이 좋은 도전 물질을 포함할 수 있다. 예컨대, 제2 계면 전극층(136)은 텅스텐(W), 리튬(Li), 알루미늄(Al), 주석(Sn), 비스무트(Bi), 안티모니(Sb), 니켈(Ni), 구리(Cu), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 아연(Zn), 몰리브덴(Mo) 등의 금속을 함유할 수 있다.
이상으로 설명한 메모리 셀(130)의 층 구조는, 데이터 저장에 필수적인 가변 저항층(135)을 포함하는 것을 전제로, 다양하게 변형될 수 있다.
일례로서, 하부 전극층(131) 및 중간 전극층(133) 중 하나는 탄소층을 포함하는 대신 다른 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(131) 및 중간 전극층(133) 중 하나는 생략될 수 있다.
또는, 일례로서, 제1 계면 전극층(134), 제2 계면 전극층(136), 및 상부 전극층(137) 중 적어도 하나는 생략될 수 있다.
또는, 일례로서, 메모리 셀(130)은 위 층들(131 내지 137)에 더하여 메모리 셀(130)의 특성을 향상시키는 하나 이상의 층을 더 포함할 수도 있다.
또는, 일례로서, 선택 소자층(132)과 가변 저항층(135)의 위치는 서로 뒤바뀔 수도 있다. 이러한 경우, 하부 전극층(131), 중간 전극층(133), 제1 및 제2 계면 전극층(134, 136), 및 상부 전극층(137)의 상대적인 위치/구조도 변경될 수 있다. 이에 대하여는, 후술하는 도 4 내지 도 6을 참조하여 더 상세히 설명하기로 한다.
제1 배선(110), 제2 배선(120), 및 메모리 셀(130) 사이의 공간은 도시되지 않은 절연 물질로 매립될 수 있다.
이상으로 설명한 반도체 메모리에 의하면, 선택 소자층(132)의 하부 및 상부에 각각 위치하는 하부 전극층(131) 및 중간 전극층(133)의 구조를 최적화함으로써, 메모리 셀(130)의 동작 전압 감소, 동작 전압 균일화 등 동작 특성을 향상시킬 수 있다.
한편, 본 실시예의 반도체 메모리의 제조 방법의 일례를 간략히 설명하면 아래와 같다.
우선, 기판(100) 상에 제1 배선(110) 형성을 위한 도전층, 및 메모리 셀(130) 형성을 위한 물질층들을 형성할 수 있다. 특히, 하부 전극층(131) 형성을 위한 층들은, 상기 도전층 상에 상대적으로 고농도의 질소 함량을 갖는 제1 탄소층을 증착하고, 제1 탄소층 상에 상대적으로 저농도의 질소 함량을 갖거나 또는 질소를 함유하지 않는 제2 탄소층을 증착하는 방식에 의해 형성될 수 있다. 일례로서, 제1 및 제2 탄소층은 각각 PVD(Physical Vapor Deposition) 방식에 의해 형성될 수 있다. 보다 구체적으로, 카본 소스가 제공된 증착 챔버 내에 질소 가스를 흘림으로써 제1 탄소층을 형성한 후, 질소 가스의 유량, 시간 등을 감소시키거나 질소 가스를 차단하여 제2 탄소층을 형성할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 및 제2 탄소층 각각은, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등 다양한 증착 방식에 의해 형성될 수 있다. 유사하게, 중간 전극층(133) 형성을 위한 층들은, 선택 소자층(132) 형성을 위한 층 상에 상대적으로 저농도의 질소 함량을 갖거나 또는 질소를 함유하지 않는 제3 탄소층을 증착하고, 제3 탄소층 상에 상대적으로 고농도의 질소 함량을 갖는 제4 탄소층을 증착하는 방식에 의해 형성될 수 있다.
이어서, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 제1 배선(110) 형성을 위한 도전층, 및 메모리 셀(130) 형성을 위한 물질층들을 식각함으로써, 제1 배선(110) 및 제1 배선(110) 상에서 제1 배선(110)과 중첩하는 형상을 갖는 물질층 패턴들을 형성할 수 있다. 제1 배선(110) 및 물질층 패턴들의 적층 구조 사이의 공간은 절연 물질로 매립될 수 있다.
이어서, 제1 배선(110) 및 물질층 패턴들과, 그 사이의 절연 물질 상에 제2 배선(120) 형성을 위한 도전층을 형성할 수 있다.
이어서, 제2 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 제2 배선(120) 형성을 위한 도전층 및 물질층 패턴들을 식각함으로써, 제2 배선(120) 및 메모리 셀(130)을 형성할 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다. 편의상, 단일 메모리 셀 및 그 상하부의 배선 일부만 도시하였으나, 도 1a 및 도 1b에서 설명한 것과 마찬가지로, 서로 교차하는 하부 배선 및 상부 배선 사이에 도 2에 도시된 메모리 셀이 복수개로 배열될 수 있다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 2를 참조하면, 제1 배선(210)과 제2 배선(220)의 사이에 메모리 셀(230)이 배치될 수 있다.
일례로서, 메모리 셀(230)은 하부 전극층(231), 선택 소자층(232), 중간 전극층(233), 가변 저항층(235), 및 상부 전극층(237)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(230)은 가변 저항층(235)과 중간 전극층(233) 사이의 제1 계면 전극층(234), 및 가변 저항층(235)과 상부 전극층(237) 사이의 제2 계면 전극층(236)을 더 포함할 수 있다. 더 나아가, 일례로서, 메모리 셀(230)은 상부 전극층(237)과 제2 배선(220) 사이의 저항층(238)을 더 포함할 수 있다.
하부 전극층(231) 및/또는 중간 전극층(233)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(231) 및/또는 중간 전극층(233)은 질소 등의 도펀트가 첨가되거나 도펀트가 첨가되지 않은 탄소층을 포함할 수 있다.
선택 소자층(232), 제1 계면 전극층(234), 가변 저항층(235), 및 제2 계면 전극층(236)은 도 1b의 실시예의 선택 소자층, 제1 계면 전극층, 가변 저항층, 및 제2 계면 전극층과 실질적으로 동일할 수 있다.
상부 전극층(237)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(237-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층(237-1)의 적층 구조를 포함할 수 있다. 제1 상부 전극층(237-1)은 제2 상부 전극층(237-2)과 저항층(238) 사이에 개재될 수 있다. 나아가, 제1 상부 전극층(237-1)의 두께(T5)는 제2 상부 전극층(237-2)의 두께(T6)보다 작을 수 있다.
본 실시예에 의하는 경우, 상부 전극층(237)의 표면 거칠기 문제 및 상부 전극층(237)과 저항층(238) 사이의 계면 저항 증가 문제를 모두 개선할 수 있다. 특히, 후술하겠지만, 저항층(238)은 메모리 셀(230)에 과도한 전류가 흐르는 것을 방지하기 위한 것으로서, 상대적으로 고저항을 가질 수 있다. 이러한 저항층(238)의 형성에 더하여 저항층(238)과 상부 전극층(237) 사이의 계면 저항까지 증가하면, 메모리 셀(230)의 동작 전압이 크게 증가할 수 있다. 이를 방지하기 위하여, 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층(237-1)을, 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(237-2)보다 저항층(238)에 인접하게 배치할 수 있다.
제2 상부 전극층(237-2)의 질소 함량은 3at% 초과 10at% 이하일 수 있고, 제1 상부 전극층(237-1)의 질소 함량은 0at% 이상 3at% 이하일 수 있다. 또한, 제1 상부 전극층(237-1)의 두께는 30Å 이상 50Å 이하일 수 있다.
저항층(238)은, 메모리 셀(230)의 구동을 위하여 많은 양의 전류가 공급되는 경우, 메모리 셀(230)에 오버슈팅 전류(overshooting current) 또는 스파이크 전류(spike current)가 흘러 메모리 셀(230)의 동작 페일(operation fail)이 발생하는 것을 방지하기 위한 층일 수 있다. 이러한 저항층(238)은 하부 전극층(231), 중간 전극층(233), 및 상부 전극층(237)보다 더 큰 저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 저항층(238)은 텅스텐 실리콘 질화물(WSiN)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 저항층(238)은 수 내지 수십
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의 얇은 두께를 가짐으로써 메모리 셀(130)의 동작 전압에서 상부 전극층(237)과 제2 배선(220) 사이에서 전류를 흘릴 수 있는 절연 물질을 포함할 수도 있다.
본 실시예의 반도체 메모리에 의하면, 저항층(238)과 인접한 상부 전극층(237)의 구조를 최적화함으로써, 메모리 셀(230)의 동작 전압 감소, 동작 전압 균일화 등, 동작 특성을 향상시킬 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 3을 참조하면, 제1 배선(310)과 제2 배선(320)의 사이에 메모리 셀(330)이 배치될 수 있다.
일례로서, 메모리 셀(330)은 하부 전극층(331), 선택 소자층(332), 중간 전극층(333), 가변 저항층(335), 및 상부 전극층(337)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(330)은 가변 저항층(335)과 중간 전극층(333) 사이의 제1 계면 전극층(334), 및 가변 저항층(335)과 상부 전극층(337) 사이의 제2 계면 전극층(336)을 더 포함할 수 있다. 더 나아가, 일례로서, 메모리 셀(330)은 상부 전극층(337)과 제2 배선(320) 사이의 저항층(338)을 더 포함할 수 있다.
하부 전극층(331)은 도 1b의 실시예의 하부 전극층과 실질적으로 동일할 수 있다. 즉, 하부 전극층(331)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 하부 전극층(331-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 하부 전극층(331-1)의 적층 구조를 포함할 수 있다. 제1 하부 전극층(331-1)이 제2 하부 전극층(331-2)보다 선택 소자층(332)에 인접하게 배치될 수 있다.
중간 전극층(333)은 도 1b의 실시예의 중간 전극층과 실질적으로 동일할 수 있다. 즉, 중간 전극층(333)은 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 중간 전극층(333-1), 및 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 중간 전극층(333-2)의 적층 구조를 포함할 수 있다. 제1 중간 전극층(333-1)이 제2 중간 전극층(333-2)보다 선택 소자층(332)에 인접하게 배치될 수 있다.
선택 소자층(332), 제1 계면 전극층(334), 가변 저항층(335), 및 제2 계면 전극층(336)은 도 1b의 실시예의 선택 소자층, 제1 계면 전극층, 가변 저항층, 및 제2 계면 전극층과 실질적으로 동일할 수 있다.
상부 전극층(337)은 도 2의 실시예의 상부 전극층과 실질적으로 동일할 수 있다. 즉, 상부 전극층(337)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(337-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층(337-1)의 적층 구조를 포함할 수 있다. 제1 상부 전극층(337-1)은 제2 상부 전극층(337-2)보다 저항층(338)에 인접하게 배치될 수 있다.
저항층(338)은 도 2의 실시예의 저항층과 실질적으로 동일할 수 있다.
본 실시예의 반도체 메모리에 의하면, 선택 소자층(332)의 하부 및 상부에 각각 위치하는 하부 전극층(331) 및 중간 전극층(333)의 구조를 최적화하고, 저항층(338)과 인접한 상부 전극층(337)의 구조를 최적화함으로써, 메모리 셀(330)의 동작 특성을 향상시킬 수 있다.
도 4은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 4를 참조하면, 제1 배선(410)과 제2 배선(420)의 사이에 메모리 셀(430)이 배치될 수 있다.
일례로서, 메모리 셀(430)은 하부 전극층(431), 가변 저항층(433), 중간 전극층(435), 선택 소자층(436), 및 상부 전극층(437)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(430)은 가변 저항층(433)과 하부 전극층(431) 사이의 제1 계면 전극층(432), 및 가변 저항층(433)과 중간 전극층(435) 사이의 제2 계면 전극층(434)을 더 포함할 수 있다.
하부 전극층(431)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(431)은 질소 등의 도펀트가 첨가되거나 도펀트가 첨가되지 않은 탄소층을 포함할 수 있다.
제1 계면 전극층(432), 가변 저항층(433), 및 제2 계면 전극층(434)은 전술한 도 1b, 도 2, 및 도 3의 실시예들 중 어느 하나의 제1 계면 전극층, 가변 저항층, 및 제2 계면 전극층과 실질적으로 동일할 수 있다.
중간 전극층(435)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 중간 전극층(435-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 중간 전극층(435-1)의 적층 구조를 포함할 수 있다. 제1 중간 전극층(435-1)이 제2 중간 전극층(435-2)보다 선택 소자층(436)에 인접하게 배치될 수 있다.
선택 소자층(436)은 전술한 도 1b, 도 2, 및 도 3의 실시예들 중 어느 하나의 선택 소자층과 실질적으로 동일할 수 있다.
상부 전극층(437)은 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층(437-1), 및 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(437-2)의 적층 구조를 포함할 수 있다. 제1 상부 전극층(437-1)이 제2 상부 전극층(437-2)보다 선택 소자층(436)에 인접하게 배치될 수 있다.
본 실시예의 반도체 메모리에 의하면, 선택 소자층(436)의 하부 및 상부에 각각 위치하는 중간 전극층(435) 및 상부 전극층(437)의 구조를 최적화함으로써, 메모리 셀(430)의 동작 특성을 향상시킬 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 5를 참조하면, 제1 배선(510)과 제2 배선(520)의 사이에 메모리 셀(530)이 배치될 수 있다.
일례로서, 메모리 셀(530)은 하부 전극층(531), 가변 저항층(533), 중간 전극층(535), 선택 소자층(536), 및 상부 전극층(537)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(530)은 가변 저항층(533)과 하부 전극층(531) 사이의 제1 계면 전극층(532), 및 가변 저항층(533)과 중간 전극층(535) 사이의 제2 계면 전극층(534)을 더 포함할 수 있다. 더 나아가, 일례로서, 메모리 셀(530)은 상부 전극층(537)과 제2 배선(520) 사이의 저항층(538)을 더 포함할 수 있다.
하부 전극층(531), 제1 계면 전극층(532), 가변 저항층(533), 및 제2 계면 전극층(534)은 도 4의 실시예의 하부 전극층, 제1 계면 전극층, 가변 저항층, 및 제2 계면 전극층과 실질적으로 동일할 수 있다.
중간 전극층(535)은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 중간 전극층(535)은 질소 등의 도펀트가 첨가되거나 도펀트가 첨가되지 않은 탄소층을 포함할 수 있다.
선택 소자층(536)은 도 4의 실시예의 선택 소자층과 실질적으로 동일할 수 있다.
상부 전극층(537)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(537-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층(537-1)의 적층 구조를 포함할 수 있다. 제1 상부 전극층(537-1)은 제2 상부 전극층(537-2)보다 저항층(538)과 인접하게 배치될 수 있다.
저항층(538)은 도 2의 실시예의 저항층과 실질적으로 동일할 수 있다.
본 실시예의 반도체 메모리에 의하면, 저항층(538)과 인접한 상부 전극층(537)의 구조를 최적화함으로써, 메모리 셀(530)의 동작 특성을 향상시킬 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 나타내는 도면이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 6을 참조하면, 제1 배선(610)과 제2 배선(620)의 사이에 메모리 셀(630)이 배치될 수 있다.
일례로서, 메모리 셀(630)은 하부 전극층(631), 가변 저항층(633), 중간 전극층(635), 선택 소자층(636), 및 상부 전극층(637)의 적층 구조를 포함할 수 있다. 나아가, 일례로서, 메모리 셀(630)은 가변 저항층(633)과 하부 전극층(631) 사이의 제1 계면 전극층(632), 및 가변 저항층(633)과 중간 전극층(635) 사이의 제2 계면 전극층(634)을 더 포함할 수 있다. 더 나아가, 일례로서, 메모리 셀(630)은 상부 전극층(637)과 제2 배선(620) 사이의 저항층(638)을 더 포함할 수 있다.
하부 전극층(631), 제1 계면 전극층(632), 가변 저항층(633), 및 제2 계면 전극층(634)은 전술한 도 4 또는 도 5의 실시예의 하부 전극층, 제1 계면 전극층, 가변 저항층, 및 제2 계면 전극층과 실질적으로 동일할 수 있다.
중간 전극층(635)은 전술한 도 4의 실시예의 중간 전극층과 실질적으로 동일할 수 있다. 즉, 중간 전극층(635)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 중간 전극층(635-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 중간 전극층(635-1)의 적층 구조를 포함할 수 있다. 제1 중간 전극층(635-1)이 제2 중간 전극층(635-2)보다 선택 소자층(636)에 인접하게 배치될 수 있다.
선택 소자층(636)은 전술한 도 4 또는 도 5의 실시예의 선택 소자층과 실질적으로 동일할 수 있다.
상부 전극층(637)은 상대적으로 고농도의 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층(637-2), 및 상대적으로 저농도의 질소를 함유하거나 또는 질소를 함유하지 않는 탄소층을 포함하는 제1 및 제3 상부 전극층(637-1, 637-3)의 적층 구조를 포함할 수 있다. 제1 상부 전극층(637-1)은 제2 상부 전극층(637-2)보다 선택 소자층(636)에 인접하게 배치될 수 있다. 제3 상부 전극층(637-3)은 제2 상부 전극층(637-2)보다 저항층(638)에 인접하게 배치될 수 있다. 제2 상부 전극층(637-2)은 제1 상부 전극층(637-1)과 제3 상부 전극층(637-3) 사이에 개재될 수 있다. 제2 상부 전극층(637-2)의 두께는 제1 상부 전극층(637-1)의 두께, 및 제3 상부 전극층(637-3)의 두께보다 클 수 있다.
저항층(638)은 전술한 도 5의 실시예의 저항층과 실질적으로 동일할 수 있다.
본 실시예의 반도체 메모리에 의하면, 선택 소자층(636)의 하부에 위치하는 중간 전극층(635), 및 선택 소자층(636)의 상부에 위치하면서 저항층(638)의 하부에 위치하는 상부 전극층(637)의 구조를 최적화함으로써, 메모리 셀(630)의 동작 특성을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다. 이를 통해, 기억부(1010)의 제조 공정이 개선되고 메모리 셀의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 제조 공정이 개선되고 메모리 셀의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 제조 공정이 개선되고 메모리 셀의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 7과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는, 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층; 상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및 상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고, 상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 제조 공정이 개선되고 메모리 셀의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 배선
120: 제2 배선 130: 메모리 셀
131: 하부 전극층 132: 선택 소자층
133: 중간 전극층 134: 제1 계면 전극층
135: 가변 저항층 136: 제2 계면 전극층
137: 상부 전극층

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 배선;
    상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선;
    상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층;
    상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층; 및
    상기 선택 소자층과 상기 가변 저항층 사이, 상기 제1 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이, 및 상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이 중 하나 이상에 배치되는 하나 이상의 전극층을 포함하고,
    상기 하나 이상의 전극층 중 상기 선택 소자층과 인접한 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 선택 소자층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제1 전극층의 두께는, 상기 제2 전극층의 두께보다 작은
    전자 장치.
  3. 제1 항에 있어서,
    상기 제1 전극층의 두께는 30Å 이상 50Å 이하인
    전자 장치.
  4. 제1 항에 있어서,
    상기 제2 전극층의 질소 함량은, 3at% 초과 10at% 이하인
    전자 장치.
  5. 제1 항에 있어서,
    상기 선택 소자층은, 상기 제1 배선과 상기 가변 저항층 사이에 배치되고,
    상기 선택 소자층과 인접한 전극층은, 상기 제1 배선과 상기 선택 소자층 사이에 배치되는 하부 전극층, 및 상기 선택 소자층과 상기 가변 저항층 사이에 배치되는 중간 전극층을 포함하고,
    상기 하부 전극층 및 상기 중간 전극층 각각은, 상기 제1 전극층 및 상기 제2 전극층을 포함하는
    전자 장치.
  6. 제5 항에 있어서,
    상기 하부 전극층과 상기 중간 전극층은, 상기 선택 소자층을 사이에 두고 대칭 구조를 갖는
    전자 장치.
  7. 제5 항에 있어서,
    상기 반도체 메모리는,
    상기 하나 이상의 전극층 중 상기 제2 배선과 상기 가변 저항층 사이에 개재되는 상부 전극층과, 상기 제2 배선 사이에 개재되는 저항층을 더 포함하고,
    상기 상부 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 상부 전극층, 및 상기 제2 상부 전극층과 상기 저항층 사이에 개재되고 상기 제2 상부 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 상부 전극층을 포함하는
    전자 장치.
  8. 제7 항에 있어서,
    상기 제1 상부 전극층의 두께는, 상기 제2 상부 전극층의 두께보다 작은
    전자 장치.
  9. 제1 항에 있어서,
    상기 선택 소자층은, 상기 제2 배선과 상기 가변 저항층 사이에 배치되고,
    상기 선택 소자층과 인접한 전극층은, 상기 제2 배선과 상기 선택 소자층 사이에 배치되는 상부 전극층, 및 상기 선택 소자층과 상기 가변 저항층 사이에 배치되는 중간 전극층을 포함하고,
    상기 상부 전극층 및 상기 중간 전극층 각각은, 상기 제1 전극층 및 상기 제2 전극층을 포함하는
    전자 장치.
  10. 제9 항에 있어서,
    상기 상부 전극층과 상기 중간 전극층은, 상기 선택 소자층을 사이에 두고 대칭 구조를 갖는
    전자 장치.
  11. 제9 항에 있어서,
    상기 반도체 메모리는,
    상기 상부 전극층과, 상기 제2 배선 사이에 개재되는 저항층을 더 포함하고,
    상기 상부 전극층은, 상기 제2 전극층과 상기 저항층 사이에 개재되고, 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제3 전극층을 더 포함하는
    전자 장치.
  12. 제11 항에 있어서,
    상기 제2 전극층의 두께는, 상기 제1 전극층의 두께 및 상기 제3 전극층의 두께보다 작은
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  17. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 배선;
    상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선;
    상기 제1 배선과 상기 제2 배선 사이에 배치되는 가변 저항층;
    상기 제1 배선과 상기 가변 저항층 사이 또는 상기 제2 배선과 상기 가변 저항층 사이에 배치되는 선택 소자층;
    상기 제2 배선과 상기 선택 소자층 또는 상기 가변 저항층 사이에 배치되는 전극층; 및
    상기 제2 배선과 상기 전극층 사이에 배치되는 저항층을 더 포함하고,
    상기 전극층은, 질소를 함유하는 탄소층을 포함하는 제2 전극층, 및 상기 제2 전극층과 상기 저항층 사이에 개재되고 상기 제2 전극층보다 낮은 농도의 질소를 함유하거나 질소를 함유하지 않는 탄소층을 포함하는 제1 전극층을 포함하는
    전자 장치.
  18. 제17 항에 있어서,
    상기 제1 전극층의 두께는, 상기 제2 전극층의 두께보다 작은
    전자 장치.
  19. 제17 항에 있어서,
    상기 제1 전극층의 두께는 30Å 이상 50Å 이하인
    전자 장치.
  20. 제17 항에 있어서,
    상기 제2 전극층의 질소 함량은, 3at% 초과 10at% 이하인
    전자 장치.
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