JP2004206856A - ライト保護領域を備えた不揮発性メモリ装置 - Google Patents
ライト保護領域を備えた不揮発性メモリ装置 Download PDFInfo
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Abstract
【課題】メモリセルの全部又は一部にライト保護機能を設けることができる不揮発性メモリ装置を提供する。
【解決手段】この発明に係るライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含む。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【選択図】 図１
【解決手段】この発明に係るライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含む。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリ装置に関し、特にライト保護領域を備えた不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ、強誘電体メモリ装置等のような不揮発性メモリ装置は、電源を切った後も書き込まれた情報を維持することができる長所がある。しかし、従来の不揮発性メモリ装置は、データ保護手段を備えていないので、望まない動作によりデータが消滅される恐れがあった。
【０００３】
【特許文献１】
米国特許第６，５５６，４７６号
【０００４】
【特許文献２】
米国特許第６，５４２，９１９号
【０００５】
【特許文献３】
米国特許第６，５４２，４２６号
【０００６】
【特許文献４】
米国特許第６，５３５，４２０号
【０００７】
【特許文献５】
米国特許第６，５１０，５０１号
【０００８】
【発明が解決しようとする課題】
このような従来技術の問題点を解決するため、この発明は、メモリセルの全部又は一部にライト保護機能を設けることができる不揮発性メモリ装置を提供することに目的がある。
【０００９】
【課題を解決するための手段】
この発明によるライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含んでなる。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【００１０】
前記プログラム命令信号は、チップ選択信号及びライトイネーブル信号が活性化状態の時、出力イネーブル信号が所定の回数ほどトグリングすれば活性化されることを特徴とする。
【００１１】
前記プログラム命令信号は、活性化されたあと所定の時間が経過すれば、非活性化されることを特徴とする。
【００１２】
前記レジスタは、第１制御信号に応答し第１ノード及び第２ノードのうち電圧の高いノードの電圧を所定の量の電圧に増幅して固定させる第１増幅部、第２制御信号に応答し前記第１ノード及び前記第２ノードのうち電圧の低いノードの電圧をグラウンド電圧に増幅して固定させる第２増幅部、第３制御信号に応答して前記第１ノード及び前記第２ノードにデータ信号を提供する入力部、及び第４制御信号に応答して前記第１ノード及び前記第２ノードに提供された信号を貯蔵し、電源のない状態で貯蔵された情報を維持することができる貯蔵部を含み、前記第１及び第２ノードの電圧を外部に出力することを特徴とする。
【００１３】
前記第１増幅部は、ゲートに前記第１制御信号が入力され、ソースが陽の電源に連結された第１ＰＭＯＳトランジスタ、ゲートが前記第１ノードと連結され、ソースが前記第１ＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第２ノードに連結された第２ＰＭＯＳトランジスタ、及びゲートが前記第２ノードと連結され、ソースが前記第１ＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第１ノードに連結された第３ＰＭＯＳトランジスタを含むことを特徴とする。
【００１４】
前記第２増幅部は、ゲートが前記第１ノードと連結され、ドレインが前記第２ノードと連結された第１ＮＭＯＳトランジスタ、ゲートが前記第２ノードと連結され、ドレインが前記第１ノードと連結された第２ＮＭＯＳトランジスタ、及びゲートに前記第２制御信号が入力され、ドレインが前記第１ＮＭＯＳトランジスタのソース及び第２ＮＭＯＳトランジスタのソースと連結され、ソースがグラウンドと連結された第３ＮＭＯＳトランジスタを含むことを特徴とする。
【００１５】
前記入力部は、ゲートに第３制御信号が入力され、ソースに第１データ信号が入力され、ドレインが第１ノードと連結された第１ＮＭＯＳトランジスタ、及びゲートに第３制御信号が入力され、ソースに第２データ信号が入力され、ドレインが第２ノードと連結された第２ＮＭＯＳトランジスタを含むことを特徴とする。
【００１６】
前記貯蔵部は、前記第４制御信号と前記第１ノードとの間に連結された第１強誘電体キャパシタ、前記第４制御信号と前記２ノードとの間に連結された第２強誘電体キャパシタ、前記第１ノードとグラウンドとの間に連結された第３強誘電体キャパシタ、及び前記第２ノードとグラウンドとの間に連結された第４強誘電体キャパシタを含むことを特徴とする。
【００１７】
前記ライト保護領域設定部は、前記領域アドレスを貯蔵するためのレジスタアレイ、及び前記入力されたアドレスに対応する領域アドレスと前記レジスタアレイに貯蔵された領域アドレスとを比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力する比較手段を含むことを特徴とする。
【００１８】
前記ライト保護領域設定部は、前記レジスタアレイと同一個数の第２レジスタアレイをさらに含み、前記比較手段は外部制御信号が活性化されると、前記第２レジスタアレイに活性化されて貯蔵されたビットに対応する位置の領域アドレスビット等は比較せず、残りの領域アドレスビット等のみ前記レジスタアレイに貯蔵された領域アドレスビット等と比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力することを特徴とする。
【００１９】
前記ライト保護領域設定部は、マスタレジスタをさらに含み、前記マスタレジスタに貯蔵された信号が活性化されない場合は、前記ライト保護信号を非活性化して出力することを特徴とする。
【００２０】
前記ライト制御部は、前記ライト保護信号又は外部制御信号が活性化された場合は、前記領域アドレスに対応するセル領域に対しライトモードが行われないようにすることを特徴とする。
【００２１】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、領域アドレスが貯蔵される複数のレジスタを含む第１レジスタアレイ、それぞれ前記複数のレジスタに対応する複数のレジスタを含む第２レジスタアレイ、活性化の可否を制御するマスタレジスタ、及び前記マスタレジスタの出力値に応答して前記第１レジスタアレイに貯蔵された領域アドレスと外部から入力された領域アドレスの比較結果を出力するが、外部制御信号に応答して前記第２レジスタアレイに含まれたレジスタのうち活性化されたレジスタに対応するアドレスビットは無視し、比較結果を出力する比較手段を含むことを特徴とする。
【００２２】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、外部から入力されたアドレスと所定の保護領域のアドレスを受信し、内部保護信号を出力する内部保護信号制御部、外部制御信号に応答して外部保護信号を出力する外部保護信号制御部、前記内部保護信号と前記外部保護信号を受信してライト保護信号を出力するライト保護制御部、及び前記ライト保護信号及びライトイネーブル信号に応答し、メモリ装置のリードライトを制御するライト制御部を含むことを特徴とする。
【００２３】
【発明の実施の形態】
以下に、図面を参考にしながら、この発明の実施の形態について詳しく説明する。
【００２４】
図１は、この発明の１つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置の構成を示すブロック図である。
【００２５】
この発明に係る不揮発性メモリ装置は、セルアレイブロック１００、前記セルアレイブロック１００に含まれたメインビットラインを陽の電圧にプルアップさせるメインビットラインプルアップ制御部１１、前記メインビットラインをデータバス部２１と連結させるカラム選択制御部１２、データバス部２１と連結されたセンスアンプアレイ２２、センスアンプアレイ２２を制御するスイッチ制御部２３、センスアンプアレイ２２とデータを交換するデータ入／出力バッファ２４を含む。
【００２６】
さらに、この発明に係る不揮発性メモリ装置は、ライト保護機能を行うためプログラム命令処理部４００、ライト保護領域設定部３００及びライト制御部２００を含む。
【００２７】
プログラム命令処理部４００は、ライト保護命令をディコーディングする。ライト保護領域設定部３００は、アドレスバッファ３３から入力されたアドレス及びプログラム命令処理部４００の出力信号により制御されてライト保護領域を設ける。ライト制御部２００は、ライト保護バッファ３１から提供されたライト保護信号、ライトイネーブルバッファ３２から提供されたライトイネーブル信号、及びライト保護領域設定部３００の出力信号に応答してリード又はライトを制御する。
【００２８】
各構成要素の機能に対しては、下記で詳しく説明する。
【００２９】
図２は、図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２の詳細なブロック図である。セルアレイブロック１００には、複数のメインビットライン負荷制御部１３と複数のサブセルブロック１１１が含まれる。メインビットライン負荷制御部１３は、所定個数のサブセルブロック１１１毎に１つずつ一定間隔で配置される。セルアレイブロックの一部又は全部は、保護領域１００に動作する。１つの保護領域１１０には、複数のサブセルブッロク１１１が含まれる。同一の保護領域１１０に含まれたサブセルブッロク１１１は、同一のモードで動作する。
【００３０】
図３は、図１に示されているメインビットラインプルアップ制御部１１の構成を示す図である。メインビットラインプルアップ制御部１１は、制御信号ＭＢＰＵＣが入力されるゲート、電源ＶＰＰ（ＶＣＣ）に連結されたソース、及びメインビットラインＭＢＬに連結されたドレインを有するＰＭＯＳトランジスタで構成される。
【００３１】
メインビットラインプルアップ制御部１１は、プリチャージ動作でメインビットラインＭＢＬを電圧ＶＰＰ（ＶＣＣ）にプルアップする。
【００３２】
図４は、図２に示されているメインビットライン負荷制御部１３の構成を示す図である。メインビットライン負荷制御部１３は、制御信号ＭＢＬＣが入力されるゲート、電源ＶＰＰ（ＶＣＣ）に連結されたソース、及びメインビットラインＭＢＬに連結されたドレインを有するＰＭＯＳトランジスタで構成される。
【００３３】
メインビットライン負荷制御部１３は、電源ＶＰＰ（ＶＣＣ）とメインビットラインＭＢＬとの間に連結された抵抗性素子であり、データ感知動作の際メインビットライン負荷制御部１３を通して流れる電流の大きさによりメインビットラインの電位を決定することになる。
【００３４】
メインビットラインＭＢＬには、１つ又は２つ以上のメインビットライン負荷制御部１３が連結される。２つ以上のメインビットライン負荷制御部１３が連結される場合、それぞれのメインビットライン負荷制御部１３は、一定個数のサブセルブロック１１１毎に１つずつ一定間隔で配置される。
【００３５】
図５は、図１に示されているカラム選択制御部１２の構成を示す図である。カラム選択制御部１２は、メインビットラインＭＢＬとデータバスとを連結するスイッチであり、制御信号ＣＳＮ及びＣＳＰによりオン／オフが制御される。
【００３６】
図６は、図２に示されているサブセルブッロク１１１の構成を示す図である。１つのサブセルブロック１１１は、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルが共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結され、ドレインがメインビットラインＭＢＬに連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結されてソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結されてソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結されてドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成される。
【００３７】
所定の単位セルに接近する場合、該当単位セルと連結されたサブビットラインＳＢＬだけがＮＭＯＳトランジスタＮ５によりメインビットラインＭＢＬと連結される。したがって、ビットライン駆動負荷は１つのサブビットラインの負荷に該当する程度に減少する。
【００３８】
サブビットラインＳＢＬはＳＢＰＤ信号が活性化されると、その電位がグラウンドレベルに調整される。 ＳＢＰＵ信号は、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬの間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬの間の信号の流れを制御する。サブビットラインＳＢＬには、複数の単位セルが連結されている。
【００３９】
サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。メインビットラインＭＢＬは、メインビットライン負荷制御部１３を経由してＶＰＰ（ＶＣＣ）と連結される。制御信号ＭＢＳＷが「ハイ」となれば、陽の電源からメインビットライン負荷制御部１３、メインビットラインＭＢＬ、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２を経てグラウンドに電流が流れることになる。このとき流れる電流の大きさは、ＮＭＯＳトランジスタＮ１のゲートに提供されるサブビットラインＳＢＬの電圧により決定される。若し、セルのデータが「１」であれば電流の量が大きくなってメインビットラインＭＢＬの電圧が小さくなり、セルのデータが「０」であれば電流の量が小さくなってメインビットラインＭＢＬの電圧は高くなる。このとき、メインビットラインＭＢＬの電圧とレファレンス電圧を比較することにより、セルデータを感知することができるようになる。セルデータの感知は、センスアンプアレイ２２で行われる。
【００４０】
図７は、この発明に係るメモリ装置に含まれたプログラム命令処理部の構成を示す図である。図８は、この発明に係るプログラム命令処理部の動作を示すタイミング図である。図８に示されているように、図７に示したプログラム命令処理部の動作を説明する。以下で図７に示したＤフリップフロップは、全てクロック信号の下降エッジに同期されると仮定する。
【００４１】
ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢが「ロー」に活性化されると、出力イネーブル信号ＯＥＢがトグリングするに伴って発生するクロック信号が、Ｄフリップフロップのクロック入力端子に提供される。ＤフリップフロップがＮ個であるので、出力イネーブル信号ＯＥＢがＮ回トグリングすればＮＯＲゲートの「ハイ」出力がＮ番目のフリップフロップの出力信号ＷＰ＿ＣＭＤに提供される。ところが、出力信号ＷＰ＿ＣＭＤが活性化されたとき出力イネーブル信号ＯＥＢが「ハイ」となれば、全てのＤフリップフロップがリセットされて出力信号ＷＰ＿ＣＭＤが「ロー」に遷移することになる。すなわち、出力信号ＷＰ＿ＣＭＤは、出力イネーブル信号ＯＥＢのＮ番目の下降エッジに活性化され、ＯＥＢが上昇すれば再び非活性化される。
【００４２】
図９は、図７に示されているＤフリップフロップの構成を示す図である。周知のように、Ｄフリップフロップは、クロックの上昇エッジ又は下降エッジに同期され、入力端に提供された信号をサンプリングして出力する。この回路の動作を簡単に説明すると、この回路はクロックＣＰの下降エッジに同期されて入力信号ｄをサンプリングする。マスタ部４１はクロックＣＰが「ハイ」レベルにある場合、マスタ部４１のスイッチＳ１をＯＮ状態にして入力信号ｄをラッチに貯蔵する。このとき、スレイブ部４２にあるスイッチＳ２はＯＦＦ状態にあるので、入力信号ｄがスレイブ部４２のラッチまで伝達されない。クロックＣＰが「ロー」に遷移すると、マスタ部４１のスイッチＳ１は閉じることになり、スレイブ部４２にあるスイッチＳ２が開くことになる。したがって、マスタ部４１のラッチに貯蔵されていたデータがスレイブ部４２のラッチに貯蔵され、スレイブ部４２のラッチに貯蔵された信号はクロックＣＰの次の番の下降エッジまで引続き出力される。
【００４３】
図１０は、この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。レジスタは大きく第１増幅部５１、入力部５２、貯蔵部５３及び第２増幅部５４で構成される。
【００４４】
第１増幅部５１は、ゲートに第１制御信号ＥＮＰが入力され、ソースが陽の電源に連結されたＰＭＯＳトランジスタＰ１、ゲートが第１ノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第２のノードに連結されたＰＭＯＳトランジスタＰ２、及びゲートが第２ノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第１ノードに連結されたＰＭＯＳトランジスタＰ３で構成される。
【００４５】
第２増幅部５４は、ゲートが第１ノードと連結され、ドレインが第２ノードと連結されたＮＭＯＳトランジスタＮ３、ゲートが第２ノードと連結され、ドレインが第１ノードと連結されたＮＭＯＳトランジスタＮ４、及びゲートに第２制御信号ＥＮＮが入力され、ドレインがＮＭＯＳトランジスタＮ３のソース及びＮＭＯＳトランジスタＮ４のソースと連結され、ソースがグラウンドと連結されたＮＭＯＳトランジスタＮ５で構成される。
【００４６】
入力部５２は、ゲートに第３制御信号ＥＮＷが入力され、ソースにデータ信号ＳＥＴ（Ａｎ）が入力され、ドレインが第２ノードに連結されたＮＭＯＳトランジスタＮ２、及びゲートに制御信号ＥＮＷが入力され、ソースにデータ信号ＲＥＳＥＴ（ＡｎＢ）が入力され、ドレインが第１ノードに連結されたＮＭＯＳトランジスタＮ１で構成される。
【００４７】
貯蔵部は、第４制御信号ＣＰＬラインと第１ノードとの間に連結された強誘電体キャパシタＦＣ１、第４制御信号ＣＰＬラインと第２ノードとの間に連結された強誘電体キャパシタＦＣ２、第１ノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ３、及び第２ノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ４で構成される。
【００４８】
第１増幅部５１と第２増幅部５４は、制御信号ＥＮＰが「ロー」で制御信号ＥＮＮが「ハイ」であるとき、第１ノードと第２ノードの電圧差に従って相対的に電圧の高いノードをＶＣＣに固定し、低いノードをＶＳＳに固定させる。制御信号ＥＮＰが「ハイ」で制御信号ＥＮＮが「ロー」であれば、レジスタは電源から遮断される。
【００４９】
入力部５２は、制御信号ＥＮＷが「ハイ」の場合にデータ信号ＳＥＴ及びＲＥＳＥＴをそれぞれ第２及び第１ノードに提供する。制御信号ＥＮＷが「ロー」の場合、第１及び第２ノードはデータ信号ＳＥＴ及びＲＥＳＥＴから遮断される。
【００５０】
貯蔵部５３は、制御信号ＣＰＬを調節して第１ノードと第２ノードに提供されたデータを強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３及びＦＣ４に貯蔵する。
【００５１】
第１ノードでは出力信号ＳＰＢ＿ＥＮが提供され、第２ノードでは出力信号ＳＰ＿ＥＮが提供される。レジスタの動作については、以下に説明する。
【００５２】
図１１は、図１０に示されているレジスタにデータを貯蔵する過程を示すタイミング図である。プログラム命令信号ＷＰ＿ＣＭＤが活性化されると、プログラム過程が終了するまで、プログラム命令処理部（図４の４００）は、非活性化される。
【００５３】
図１１に示されているように、ｔ１区間でプログラム命令信号ＷＰ＿ＣＭＤが活性化され、ｔ２区間でデータ入／出力パッドから提供されたデータ信号ＤＱ＿ｎ信号が「ハイ」から「ロー」に遷移する。これに従い、制御信号ＥＮＷが活性化され、データ信号ＳＥＴ及びＲＥＳＥＴがそれぞれ第２ノードと第１ノードに提供される。ＣＰＬが「ハイ」になると、第１ノードと第２ノードの電圧に従い強誘電体キャパシタＦＣ１〜ＦＣ４に信号が貯蔵される。たとえば、第１ノードが「ロー」で第２ノードが「ハイ」の場合であれば、ＦＣ１とＦＣ４にデータが貯蔵される。
【００５４】
ｔ３区間で制御信号ＥＮＷが「ロー」になると、データ信号ＳＥＴ及びＲＥＳＥＴが第１ノードと第２ノードで分離される。第１ノードと第２ノードの電圧は、第１増幅器５１と第２増幅器５４により増幅されて維持される。制御信号ＣＰＬがローになるとＦＣ１とＦＣ３の間、ＦＣ２とＦＣ４の間でそれぞれ電荷の再分配が行われる。このとき、第１ノードと第２ノードの電圧にも変動が生ずる。前記の例で第２ノードの電圧は、第１ノードの電圧より高い水準になる。強誘電体キャパシタＦＣ１〜ＦＣ４は、電源がない状態でも貯蔵された電荷を維持する。ｔ４区間でＤＱ＿ｎが「ハイ」になると、プログラムモードが終了する。ＤＱ＿ｎは、パルス信号を生成するため用いられるものであり、下記で詳しく説明する。
【００５５】
図１２は、図１０に示されているレジスタに貯蔵された信号をリードする動作を示すタイミング図である。
【００５６】
ｔ１区間で電源が安定したレベルに到達すれば、パワーアップ探知信号のＰＵＰが活性化される。ＰＵＰを利用して制御信号ＣＰＬを「ハイ」に遷移させると、図１０のＦＣ１、ＦＣ２、ＦＣ３及びＦＣ４に貯蔵された電荷により、第１ノードと第２ノードとの間で電圧差が発生する。
【００５７】
十分な電圧差が発生すると、ｔ２区間で制御信号ＥＭＮとＥＮＰをそれぞれ「ハイ」と「ロー」に活性化することにより、第１ノードと第２ノードのデータを増幅する。
【００５８】
増幅が完了すると、ｔ３区間で制御信号ＣＰＬを「ロー」に遷移させて破壊されていたＦＣ１〜ＦＣ４の電荷を復旧することになる。このとき、制御信号ＥＮＷは「ロー」に非活性化されて、データ信号ＳＥＴ及びＲＥＳＥＴが第２及び第１ノードに提供されることを防止する。
【００５９】
図１３は、前述の制御信号ＥＮＷ及びＣＰＬを生成するための回路を示す図である。制御信号ＰＵＰは、初期のリセット直後の状態でレジスタに貯蔵されたデータを復旧するため用いられる信号である。プログラム命令信号ＷＰ＿ＣＭＤが活性化された後ＤＱ＿ｎを「ハイ」から「ロー」に遷移させると、遅延回路で遅延された時間ほどの幅を有するパルス信号ＥＮＷとＣＰＬが発生する（図１１を参照）。
【００６０】
図１４は、この発明に係るメモリ装置に含まれた領域アドレスバッファの構成を示す図である。アドレスパッドでメモリアドレスが入力されると、領域アドレスバッファはメモリアドレスに対応する領域アドレス（ＳＡｎ、ＳＡｎ＿Ｂ）を出力する。
【００６１】
図１５は、メモリアドレスＡと領域アドレスＳＡとの関係を示す図である。本実施の形態では、ｋ個のメモリアドレス毎に１つの領域アドレスが対応する。メモリアドレスと領域アドレスの対応関係は、実施の形態に従い自由に変更することができる。
【００６２】
図１６ａは、図１に示されているライト保護領域設定部３００の構成を示す図である。ライト保護領域設定部３００はマスタレジスタＲＥＧ＿ＭＡＳＴＥＲ及び複数のレジスタＲＥＧ＿０〜ＲＥＧ＿ｎを含む。レジスタＲＥＧ＿０の出力ＳＰ＿ＥＮ及びＳＰＢ＿ＥＮは、それぞれ入力された領域アドレスのＳＡ０及びＳＡ０＿ＢとＡＮＤ演算し、その結果得られた２つの信号をＯＲ演算する。残りのレジスタＲＥＧ＿１〜ＲＥＧ＿ｎも同様の方式で構成される。したがって、全てｎ＋１個のＯＲ演算された結果を得る。ｎ＋１個のＯＲ演算の結果及びマスタレジスタＲＥＧ＿ＭＡＳＴＥＲの出力信号ＳＰＭ＿ＥＮをＡＮＤ演算することにより、ライト保護信号ＷＰ＿ＥＮを得る。
【００６３】
前記の構成で、マスタレジスタのＲＥＧ＿ＭＡＳＴＥＲの出力信号ＳＰＭ＿ＥＮが「ハイ」になってこそ保護機能が活性化される。ＳＰＭ＿ＥＮが「ロー」であれば、ライト保護信号ＷＰ＿ＥＮは常に「ロー」となり保護機能が活性化されない。本実施の形態で領域アドレスは（ｎ＋１）ビットで構成され、これに対応する複数のレジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｎを利用して保護機能の適用を望む領域のアドレスをプログラムする。所定の領域アドレスＳＡが入力されると、領域アドレスＳＡの各ビットＳＡ０、．．．、ＳＡｎ（ＳＡｎ＿ＢはＳＡｎと逆極性の信号）を各ビットに対応するレジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｎの出力値ＳＰ＿ＥＮ（ＳＰＢ＿ＥＮは、ＳＰ＿ＥＮと逆レベルの信号）と比較する。
【００６４】
たとえば、保護機能の活性化を図る領域のアドレスが「１０１」であれば、レジスタＲＥＧ＿２の出力ＳＰ＿ＥＮが「ハイ」、ＲＥＧ＿１の出力ＳＰ＿ＥＮが「ロー」、及びＲＥＧ＿０の出力ＳＰ＿ＥＮが「ハイ」となるように設けられる。したがって、領域アドレス「１０１」が入力されると、全てのＯＲゲートの出力が「ハイ」となる。このとき、マスタレジスタＲＥＧ＿ＭＡＳＴＥＲの出力ＳＰＭ＿ＥＮが「ハイ」であれば、ライト保護信号ＷＰ＿ＥＮが「ハイ」に活性化される。レジスタＲＥＧ＿０〜ＲＥＧ＿ｎは、プログラムモードを行って任意の値にプログラムすることができるので、全ての保護領域に対し保護機能を自在に設けることができる。
【００６５】
図１６ｂは、図１に示されているライト保護領域設定部３００のさらに他の実施の形態である。本実施の形態は、図１６ａに示されている実施の形態にレジスタＲＥＧ＿ＥＸＴ０〜ＲＥＧ＿ＥＸＴｎが追加される。レジスタＲＥＧ＿ＥＸＴ０から出力された信号は、外部制御信号ＷＰ＿ＥＸＴとＡＮＤ演算される。ＡＮＤ演算の結果は、レジスタＲＥＧ＿０から出力された信号ＳＰ＿ＥＮ及びＳＰＢ＿ＥＮと、領域アドレス信号ＳＡ０及びＳＡ０＿ＢをそれぞれＡＮＤ演算して得た２つの信号と共にＯＲ演算される。その他の構成は、図１６ａに示されている実施の形態と同一である。
【００６６】
本実施の形態は、図１６ａに示されている実施の形態と基本的に同一の機能を行う。ただ、本実施の形態に追加されたレジスタＲＥＧ＿ＥＸＴ０〜ＲＥＧ＿ＥＸＴｎは次のような機能を行う。レジスタＲＥＧ＿ＥＸＴｎの値が「１」に設けられると、外部制御信号ＷＰ＿ＥＸＴが「ハイ」の場合ＳＡnの値が「１」か「０」かに係わりなく残りの領域アドレスビットのＳＡn-1、．．．、ＳＡ0のみ比較してＷＰ＿ＥＮの活性化の可否を決定する。
【００６７】
たとえば、レジスタＲＥＧ＿３〜ＲＥＧ＿０に貯蔵された領域アドレスが「１１１１」の場合を仮定する。若し、２番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合は、レジスタＲＥＧ＿ＥＸＴ３〜ＲＥＧ＿ＥＸＴ０に「００１０」を貯蔵して外部制御信号ＷＰ＿ＥＸＴを「ハイ」にすれば、入力された領域アドレスＳＡが「１１ｘ１」の場合ＷＰ＿ＥＮが「ハイ」に活性化することができる。若し、２番目及び３番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合であれば、レジスタＲＥＧ＿ＥＸＴ３〜ＲＥＧ＿ＥＸＴ０に「０１１０」を貯蔵して外部制御信号ＷＰ＿ＥＸＴを「ハイ」にすれば、入力された領域アドレスＳＡが「１ｘｘ１」の場合ＷＰ＿ＥＮが「ハイ」に活性化することができる。
【００６８】
図１７ａは、図１に示されているライト制御部２００の構成を示す図である。図１６ａに示されているライト保護領域設定部３００から出力されたＷＰ＿ＥＮは、ライトイネーブルバッファ（／ＷＥバッファ）から出力された信号ＷＥＢ＿ＥＮとＯＲ演算され、演算結果を利用してライト制御部２００を制御する。ライト保護領域設定部３００から出力されたＷＰ＿ＥＮが「ハイ」の場合、ライト制御部２００はライトイネーブル信号ＷＥＢ＿ＥＮに係わりなくリードモードで動作する。一方、ＷＰ＿ＥＮが「ロー」であれば、ライト制御部２００はライトイネーブル信号ＷＥＢ＿ＥＮによりライトモードで動作することになる。
【００６９】
図１７ｂは、ライト保護バッファ／ＷＰバッファを追加し、／ＷＰバッファの出力信号を図１６ｂに示されているライト保護領域設定部３００の制御信号ＷＰ＿ＥＸＴに提供する構成を示す図である。その他の構成は、図１７ａに示されている部分と同一である。
【００７０】
図１７ｃに示されている構成は、図１７ｂのように／ＷＰバッファを備えて／ＷＰバッファの出力を制御信号ＷＰ＿ＥＸＴに用いるが、図１６ａに示されているライト保護領域設定部３００を用いるとの点に差がある。制御信号ＷＰ＿ＥＸＴ、ライト保護領域設定部３００の出力信号ＷＰ＿ＥＮ、及びライトイネーブル信号ＷＥＢ＿ＥＮをＯＲ演算して得た信号を利用してライト制御部２００を制御する。したがって、外部制御信号ＷＰ＿ＥＸＴが活性化されると、ライト保護領域設定部３００の出力信号ＷＰ＿ＥＮ及びライトイネーブル信号ＷＥＢ＿ＥＮと係わりなく、ライト制御部２００はリードモードで動作する。
【００７１】
【発明の効果】
以上のように、不揮発性メモリ装置にライト保護機能を備えることにより、所定のメモリセル領域に対しては望まない動作によるデータの損失を防ぐことができる。
【図面の簡単な説明】
【図１】この発明の１つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置のブロック図である。
【図２】図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２の構成を示す図である。
【図３】図１に示されているメインビットラインプルアップ制御部１１の構成を示す図である。
【図４】図２に示されているメインビットライン負荷制御部１３の構成を示す図である。
【図５】図１に示されているカラム選択制御部１２の構成を示す図である。
【図６】図２に示されているサブセルブロック１１１の構成を示す図である。
【図７】この発明に係るプログラム命令処理部の構成を示す図である。
【図８】この発明に係るメモリ装置に含まれたプログラム命令処理部の動作を説明する図である。
【図９】図８に示されているＤフリップフロップの構成を示す図である。
【図１０】この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。
【図１１】図１０に示されているレジスタにデータを書き込む場合のタイミング図である。
【図１２】図１０に示されているレジスタからデータを読み出す過程を示すタイミング図である。
【図１３】図１０に示されているレジスタ制御信号のＥＮＷ及びＣＰＬを生成するための回路図である。
【図１４】この発明に係るメモリ装置に含まれた領域アドレスバッファ部を示すブロック図である。
【図１５】ライト保護領域のアドレスとメモリ装置に入力されるアドレスとの関係を示す図である。
【図１６ａ】図１に示されているライト保護領域設定部３００の構成を示す図である。
【図１６ｂ】図１に示されているライト保護領域設定部３００の他の形態の構成を示す図である。
【図１７ａ】図１に示されているライト制御部２００の構成を示す図である。
【図１７ｂ】図１に示されているライト制御部２００の他の形態の構成を示す図である。
【図１７ｃ】図１に示されているライト制御部２００のさらに他の形態の構成を示す図である。
【符号の説明】
１１ メインビットラインプルアップ制御部
１２ カラム選択制御部
１３ メインビットライン負荷制御部
２１ データバス部
２２ センスアンプアレイ
２３ スイッチ制御部
２４ データ入／出力バッファ
３１ ライト保護バッファ
３２ ライトイネーブルバッファ
３３ アドレスバッファ
４１ マスタ部
４２ スレイブ部
５１ 第１増幅部
５２ 入力部
５３ 貯蔵部
５４ 第２増幅部
１００ セルアレイブロック
１１０ 保護領域
１１１ サブセルブロック
２００ ライト制御部
３００ ライト保護領域設定部
４００ プログラム命令処理部
【発明の属する技術分野】
この発明は、不揮発性メモリ装置に関し、特にライト保護領域を備えた不揮発性メモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ、強誘電体メモリ装置等のような不揮発性メモリ装置は、電源を切った後も書き込まれた情報を維持することができる長所がある。しかし、従来の不揮発性メモリ装置は、データ保護手段を備えていないので、望まない動作によりデータが消滅される恐れがあった。
【０００３】
【特許文献１】
米国特許第６，５５６，４７６号
【０００４】
【特許文献２】
米国特許第６，５４２，９１９号
【０００５】
【特許文献３】
米国特許第６，５４２，４２６号
【０００６】
【特許文献４】
米国特許第６，５３５，４２０号
【０００７】
【特許文献５】
米国特許第６，５１０，５０１号
【０００８】
【発明が解決しようとする課題】
このような従来技術の問題点を解決するため、この発明は、メモリセルの全部又は一部にライト保護機能を設けることができる不揮発性メモリ装置を提供することに目的がある。
【０００９】
【課題を解決するための手段】
この発明によるライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含んでなる。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【００１０】
前記プログラム命令信号は、チップ選択信号及びライトイネーブル信号が活性化状態の時、出力イネーブル信号が所定の回数ほどトグリングすれば活性化されることを特徴とする。
【００１１】
前記プログラム命令信号は、活性化されたあと所定の時間が経過すれば、非活性化されることを特徴とする。
【００１２】
前記レジスタは、第１制御信号に応答し第１ノード及び第２ノードのうち電圧の高いノードの電圧を所定の量の電圧に増幅して固定させる第１増幅部、第２制御信号に応答し前記第１ノード及び前記第２ノードのうち電圧の低いノードの電圧をグラウンド電圧に増幅して固定させる第２増幅部、第３制御信号に応答して前記第１ノード及び前記第２ノードにデータ信号を提供する入力部、及び第４制御信号に応答して前記第１ノード及び前記第２ノードに提供された信号を貯蔵し、電源のない状態で貯蔵された情報を維持することができる貯蔵部を含み、前記第１及び第２ノードの電圧を外部に出力することを特徴とする。
【００１３】
前記第１増幅部は、ゲートに前記第１制御信号が入力され、ソースが陽の電源に連結された第１ＰＭＯＳトランジスタ、ゲートが前記第１ノードと連結され、ソースが前記第１ＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第２ノードに連結された第２ＰＭＯＳトランジスタ、及びゲートが前記第２ノードと連結され、ソースが前記第１ＰＭＯＳトランジスタのドレインと連結され、ドレインが前記第１ノードに連結された第３ＰＭＯＳトランジスタを含むことを特徴とする。
【００１４】
前記第２増幅部は、ゲートが前記第１ノードと連結され、ドレインが前記第２ノードと連結された第１ＮＭＯＳトランジスタ、ゲートが前記第２ノードと連結され、ドレインが前記第１ノードと連結された第２ＮＭＯＳトランジスタ、及びゲートに前記第２制御信号が入力され、ドレインが前記第１ＮＭＯＳトランジスタのソース及び第２ＮＭＯＳトランジスタのソースと連結され、ソースがグラウンドと連結された第３ＮＭＯＳトランジスタを含むことを特徴とする。
【００１５】
前記入力部は、ゲートに第３制御信号が入力され、ソースに第１データ信号が入力され、ドレインが第１ノードと連結された第１ＮＭＯＳトランジスタ、及びゲートに第３制御信号が入力され、ソースに第２データ信号が入力され、ドレインが第２ノードと連結された第２ＮＭＯＳトランジスタを含むことを特徴とする。
【００１６】
前記貯蔵部は、前記第４制御信号と前記第１ノードとの間に連結された第１強誘電体キャパシタ、前記第４制御信号と前記２ノードとの間に連結された第２強誘電体キャパシタ、前記第１ノードとグラウンドとの間に連結された第３強誘電体キャパシタ、及び前記第２ノードとグラウンドとの間に連結された第４強誘電体キャパシタを含むことを特徴とする。
【００１７】
前記ライト保護領域設定部は、前記領域アドレスを貯蔵するためのレジスタアレイ、及び前記入力されたアドレスに対応する領域アドレスと前記レジスタアレイに貯蔵された領域アドレスとを比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力する比較手段を含むことを特徴とする。
【００１８】
前記ライト保護領域設定部は、前記レジスタアレイと同一個数の第２レジスタアレイをさらに含み、前記比較手段は外部制御信号が活性化されると、前記第２レジスタアレイに活性化されて貯蔵されたビットに対応する位置の領域アドレスビット等は比較せず、残りの領域アドレスビット等のみ前記レジスタアレイに貯蔵された領域アドレスビット等と比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力することを特徴とする。
【００１９】
前記ライト保護領域設定部は、マスタレジスタをさらに含み、前記マスタレジスタに貯蔵された信号が活性化されない場合は、前記ライト保護信号を非活性化して出力することを特徴とする。
【００２０】
前記ライト制御部は、前記ライト保護信号又は外部制御信号が活性化された場合は、前記領域アドレスに対応するセル領域に対しライトモードが行われないようにすることを特徴とする。
【００２１】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、領域アドレスが貯蔵される複数のレジスタを含む第１レジスタアレイ、それぞれ前記複数のレジスタに対応する複数のレジスタを含む第２レジスタアレイ、活性化の可否を制御するマスタレジスタ、及び前記マスタレジスタの出力値に応答して前記第１レジスタアレイに貯蔵された領域アドレスと外部から入力された領域アドレスの比較結果を出力するが、外部制御信号に応答して前記第２レジスタアレイに含まれたレジスタのうち活性化されたレジスタに対応するアドレスビットは無視し、比較結果を出力する比較手段を含むことを特徴とする。
【００２２】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、外部から入力されたアドレスと所定の保護領域のアドレスを受信し、内部保護信号を出力する内部保護信号制御部、外部制御信号に応答して外部保護信号を出力する外部保護信号制御部、前記内部保護信号と前記外部保護信号を受信してライト保護信号を出力するライト保護制御部、及び前記ライト保護信号及びライトイネーブル信号に応答し、メモリ装置のリードライトを制御するライト制御部を含むことを特徴とする。
【００２３】
【発明の実施の形態】
以下に、図面を参考にしながら、この発明の実施の形態について詳しく説明する。
【００２４】
図１は、この発明の１つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置の構成を示すブロック図である。
【００２５】
この発明に係る不揮発性メモリ装置は、セルアレイブロック１００、前記セルアレイブロック１００に含まれたメインビットラインを陽の電圧にプルアップさせるメインビットラインプルアップ制御部１１、前記メインビットラインをデータバス部２１と連結させるカラム選択制御部１２、データバス部２１と連結されたセンスアンプアレイ２２、センスアンプアレイ２２を制御するスイッチ制御部２３、センスアンプアレイ２２とデータを交換するデータ入／出力バッファ２４を含む。
【００２６】
さらに、この発明に係る不揮発性メモリ装置は、ライト保護機能を行うためプログラム命令処理部４００、ライト保護領域設定部３００及びライト制御部２００を含む。
【００２７】
プログラム命令処理部４００は、ライト保護命令をディコーディングする。ライト保護領域設定部３００は、アドレスバッファ３３から入力されたアドレス及びプログラム命令処理部４００の出力信号により制御されてライト保護領域を設ける。ライト制御部２００は、ライト保護バッファ３１から提供されたライト保護信号、ライトイネーブルバッファ３２から提供されたライトイネーブル信号、及びライト保護領域設定部３００の出力信号に応答してリード又はライトを制御する。
【００２８】
各構成要素の機能に対しては、下記で詳しく説明する。
【００２９】
図２は、図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２の詳細なブロック図である。セルアレイブロック１００には、複数のメインビットライン負荷制御部１３と複数のサブセルブロック１１１が含まれる。メインビットライン負荷制御部１３は、所定個数のサブセルブロック１１１毎に１つずつ一定間隔で配置される。セルアレイブロックの一部又は全部は、保護領域１００に動作する。１つの保護領域１１０には、複数のサブセルブッロク１１１が含まれる。同一の保護領域１１０に含まれたサブセルブッロク１１１は、同一のモードで動作する。
【００３０】
図３は、図１に示されているメインビットラインプルアップ制御部１１の構成を示す図である。メインビットラインプルアップ制御部１１は、制御信号ＭＢＰＵＣが入力されるゲート、電源ＶＰＰ（ＶＣＣ）に連結されたソース、及びメインビットラインＭＢＬに連結されたドレインを有するＰＭＯＳトランジスタで構成される。
【００３１】
メインビットラインプルアップ制御部１１は、プリチャージ動作でメインビットラインＭＢＬを電圧ＶＰＰ（ＶＣＣ）にプルアップする。
【００３２】
図４は、図２に示されているメインビットライン負荷制御部１３の構成を示す図である。メインビットライン負荷制御部１３は、制御信号ＭＢＬＣが入力されるゲート、電源ＶＰＰ（ＶＣＣ）に連結されたソース、及びメインビットラインＭＢＬに連結されたドレインを有するＰＭＯＳトランジスタで構成される。
【００３３】
メインビットライン負荷制御部１３は、電源ＶＰＰ（ＶＣＣ）とメインビットラインＭＢＬとの間に連結された抵抗性素子であり、データ感知動作の際メインビットライン負荷制御部１３を通して流れる電流の大きさによりメインビットラインの電位を決定することになる。
【００３４】
メインビットラインＭＢＬには、１つ又は２つ以上のメインビットライン負荷制御部１３が連結される。２つ以上のメインビットライン負荷制御部１３が連結される場合、それぞれのメインビットライン負荷制御部１３は、一定個数のサブセルブロック１１１毎に１つずつ一定間隔で配置される。
【００３５】
図５は、図１に示されているカラム選択制御部１２の構成を示す図である。カラム選択制御部１２は、メインビットラインＭＢＬとデータバスとを連結するスイッチであり、制御信号ＣＳＮ及びＣＳＰによりオン／オフが制御される。
【００３６】
図６は、図２に示されているサブセルブッロク１１１の構成を示す図である。１つのサブセルブロック１１１は、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルが共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結され、ドレインがメインビットラインＭＢＬに連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結されてソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結されてソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結されてドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成される。
【００３７】
所定の単位セルに接近する場合、該当単位セルと連結されたサブビットラインＳＢＬだけがＮＭＯＳトランジスタＮ５によりメインビットラインＭＢＬと連結される。したがって、ビットライン駆動負荷は１つのサブビットラインの負荷に該当する程度に減少する。
【００３８】
サブビットラインＳＢＬはＳＢＰＤ信号が活性化されると、その電位がグラウンドレベルに調整される。 ＳＢＰＵ信号は、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬの間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬの間の信号の流れを制御する。サブビットラインＳＢＬには、複数の単位セルが連結されている。
【００３９】
サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。メインビットラインＭＢＬは、メインビットライン負荷制御部１３を経由してＶＰＰ（ＶＣＣ）と連結される。制御信号ＭＢＳＷが「ハイ」となれば、陽の電源からメインビットライン負荷制御部１３、メインビットラインＭＢＬ、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２を経てグラウンドに電流が流れることになる。このとき流れる電流の大きさは、ＮＭＯＳトランジスタＮ１のゲートに提供されるサブビットラインＳＢＬの電圧により決定される。若し、セルのデータが「１」であれば電流の量が大きくなってメインビットラインＭＢＬの電圧が小さくなり、セルのデータが「０」であれば電流の量が小さくなってメインビットラインＭＢＬの電圧は高くなる。このとき、メインビットラインＭＢＬの電圧とレファレンス電圧を比較することにより、セルデータを感知することができるようになる。セルデータの感知は、センスアンプアレイ２２で行われる。
【００４０】
図７は、この発明に係るメモリ装置に含まれたプログラム命令処理部の構成を示す図である。図８は、この発明に係るプログラム命令処理部の動作を示すタイミング図である。図８に示されているように、図７に示したプログラム命令処理部の動作を説明する。以下で図７に示したＤフリップフロップは、全てクロック信号の下降エッジに同期されると仮定する。
【００４１】
ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢが「ロー」に活性化されると、出力イネーブル信号ＯＥＢがトグリングするに伴って発生するクロック信号が、Ｄフリップフロップのクロック入力端子に提供される。ＤフリップフロップがＮ個であるので、出力イネーブル信号ＯＥＢがＮ回トグリングすればＮＯＲゲートの「ハイ」出力がＮ番目のフリップフロップの出力信号ＷＰ＿ＣＭＤに提供される。ところが、出力信号ＷＰ＿ＣＭＤが活性化されたとき出力イネーブル信号ＯＥＢが「ハイ」となれば、全てのＤフリップフロップがリセットされて出力信号ＷＰ＿ＣＭＤが「ロー」に遷移することになる。すなわち、出力信号ＷＰ＿ＣＭＤは、出力イネーブル信号ＯＥＢのＮ番目の下降エッジに活性化され、ＯＥＢが上昇すれば再び非活性化される。
【００４２】
図９は、図７に示されているＤフリップフロップの構成を示す図である。周知のように、Ｄフリップフロップは、クロックの上昇エッジ又は下降エッジに同期され、入力端に提供された信号をサンプリングして出力する。この回路の動作を簡単に説明すると、この回路はクロックＣＰの下降エッジに同期されて入力信号ｄをサンプリングする。マスタ部４１はクロックＣＰが「ハイ」レベルにある場合、マスタ部４１のスイッチＳ１をＯＮ状態にして入力信号ｄをラッチに貯蔵する。このとき、スレイブ部４２にあるスイッチＳ２はＯＦＦ状態にあるので、入力信号ｄがスレイブ部４２のラッチまで伝達されない。クロックＣＰが「ロー」に遷移すると、マスタ部４１のスイッチＳ１は閉じることになり、スレイブ部４２にあるスイッチＳ２が開くことになる。したがって、マスタ部４１のラッチに貯蔵されていたデータがスレイブ部４２のラッチに貯蔵され、スレイブ部４２のラッチに貯蔵された信号はクロックＣＰの次の番の下降エッジまで引続き出力される。
【００４３】
図１０は、この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。レジスタは大きく第１増幅部５１、入力部５２、貯蔵部５３及び第２増幅部５４で構成される。
【００４４】
第１増幅部５１は、ゲートに第１制御信号ＥＮＰが入力され、ソースが陽の電源に連結されたＰＭＯＳトランジスタＰ１、ゲートが第１ノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第２のノードに連結されたＰＭＯＳトランジスタＰ２、及びゲートが第２ノードと連結され、ソースがＰＭＯＳトランジスタＰ１のドレインと連結され、ドレインが第１ノードに連結されたＰＭＯＳトランジスタＰ３で構成される。
【００４５】
第２増幅部５４は、ゲートが第１ノードと連結され、ドレインが第２ノードと連結されたＮＭＯＳトランジスタＮ３、ゲートが第２ノードと連結され、ドレインが第１ノードと連結されたＮＭＯＳトランジスタＮ４、及びゲートに第２制御信号ＥＮＮが入力され、ドレインがＮＭＯＳトランジスタＮ３のソース及びＮＭＯＳトランジスタＮ４のソースと連結され、ソースがグラウンドと連結されたＮＭＯＳトランジスタＮ５で構成される。
【００４６】
入力部５２は、ゲートに第３制御信号ＥＮＷが入力され、ソースにデータ信号ＳＥＴ（Ａｎ）が入力され、ドレインが第２ノードに連結されたＮＭＯＳトランジスタＮ２、及びゲートに制御信号ＥＮＷが入力され、ソースにデータ信号ＲＥＳＥＴ（ＡｎＢ）が入力され、ドレインが第１ノードに連結されたＮＭＯＳトランジスタＮ１で構成される。
【００４７】
貯蔵部は、第４制御信号ＣＰＬラインと第１ノードとの間に連結された強誘電体キャパシタＦＣ１、第４制御信号ＣＰＬラインと第２ノードとの間に連結された強誘電体キャパシタＦＣ２、第１ノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ３、及び第２ノードとグラウンドとの間に連結された強誘電体キャパシタＦＣ４で構成される。
【００４８】
第１増幅部５１と第２増幅部５４は、制御信号ＥＮＰが「ロー」で制御信号ＥＮＮが「ハイ」であるとき、第１ノードと第２ノードの電圧差に従って相対的に電圧の高いノードをＶＣＣに固定し、低いノードをＶＳＳに固定させる。制御信号ＥＮＰが「ハイ」で制御信号ＥＮＮが「ロー」であれば、レジスタは電源から遮断される。
【００４９】
入力部５２は、制御信号ＥＮＷが「ハイ」の場合にデータ信号ＳＥＴ及びＲＥＳＥＴをそれぞれ第２及び第１ノードに提供する。制御信号ＥＮＷが「ロー」の場合、第１及び第２ノードはデータ信号ＳＥＴ及びＲＥＳＥＴから遮断される。
【００５０】
貯蔵部５３は、制御信号ＣＰＬを調節して第１ノードと第２ノードに提供されたデータを強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３及びＦＣ４に貯蔵する。
【００５１】
第１ノードでは出力信号ＳＰＢ＿ＥＮが提供され、第２ノードでは出力信号ＳＰ＿ＥＮが提供される。レジスタの動作については、以下に説明する。
【００５２】
図１１は、図１０に示されているレジスタにデータを貯蔵する過程を示すタイミング図である。プログラム命令信号ＷＰ＿ＣＭＤが活性化されると、プログラム過程が終了するまで、プログラム命令処理部（図４の４００）は、非活性化される。
【００５３】
図１１に示されているように、ｔ１区間でプログラム命令信号ＷＰ＿ＣＭＤが活性化され、ｔ２区間でデータ入／出力パッドから提供されたデータ信号ＤＱ＿ｎ信号が「ハイ」から「ロー」に遷移する。これに従い、制御信号ＥＮＷが活性化され、データ信号ＳＥＴ及びＲＥＳＥＴがそれぞれ第２ノードと第１ノードに提供される。ＣＰＬが「ハイ」になると、第１ノードと第２ノードの電圧に従い強誘電体キャパシタＦＣ１〜ＦＣ４に信号が貯蔵される。たとえば、第１ノードが「ロー」で第２ノードが「ハイ」の場合であれば、ＦＣ１とＦＣ４にデータが貯蔵される。
【００５４】
ｔ３区間で制御信号ＥＮＷが「ロー」になると、データ信号ＳＥＴ及びＲＥＳＥＴが第１ノードと第２ノードで分離される。第１ノードと第２ノードの電圧は、第１増幅器５１と第２増幅器５４により増幅されて維持される。制御信号ＣＰＬがローになるとＦＣ１とＦＣ３の間、ＦＣ２とＦＣ４の間でそれぞれ電荷の再分配が行われる。このとき、第１ノードと第２ノードの電圧にも変動が生ずる。前記の例で第２ノードの電圧は、第１ノードの電圧より高い水準になる。強誘電体キャパシタＦＣ１〜ＦＣ４は、電源がない状態でも貯蔵された電荷を維持する。ｔ４区間でＤＱ＿ｎが「ハイ」になると、プログラムモードが終了する。ＤＱ＿ｎは、パルス信号を生成するため用いられるものであり、下記で詳しく説明する。
【００５５】
図１２は、図１０に示されているレジスタに貯蔵された信号をリードする動作を示すタイミング図である。
【００５６】
ｔ１区間で電源が安定したレベルに到達すれば、パワーアップ探知信号のＰＵＰが活性化される。ＰＵＰを利用して制御信号ＣＰＬを「ハイ」に遷移させると、図１０のＦＣ１、ＦＣ２、ＦＣ３及びＦＣ４に貯蔵された電荷により、第１ノードと第２ノードとの間で電圧差が発生する。
【００５７】
十分な電圧差が発生すると、ｔ２区間で制御信号ＥＭＮとＥＮＰをそれぞれ「ハイ」と「ロー」に活性化することにより、第１ノードと第２ノードのデータを増幅する。
【００５８】
増幅が完了すると、ｔ３区間で制御信号ＣＰＬを「ロー」に遷移させて破壊されていたＦＣ１〜ＦＣ４の電荷を復旧することになる。このとき、制御信号ＥＮＷは「ロー」に非活性化されて、データ信号ＳＥＴ及びＲＥＳＥＴが第２及び第１ノードに提供されることを防止する。
【００５９】
図１３は、前述の制御信号ＥＮＷ及びＣＰＬを生成するための回路を示す図である。制御信号ＰＵＰは、初期のリセット直後の状態でレジスタに貯蔵されたデータを復旧するため用いられる信号である。プログラム命令信号ＷＰ＿ＣＭＤが活性化された後ＤＱ＿ｎを「ハイ」から「ロー」に遷移させると、遅延回路で遅延された時間ほどの幅を有するパルス信号ＥＮＷとＣＰＬが発生する（図１１を参照）。
【００６０】
図１４は、この発明に係るメモリ装置に含まれた領域アドレスバッファの構成を示す図である。アドレスパッドでメモリアドレスが入力されると、領域アドレスバッファはメモリアドレスに対応する領域アドレス（ＳＡｎ、ＳＡｎ＿Ｂ）を出力する。
【００６１】
図１５は、メモリアドレスＡと領域アドレスＳＡとの関係を示す図である。本実施の形態では、ｋ個のメモリアドレス毎に１つの領域アドレスが対応する。メモリアドレスと領域アドレスの対応関係は、実施の形態に従い自由に変更することができる。
【００６２】
図１６ａは、図１に示されているライト保護領域設定部３００の構成を示す図である。ライト保護領域設定部３００はマスタレジスタＲＥＧ＿ＭＡＳＴＥＲ及び複数のレジスタＲＥＧ＿０〜ＲＥＧ＿ｎを含む。レジスタＲＥＧ＿０の出力ＳＰ＿ＥＮ及びＳＰＢ＿ＥＮは、それぞれ入力された領域アドレスのＳＡ０及びＳＡ０＿ＢとＡＮＤ演算し、その結果得られた２つの信号をＯＲ演算する。残りのレジスタＲＥＧ＿１〜ＲＥＧ＿ｎも同様の方式で構成される。したがって、全てｎ＋１個のＯＲ演算された結果を得る。ｎ＋１個のＯＲ演算の結果及びマスタレジスタＲＥＧ＿ＭＡＳＴＥＲの出力信号ＳＰＭ＿ＥＮをＡＮＤ演算することにより、ライト保護信号ＷＰ＿ＥＮを得る。
【００６３】
前記の構成で、マスタレジスタのＲＥＧ＿ＭＡＳＴＥＲの出力信号ＳＰＭ＿ＥＮが「ハイ」になってこそ保護機能が活性化される。ＳＰＭ＿ＥＮが「ロー」であれば、ライト保護信号ＷＰ＿ＥＮは常に「ロー」となり保護機能が活性化されない。本実施の形態で領域アドレスは（ｎ＋１）ビットで構成され、これに対応する複数のレジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｎを利用して保護機能の適用を望む領域のアドレスをプログラムする。所定の領域アドレスＳＡが入力されると、領域アドレスＳＡの各ビットＳＡ０、．．．、ＳＡｎ（ＳＡｎ＿ＢはＳＡｎと逆極性の信号）を各ビットに対応するレジスタＲＥＧ＿０、．．．、ＲＥＧ＿ｎの出力値ＳＰ＿ＥＮ（ＳＰＢ＿ＥＮは、ＳＰ＿ＥＮと逆レベルの信号）と比較する。
【００６４】
たとえば、保護機能の活性化を図る領域のアドレスが「１０１」であれば、レジスタＲＥＧ＿２の出力ＳＰ＿ＥＮが「ハイ」、ＲＥＧ＿１の出力ＳＰ＿ＥＮが「ロー」、及びＲＥＧ＿０の出力ＳＰ＿ＥＮが「ハイ」となるように設けられる。したがって、領域アドレス「１０１」が入力されると、全てのＯＲゲートの出力が「ハイ」となる。このとき、マスタレジスタＲＥＧ＿ＭＡＳＴＥＲの出力ＳＰＭ＿ＥＮが「ハイ」であれば、ライト保護信号ＷＰ＿ＥＮが「ハイ」に活性化される。レジスタＲＥＧ＿０〜ＲＥＧ＿ｎは、プログラムモードを行って任意の値にプログラムすることができるので、全ての保護領域に対し保護機能を自在に設けることができる。
【００６５】
図１６ｂは、図１に示されているライト保護領域設定部３００のさらに他の実施の形態である。本実施の形態は、図１６ａに示されている実施の形態にレジスタＲＥＧ＿ＥＸＴ０〜ＲＥＧ＿ＥＸＴｎが追加される。レジスタＲＥＧ＿ＥＸＴ０から出力された信号は、外部制御信号ＷＰ＿ＥＸＴとＡＮＤ演算される。ＡＮＤ演算の結果は、レジスタＲＥＧ＿０から出力された信号ＳＰ＿ＥＮ及びＳＰＢ＿ＥＮと、領域アドレス信号ＳＡ０及びＳＡ０＿ＢをそれぞれＡＮＤ演算して得た２つの信号と共にＯＲ演算される。その他の構成は、図１６ａに示されている実施の形態と同一である。
【００６６】
本実施の形態は、図１６ａに示されている実施の形態と基本的に同一の機能を行う。ただ、本実施の形態に追加されたレジスタＲＥＧ＿ＥＸＴ０〜ＲＥＧ＿ＥＸＴｎは次のような機能を行う。レジスタＲＥＧ＿ＥＸＴｎの値が「１」に設けられると、外部制御信号ＷＰ＿ＥＸＴが「ハイ」の場合ＳＡnの値が「１」か「０」かに係わりなく残りの領域アドレスビットのＳＡn-1、．．．、ＳＡ0のみ比較してＷＰ＿ＥＮの活性化の可否を決定する。
【００６７】
たとえば、レジスタＲＥＧ＿３〜ＲＥＧ＿０に貯蔵された領域アドレスが「１１１１」の場合を仮定する。若し、２番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合は、レジスタＲＥＧ＿ＥＸＴ３〜ＲＥＧ＿ＥＸＴ０に「００１０」を貯蔵して外部制御信号ＷＰ＿ＥＸＴを「ハイ」にすれば、入力された領域アドレスＳＡが「１１ｘ１」の場合ＷＰ＿ＥＮが「ハイ」に活性化することができる。若し、２番目及び３番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合であれば、レジスタＲＥＧ＿ＥＸＴ３〜ＲＥＧ＿ＥＸＴ０に「０１１０」を貯蔵して外部制御信号ＷＰ＿ＥＸＴを「ハイ」にすれば、入力された領域アドレスＳＡが「１ｘｘ１」の場合ＷＰ＿ＥＮが「ハイ」に活性化することができる。
【００６８】
図１７ａは、図１に示されているライト制御部２００の構成を示す図である。図１６ａに示されているライト保護領域設定部３００から出力されたＷＰ＿ＥＮは、ライトイネーブルバッファ（／ＷＥバッファ）から出力された信号ＷＥＢ＿ＥＮとＯＲ演算され、演算結果を利用してライト制御部２００を制御する。ライト保護領域設定部３００から出力されたＷＰ＿ＥＮが「ハイ」の場合、ライト制御部２００はライトイネーブル信号ＷＥＢ＿ＥＮに係わりなくリードモードで動作する。一方、ＷＰ＿ＥＮが「ロー」であれば、ライト制御部２００はライトイネーブル信号ＷＥＢ＿ＥＮによりライトモードで動作することになる。
【００６９】
図１７ｂは、ライト保護バッファ／ＷＰバッファを追加し、／ＷＰバッファの出力信号を図１６ｂに示されているライト保護領域設定部３００の制御信号ＷＰ＿ＥＸＴに提供する構成を示す図である。その他の構成は、図１７ａに示されている部分と同一である。
【００７０】
図１７ｃに示されている構成は、図１７ｂのように／ＷＰバッファを備えて／ＷＰバッファの出力を制御信号ＷＰ＿ＥＸＴに用いるが、図１６ａに示されているライト保護領域設定部３００を用いるとの点に差がある。制御信号ＷＰ＿ＥＸＴ、ライト保護領域設定部３００の出力信号ＷＰ＿ＥＮ、及びライトイネーブル信号ＷＥＢ＿ＥＮをＯＲ演算して得た信号を利用してライト制御部２００を制御する。したがって、外部制御信号ＷＰ＿ＥＸＴが活性化されると、ライト保護領域設定部３００の出力信号ＷＰ＿ＥＮ及びライトイネーブル信号ＷＥＢ＿ＥＮと係わりなく、ライト制御部２００はリードモードで動作する。
【００７１】
【発明の効果】
以上のように、不揮発性メモリ装置にライト保護機能を備えることにより、所定のメモリセル領域に対しては望まない動作によるデータの損失を防ぐことができる。
【図面の簡単な説明】
【図１】この発明の１つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置のブロック図である。
【図２】図１に示されているメインビットラインプルアップ制御部１１、セルアレイブロック１００及びカラム選択制御部１２の構成を示す図である。
【図３】図１に示されているメインビットラインプルアップ制御部１１の構成を示す図である。
【図４】図２に示されているメインビットライン負荷制御部１３の構成を示す図である。
【図５】図１に示されているカラム選択制御部１２の構成を示す図である。
【図６】図２に示されているサブセルブロック１１１の構成を示す図である。
【図７】この発明に係るプログラム命令処理部の構成を示す図である。
【図８】この発明に係るメモリ装置に含まれたプログラム命令処理部の動作を説明する図である。
【図９】図８に示されているＤフリップフロップの構成を示す図である。
【図１０】この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。
【図１１】図１０に示されているレジスタにデータを書き込む場合のタイミング図である。
【図１２】図１０に示されているレジスタからデータを読み出す過程を示すタイミング図である。
【図１３】図１０に示されているレジスタ制御信号のＥＮＷ及びＣＰＬを生成するための回路図である。
【図１４】この発明に係るメモリ装置に含まれた領域アドレスバッファ部を示すブロック図である。
【図１５】ライト保護領域のアドレスとメモリ装置に入力されるアドレスとの関係を示す図である。
【図１６ａ】図１に示されているライト保護領域設定部３００の構成を示す図である。
【図１６ｂ】図１に示されているライト保護領域設定部３００の他の形態の構成を示す図である。
【図１７ａ】図１に示されているライト制御部２００の構成を示す図である。
【図１７ｂ】図１に示されているライト制御部２００の他の形態の構成を示す図である。
【図１７ｃ】図１に示されているライト制御部２００のさらに他の形態の構成を示す図である。
【符号の説明】
１１ メインビットラインプルアップ制御部
１２ カラム選択制御部
１３ メインビットライン負荷制御部
２１ データバス部
２２ センスアンプアレイ
２３ スイッチ制御部
２４ データ入／出力バッファ
３１ ライト保護バッファ
３２ ライトイネーブルバッファ
３３ アドレスバッファ
４１ マスタ部
４２ スレイブ部
５１ 第１増幅部
５２ 入力部
５３ 貯蔵部
５４ 第２増幅部
１００ セルアレイブロック
１１０ 保護領域
１１１ サブセルブロック
２００ ライト制御部
３００ ライト保護領域設定部
４００ プログラム命令処理部
Claims (10)
- 外部信号をディコーディングしてプログラム命令信号を出力するプログラム命令処理部、
前記プログラム命令信号が活性化された場合は入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合はライト保護信号を出力するライト保護領域設定部、及び
前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないよう制御するライト制御部
を含んでなるライト保護領域を備えた不揮発性メモリ装置。 - 前記プログラム命令信号は、チップ選択信号及びライトイネーブル信号が活性化状態の時、出力イネーブル信号が所定の回数ほどトグリングすれば活性化される
ことを特徴とする請求項１に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記プログラム命令信号は、活性化されたあと所定の時間が経過すれば非活性化される
ことを特徴とする請求項２に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記レジスタは、
第１制御信号に応答し、第１ノード及び第２ノードのうち電圧の高いノードの電圧を所定の陽の電圧に増幅し固定させる第１増幅部、
第２制御信号に応答し、前記第１ノード及び前記第２ノードのうちで電圧が低いノードの電圧をグラウンド電圧に増幅し固定させる第２増幅部、
第３制御信号に応答し、前記第１ノード及び前記第２ノードにデータ信号を提供する入力部、及び
第４制御信号に応答し、前記第１ノード及び前記第２ノードに提供された信号を貯蔵して電源のない状態で貯蔵された情報を維持することができる貯蔵部を含んでなり、
前記第１及び第２ノードの電圧を外部に出力する
ことを特徴とする請求項１に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、
前記領域アドレスを貯蔵するためのレジスタアレイ、及び
前記入力されたアドレスに対応する領域アドレスと前記レジスタアレイに貯蔵された領域アドレスとを比較し、前記比較結果により前記ライト保護信号のレベルを別にして出力する比較手段を含む
ことを特徴とする請求項１に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、前記レジスタアレイと同一個数の第２レジスタアレイをさらに含み、
前記比較手段は、外部制御信号が活性化されると、前記第２レジスタアレイに活性化され貯蔵されたビットに対応する位置の領域アドレスビット等は比較せず、残る領域アドレスビット等のみ前記レジスタアレイに貯蔵された領域アドレスビット等と比較し、前記比較結果に伴い前記ライト保護信号のレベルを別にして出力する
ことを特徴とする請求項５に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、マスタレジスタをさらに含み、前記マスタレジスタに貯蔵された信号が活性化されない場合は、前記ライト保護信号を非活性化して出力する
ことを特徴とする請求項５又は６に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト制御部は、前記ライト保護信号又は外部制御信号が活性化される場合は、前記領域アドレスに対応するセル領域に対しライトモードが行われないようにする
ことを特徴とする請求項１に記載のライト保護領域を備えた不揮発性メモリ装置。 - 領域アドレスが貯蔵される複数のレジスタを含む第１レジスタアレイ、
それぞれ前記複数のレジスタに対応する複数のレジスタを含む第２レジスタアレイ、
活性化の可否を制御するマスタレジスタ、及び
前記マスタレジスタの出力値に応答し、前記第１レジスタアレイに貯蔵された領域アドレスと外部から入力された領域アドレスの比較結果を出力するが、外部制御信号に応答し、前記第２レジスタアレイに含まれたレジスタのうちで活性化されたレジスタに対応するアドレスビットは無視し、比較結果を出力する比較手段
を含んでなるライト保護領域を備えた不揮発性メモリ装置。 - 外部から入力されたアドレスと所定の保護領域のアドレスを受信し、内部保護信号を出力する内部保護信号制御部、
外部制御信号に応答して外部保護信号を出力する外部保護信号制御部、
前記内部保護信号と前記外部保護信号を受信してライト保護信号を出力するライト保護制御部、及び
前記ライト保護信号及びライトイネーブル信号に応答し、メモリ装置のリードライトを制御するライト制御部
を含んでなるライト保護領域を備えた不揮発性メモリ装置。
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