KR100315065B1 - 메모리셀중캐패시터에축적된전하를판독하는반도체기억장치및그데이터판독방법 - Google Patents

메모리셀중캐패시터에축적된전하를판독하는반도체기억장치및그데이터판독방법 Download PDF

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Abstract

메모리 셀(MC) 중의 캐패시터(61)에 축적된 전하량에 따른 데이터를 판독하고, 재기록하는 반도체 기억 장치이다. 이 반도체 기억 장치는, 메모리 셀 중의 캐패시터에 축적된 전하를 비트선(BL 또는)으로 방출하거나, 혹은 비트선에 축적된 전하를 메모리 셀 중의 캐패시터에 흡수함으로써, 비트선쌍(BL,

Description

메모리 셀 중 캐패시터에 축적된 전하를 판독하는 반도체 기억 장치 및 그 데이터 판독 방법{SEMICONDUCTOR MEMORY READING DATA STORED IN CAPACITORS IN MEMORY CELL AND METHOD FOR READING DATA FROM THE SEMICONDUCTOR MEMORY}
본 발명은 메모리 셀 중 캐패시터에 축적된 전하를 판독하는 반도체 기억 장치 및 그 데이터 판독 방법에 관한 것으로, 특히, 다이나믹 랜덤 액세스 메모리(DRAM) 또는 강유전체 메모리에 관한 것이다.
도 1은 메모리 셀 중 캐패시터에 축적된 전하를 판독하는 반도체 기억 장치의 일례로서 강유전체 메모리의 기본이 되는 회로 구성을 추출하여 나타내고 있다. 이 회로는 메모리 셀 MC, MC, …, 더미 셀 DMC, DMC, …, 센스 및 재기록용 앰프(센스 앰프; 18), 워드선i(19), 워드선(i+1)(20), 더미 워드선a(21), 더미 워드선b(22), 플레이트선i(23), 플레이트선(i+1)(24), 더미 플레이트선a(25), 더미 플레이트선b(26), 차동쌍을 이루는 비트선쌍 BL,, 열을 선택하는 트랜지스터(300, 301), 열 선택선(302) 및 공통 판독 데이터선쌍 DL,등으로구성되어 있다. 메모리 셀 MC, MC, …는 각각 강유전체 캐패시터(10, 11)와 선택 트랜지스터(14, 15)를 구비하고 있다. 더미 셀 DMC, DMC, …도 각각 강유전체 캐패시터(12, 13)와 선택 트랜지스터(16, 17)를 구비하고 있다.
상기한 바와 같은 구성에서, 강유전체의 전계 및 분극의 방향(양자는 일치함)은 플레이트선으로부터 비트선 방향을 양의 방향으로 결정한다. 강유전체 메모리에서는 데이터를 기억하고 있는 강유전체 캐패시터의 분극의 방향에 따라 비트선의 레벨에 고저의 차가 생긴다. 구체적인 판독 동작은, 도 2의 타이밍차트에 나타낸 바와 같이, 비트선을 미리 0(V)으로 프리차지해 두고, 선택한 셀에 접속되어 있는 워드선을 선택한 상태에서 플레이트선을 선택한다. 그리고, 비트선쌍 BL,의 전위가 변화한 후에 센스 및 재기록용 앰프(18)를 활성화하고, 상기 강유전체 캐패시터의 분극 방향에 따라 비트선쌍 BL,의 한쪽을 하이 레벨로, 다른쪽을 로우 레벨로 한다. 이 때, 도 1의 회로에서는, i행째의 워드선(19)을 선택할 때에는 더미 워드선(21)을, (i+1)행째의 워드선(20)을 선택할 때에는 더미 워드선(22)을 각각 선택하도록 되어 있다.
여기서, 전원 전압을 3(V)으로 가정하고 선택된 플레이트선과 더미 플레이트선의 전위가 최대 3(V)이 된다고 가정한다. 또한, 선택된 워드선과 더미 워드선의 전위의 최대치는 비트선쌍 BL,의 고전위가 캐패시터에 전달되도록 셀 선택 트랜지스터와 더미 셀 선택 트랜지스터에 의한 임계치 전압 강하를 보상하는 전압[예를 들면 4.5(V)]로 승압되어 있는 것으로 한다.
선택된 메모리 셀에서의 캐패시터의 분극의 방향이 상향(플레이트선 측으로부터 비트선측)일 때에는, 분극과 전계의 방향이 동일하기 때문에 분극 반전하지 않는다. 이 경우에는 셀이 방출하는 전하량이 적기 때문에, 비트선의 레벨은 낮다. 이에 대해, 분극의 방향이 하향(비트선측으로부터 플레이트선측)일 때, 분극과 전계의 방향이 반대이기 때문에 분극 반전한다. 이 경우에는 셀이 방출하는 전하량이 많기 때문에 비트선의 레벨은 높다. 따라서, 더미 셀의 강유전체 캐패시터(12, 13)의 면적을 분극 반전할 때와 하지 않을 때의 비트선 레벨의 중간 레벨이 발생하도록 설정하면 센스 및 재기록용 증폭기(18)에 의해 비트선쌍 BL,의 레벨 차를 감지할 수 있다.
도 2에 도시한 바와 같은 플레이트를 고레벨로 올린 상태에서 비트선의 레벨을 감지하는 방식을 후의 설명의 편의 상 "플레이트 펄스 중 센스 방식"이라 명한다. 이러한 데이터의 판독 동작에 대해서는, U. S. Patent No. 4,873,664에 개시되어 있다. 이 특허에는 상기 중간 전위를 발생하기 때문에 더미 셀의 강유전체 캐패시터(12, 13) 면적을 각각 메모리 셀 중 강유전체 캐패시터(10, 11)의 면적의 2배로 설정하는 것이 기재되어 있다. 또, 더미 셀은 항상 분극 반전 영역에서 동작하지 않도록, 즉, 분극의 방향이 항상 상향(플레이트선에서 비트선 방향)이 되도록 더미 캐패시터를 바이어스할 필요가 있다.
다음에, 상기 종래 회로가 갖는 문제점을 명확하게 하기 위해서 감지해야 할 비트선 레벨을 강유전체 캐패시터의 히스테리시스 특성을 이용하여 도형 해법한다. 플레이트선으로부터 비트선의 방향을 양의 방향으로 취하여 강유전체 캐패시터에걸린 전압을 Vf로 한다. 도 3에서의 (a)의 전위 관계로부터 (b)의 전위 관계로의 변화 과정에서 비트선에는 전하의 출입이 없기 때문에, 비트선의 전하량 QB는 보존된다. 즉,
로 나타낼 수 있다. 여기서, A는 강유전체 캐패시터의 면적, CB는 비트선의 기생 용량이다. 수학식 1을 변형하면,
를 얻는다. 수학식 2로부터 플레이트 펄스 중 센스 방식에서의 강유전체 캐패시터에 걸린 전압 Vf는 강유전체 캐패시터의 히스테리시스 특성 P=P(Vf)와 P=P(0)+CB(3-Vf)/A의 교점의 횡축 좌표에서 얻어진다. 따라서, 하향의 분극으로부터 분극 반전하는 경우(고레벨), 상향의 분극으로부터 분극 반전하지 않은 경우(저레벨측) 및 더미 셀에 의한 경우의 각각의 전압 Vf가 도 4에 도시한 바와 같이 얻어진다. 각각의 비트선 전위도
로부터 도 4와 같이 얻어진다.
셀의 히스테리시스 특성에서, P(Vf)A의 전압 Vf에 대한 기울기는 셀의 정전용량에 비례한다. 선택된 열(302)에 속하는 비트선 BL과 비트선의 정보는, 각각 열을 선택하는 트랜지스터(300, 301)를 통해 공통 판독 데이터선 DL과 데이터선로 보내진다.
일반적으로, 센스 앰프는 도 5에 도시한 바와 같은 P 채널형 MOS(PMOS) 트랜지스터(217 ∼ 219)와 N 채널형 MOS(NMOS) 트랜지스터(220 ∼ 223)를 포함하는 플립플롭으로 구성되어 있다. PMOS 트랜지스터(217)와 NMOS 트랜지스터(223)는 플립플롭의 전원 스위치로TJ, 트랜지스터(217)의 게이트(206)가 "0" 레벨, 트랜지스터(223)의 게이트(203)가 "1" 레벨일 때, 해당 플립플롭이 활성화하여 센스 동작을 개시한다. 이 때, 통상은 플립플롭 내의 PMOS 트랜지스터와 NMOS 트랜지스터를 통해 전원(1)으로부터 접지점(2)으로 흐르는 관통 전류를 적게 하기 위해서, 전원 스위치로서의 트랜지스터(217, 223)가 도통하는 타이밍을 어긋나게 한다. 공통 판독 데이터선을 전원 전압에 프리차지하는 경우는 데이터선 DL 혹은 데이터선의 스위칭의 속도는 고레벨로부터 저레벨로 이행하는 속도로 결정된다. 따라서, 비트선을 구동하는 센스 앰프는 NMOS 트랜지스터 측으로부터 구동하고 있다.
도 4로부터 알 수 있듯이, 더미 캐패시터의 정전 용량은 저레벨측의 셀의 셀 캐패시터의 정전 용량의 약 2배가 되는 것을 알 수 있다. 예를 들면, 센스 동작개시 전의 저레벨측의 비트선 BL 전위가 1.0V에서 더미 셀측의 비트선의 전위가 1.1V로 하면, 상기 센스 앰프에서의 비트선의 전위를 내리는 NMOS트랜지스터(221)의 게이트(비트선 BL)의 전위는 비트선 BL의 전위를 내리는 NMOS 트랜지스터(220)의 게이트(비트선)의 전위보다도 약간 낮으므로, 전위를 내리는 트랜지스터(220)의 전류 구동 능력은 트랜지스터(221)보다 높다. 게다가, 센스 앰프로부터 본 비트선의 정전 용량은 이에 수반하는 더미 캐패시터의 정전 용량이 큰 것에 기인하여 비트선 BL의 정전 용량보다도 크므로 비트선 BL 쪽이 비트선보다도 빠르게 전위가 낮아진다. 즉, 비트선 BL과 비트선의 전위차는 커진다. 이 직후에 PMOS 트랜지스터(217)를 도통한다. 비트선의 전위를 올리는 PMOS 트랜지스터(219)의 게이트 전위는 비트선 BL의 전위를 올리는 PMOS 트랜지스터(218)의 게이트 전위보다도 낮으므로, 전위를 올리는 트랜지스터(219)의 전류 구동 능력은 트랜지스터(218)보다도 높다. 한편, 센스 앰프에서 본 비트선의 정전 용량은 비트선 BL의 정전 용량보다도 크므로, 비트선 BL 쪽이 비트선보다도 빠르게 전위가 상승하기 쉽다. 트랜지스터(219)와 트랜지스터(218)의 전류 구동 능력의 차가 비트선의 정전 용량과 비트선 BL의 정전 용량의 차보다도 적으면, 비트선 BL 쪽이 비트선보다도 빠르게 전위가 상승하여 오동작할 가능성이 있다.
고레벨측 셀의 셀 캐패시터는 분극이 이어지는 궤적을 그리므로, 더미 캐패시터의 정전 용량과의 대소는 일률적으로는 말할 수 없다. 도 4에서는 고레벨측 셀의 정전 용량은 더미 캐패시터의 정전 용량보다 매우 커지게 되어 있지만, 셀의특성이나 비트선의 기생 용량의 크기에 따라 셀의 정전 용량은 크게 변화한다.
예를 들면, 센스 동작 개시 전의 고레벨측의 비트선 BL의 전위가 1.2V에서 더미 셀측의 비트선의 전위가 1.1V로 한다. 도 4와 같이, 고레벨측 셀의 정전 용량이 더미 셀측의 정전 용량보다도 크고, 센스 앰프를 NMOS 트랜지스터로부터 구동한 경우는 여기까지 설명한 바와 마찬가지로 비트선 BL과 비트선의 전위차는 커진다. 계속해서, PMOS 트랜지스터를 구동하면, 이 경우의 궤적은 도면 중의 파선으로 나타내게 되어 센스 앰프로부터 본 비트선 BL의 정전 용량은 비트선보다도 작으므로, 비트선 BL 쪽이 비트선보다도 빠르게 전위가 상승하여 정확하게 판독할 수 있다.
반대로, 고레벨측 셀의 정전 용량이 더미 셀측의 정전 용량보다도 작은 경우는, 센스 앰프를 NMOS 트랜지스터 측으로부터 구동했을 때에 지금까지 설명한 것과 마찬가지로 비트선 BL과 비트선의 전위차는 작아져서 곧 역전할 가능성이 있다.
상기한 바와 같이, 센스 전의 비트선 BL, 비트선의 전위차 이외에 정전 용량의 불균형이 센스 감도에 영향을 주고 정확하게 데이터가 판독할 수 없는 경우가 생긴다.
또한, 일본국 특허 공개 1-158,691이나 Integrated Ferroelectrics, Vol. 4, pp134-144에는, 선택한 플레이트 전위를 일단 3(V)으로 올린 후에 플레이트 전위를 내리고 나서 감지하는 방식이 개시되어 있다. 도 6은 그 모습을 타이밍차트로 나타낸 것이다. 분극 반전 동작은, 실제로는 도메인(분리 영역) 내의 분극의 방향이 실제로 역 방향으로 변화하는 현상과 비분극 반전의 현상(이것은 전자 분극이나 이온 분극에 기인하는 비교적 선형성의 분극이라고 고려됨)이 중합되어 있다고 생각된다. 이 방식에서는, 상기 비분극 반전이 변동되어도 플레이트 전위를 0(V)으로 복귀함으로써 없앨 수 있으므로, 감지해야 할 비트선의 변동을 저감할 수 있다. 따라서, 신뢰성 시험으로 이 비분극 반전 영역이 변동하여도 역시 그 영향을 최소화할 수 있는 장점을 갖는다. 지금부터, 이 센스 방식을 "플레이트 펄스 후 센스 방식"이라 칭한다.
다음에, 상기 플레이트 펄스 후 센스 방식에 대해 해석한다. 우선, 플레이트 펄스 후 센스 방식에서의 비트선 전위를 도형으로 구해진다. 도 7은 이 방식에서의 강유전체 캐패시터의 전하 또는 비트선 용량의 전하의 추이를 나타내고 있다.
도 7에서의 (a)에서 (b) 상태로의 변화는 플레이트 펄스 중 센스 방식과 완전히 동일하며, (b)에서 (c)로의 변화에서도 비트선에는 전하의 출입이 없다. 따라서, (a)와 (c)의 비트선의 전하량은 보존된다. 따라서, 아래 수학식 4가 성립된다.
수학식 4를 변형하면,
를 얻는다. 수학식 5로부터 플레이트 펄스 후 센스 방식에서의 강유전체 캐패시터에 걸린 전압 Vf는 강유전체 캐패시터의 히스테리시스 특성 P=P(Vf)와 P=P(0)-CBVf/A의 교점의 횡축 좌표에서 얻어진다. 따라서, 하향의 분극으로부터 분극 반전하는 경우(고레벨)와, 상향의 분극으로부터 분극 반전하지 않은 경우(저레벨)의 플레이트 펄스 내 센스 방식을 경유하여 도착하는 전압 Vf는 도 8에 나타낸 바와 같이 얻어진다. 그리고, 각각의 비트선 전위도
VB=-Vf
로부터 도 8과 같이 얻어진다.
도 7에서부터 밝힌 바와 같이, 플레이트 펄스 후 센스 방식에서도 고레벨과 저레벨일 때의 셀의 정전 용량이 크게 다르다. 따라서, 어떻게 더미 셀의 정전 용량을 선택하여도 센스 시의 비트선 BL과 비트선의 용량이 불균형해진다. 특히, 플레이트 펄스 후 센스 방식에서는 플레이트 펄스 중 센스 방식보다도 비트선 BL과 비트선의 전위가 낮아진다. 따라서, 센스 앰프를 NMOS 트랜지스터 측으로부터 구동하여도 센스 앰프 동작이 개시한 직후는 NMOS 트랜지스터는 도통하지 않는다. 따라서, PMOS 트랜지스터가 구동되어 처음으로 비트선 BL과 비트선에 차이가 생긴다. 예를 들면, 더미 셀의 정전 용량이 비트선 BL과 비트선의정전 용량의 중간에 있는 경우를 생각한다. 이 경우는 플레이트 펄스 내 센스 방식과 마찬가지로 고려하면, 비트선 BL과 비트선의 정전 용량의 불균형에 의해 고레벨과 저레벨 중 어느 것이나 비트선 BL과 비트선의 전위차는 작아지며 결국에는 역전할 가능성이 생긴다.
따라서, 본 발명의 제1 목적은, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있는 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있는 반도체 기억 장치의 데이터 판독 방법을 제공하는 것이다.
본 발명의 상술한 제1 목적은, 데이터 기억용 캐패시터와 이 캐패시터를 선택하기 위한 트랜지스터를 갖는 메모리 셀, 상기 메모리 셀 중의 트랜지스터를 구동하는 워드선, 상기 메모리 셀에서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제1, 제2 비트선 간의 전위차를 증폭하는 센스 앰프를 구비하되, 상기 센스 앰프의 동작 전에 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독함과 동시에, 비교 전위를 상기 제2 비트선에 제공하고, 선택한 워드선을 일단 비선택 상태로 한 후 상기 센스 앰프를 동작시킴으로써 상기 센스 앰프의 동작 중에 상기 제1 비트선과 상기 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같게 해서 감지하는 반도체 기억 장치에 의해서 달성된다.
이러한 구성에 따르면, 제1 비트선과 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같게 한 상태에서 센스 동작을 행하므로 제1 비트선과 제2 비트선 간에 충분히 큰 전위차가 생성되어 있으면, 센스 앰프의 동작 시에 비트선쌍의 전위가 잘못된 방향으로 변화하는 일은 없다. 따라서, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
또한, 본 발명의 제1 목적은 데이터 기억용 캐패시터와 이 캐패시터를 선택하기 위한 트랜지스터를 갖는 메모리 셀, 상기 메모리 셀 중의 트랜지스터를 구동하는 워드선, 상기 메모리 셀에서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제1, 제2 비트선 간의 전위차를 증폭하는 센스 앰프를 구비하되, 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독함과 동시에, 비교 전위를 상기 제2 비트선에 제공한 후, 상기 센스 앰프로 센스 동작을 행하기 전에, 선택한 상기 워드선을 일단 비선택 상태로 해서 그 후 상기 센스 앰프를 센스 동작시키는 반도체 기억 장치에 의해서 달성된다.
상기 구성에 따르면, 센스 앰프로 센스 동작을 행하기 전에 선택한 워드선을 일단 비선택 상태로 하고, 그 후 센스 앰프를 센스 동작시키므로 제1 비트선과 제2 비트선에 수반하는 기생 용량은 실질적으로 같고 비트선쌍의 정전 용량은 센스 동작에 영향을 주지 못한다.
또한, 본 발명의 제1 목적은, 데이터 기억용의 캐패시터와 이 캐패시터를 선택하기 위한 제1 트랜지스터를 갖는 메모리 셀, 비교 전위 생성용 더미 캐패시터와이 더미 캐패시터를 선택하기 위한 제2 트랜지스터를 갖는 더미 셀, 상기 메모리 셀 중의 제1 트랜지스터를 구동하는 워드선, 상기 더미 셀 중의 제2 트랜지스터를 구동하는 더미 워드선, 상기 메모리 셀에서의 캐패시터가 상기 제1 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루고, 상기 더미 셀에서의 더미 캐패시터가 상기 제2 트랜지스터를 통해 접속되는 제2 비트선, 및 상기 제1, 제2 비트선 간의 전위차를 증폭하는 센스 앰프를 구비하고, 상기 센스 앰프의 동작 전에 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독함과 동시에, 상기 더미 셀로 생성한 비교 전위를 상기 제2 비트선에 출력하고, 상기 센스 앰프의 동작 중에 상기 제1 비트선과 상기 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같이 해서 감지하는 반도체 기억 장치에 의해서 달성된다.
상기한 바와 같은 구성에 따르면, 제1 비트선과 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같게 한 상태에서 센스 동작을 행하므로, 제1 비트선과 제2 비트선 간에 충분히 큰 전위차가 생성되어 있으면, 센스 앰프의 동작 시에 비트선쌍의 전위가 잘못된 방향으로 변화하는 일은 없다. 따라서, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
본 발명의 제1 목적은, 데이터 기억용 캐패시터와 이 캐패시터를 선택하기 위한 제1 트랜지스터를 갖는 메모리 셀, 비교 전위 생성용 더미 캐패시터와 이 더미 캐패시터를 선택하기 위한 제2 트랜지스터를 갖는 더미 셀, 상기 메모리 셀 중 제1 트랜지스터를 구동하는 워드선, 상기 더미 셀 중 제2 트랜지스터를 구동하는 더미 워드선, 상기 메모리 셀에서의 캐패시터가 상기 제1 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루고, 상기 더미셀에서의 더미 캐패시터가 상기 제2 트랜지스터를 통해 접속되는 제2 비트선, 및 상기 제1, 제2 비트선 간의 전위차를 증폭하는 센스 앰프를 구비하되, 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독함과 동시에, 상기 더미 셀에서 생성한 비교 전위를 상기 제2 비트선에 출력한 후, 상기 센스 앰프로 센스 동작을 행하기 전에, 선택한 상기 워드선과 선택한 상기 더미 워드선을 일단 비선택 상태로 하고, 그 후 상기 센스 앰프를 센스 동작시키는 반도체 기억 장치에 의해서 달성된다.
이러한 구성에 따르면, 센스 앰프로 센스 동작을 행하기 전에 선택한 워드선과 선택한 더미 워드선을 일단 비선택 상태로 하고, 그 후 센스 앰프를 센스 동작시키므로 제1 비트선과 제2 비트선에 수반하는 기생 용량은 실질적으로 같고 비트선쌍의 정전 용량은 센스 동작에 영향을 주지 않는다.
또한, 본 발명의 제2 목적은 데이터 기억용 캐패시터와 이 캐패시터를 선택하기 위한 트랜지스터를 갖는 메모리 셀, 상기 메모리 셀 중 트랜지스터를 구동하는 워드선, 상기 메모리 셀에서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제1, 제2 비트선 간의 전위차를 증폭하는 센스 앰프를 구비한 반도체 기억 장치의 데이터 판독 방법에 있어서, 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독하고 또한 비교 전위를 상기 제2 비트선에 제공하는 제1 스텝, 제1 스텝 후, 선택한 워드선을 일단 비선택 상태로 함으로써 상기 제1 비트선과 상기 제2 비트선의 기생 용량을 실질적으로 같게 하는 제2 스텝, 및 제2 스텝 후, 상기 센스 앰프를 동작시켜서 상기 제1 비트선과 상기 제2 비트선 간의 전위차를 증폭하는 제3 스텝을 포함하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
이러한 데이터 판독 방법에 따르면, 센스 앰프에 의한 센스 동작에 앞서서 제1, 제2 비트선의 기생 용량을 같게 하므로, 비트선쌍 간에 충분히 큰 전위차가 생성되어 있으면, 센스 동작 시에 비트선쌍의 전위가 잘못된 방향으로 변화하는 일은 없다. 이에 의해서, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
또한, 본 발명의 상술한 제2 목적은 데이터 기억용 캐패시터와 이 캐패시터를 선택하기 위한 트랜지스터를 갖는 메모리 셀, 상기 메모리 셀 중 트랜지스터를 구동하는 워드선, 상기 메모리 셀에서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 이 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제1, 제2의 비트선 간의 전위차를 증폭하는 센스 앰프를 구비한 반도체 기억 장치의 데이터 판독 방법에서 상기 워드선을 선택하여 상기 메모리 셀 중의 트랜지스터를 구동함으로써 상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독하고 또한 비교 전위를 상기 제2 비트선에 부여하는 제1 스텝, 제1 스텝 후, 상기 선택한 워드선을 비선택 상태로 해서 상기 제1 비트선을 상기 메모리 셀로부터 분리하는 제2 스텝, 및 제2 스텝 후, 상기 센스 앰프를 동작시켜서 상기 제1 비트선과 상기 제2 비트선 간의 전위차를 증폭하는 제3 스텝을 구비하는 반도체 기억 장치의 데이터 판독 방법에 의해서 달성된다.
상기한 바와 같은 데이터 판독 방법에 따르면, 센스 앰프에 의한 센스 동작이전에, 선택한 워드선을 일단 비선택 상태로 하므로, 메모리 셀은 제1 비트선으로부터 분리되며, 그 정전 용량은 센스 동작에 영향을 주지 않는다. 이에 의해서 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
도 1은 종래의 반도체 기억 장치에 대해 설명하기 위한 것으로, 강유전체 메모리의 기본이 되는 회로 구성을 추출하여 나타낸 회로도.
도 2는 도 1에 나타낸 회로의 동작을 설명하기 위한 것으로, 플레이트 펄스 중 센스 방식의 타이밍차트.
도 3은 플레이트 펄스 중 센스 방식(During Plate Pulse Sensing)인 경우의 비트선 전위, 비트선의 부유 용량 및 강유전체 캐패시터의 전하 변화에 대해 설명하기 위한 등가 회로도.
도 4는 플레이트 중 펄스 방식의 비트선 전위의 해법에 대한 특성도.
도 5는 종래의 센스 앰프를 나타낸 회로도.
도 6은 플레이트 펄스 후 센스 방식의 타이밍차트.
도 7은 플레이트 펄스 중 센스 방식과 플레이트 펄스 후 센스 방식의 비트선 전위, 비트선의 부유 용량 및 강유전체 캐패시터의 전하 변화에 대한 등가 회로도.
도 8은 플레이트 펄스 후 센스 방식의 비트선 전위의 해법에 대한 특성도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대해 설명하기위한 것으로, 플레이트 펄스 중 센스 방식의 강유전체 메모리에서 칩이 선택되며, 센스 앰프가 센스를 종료하기까지의 동작에 관계되는 부분에 주목한 회로도.
도 10은 상기 도 9에 나타낸 회로내의 플레이트선 디코더 회로 구성 회로도.
도 11은 상기 도 9에 나타낸 회로의 동작에 대해 설명하기 위한 것으로, 플레이트 펄스 중 센스 방식의 타이밍차트.
도 12는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치에 대해 설명하기 위한 것으로, 플레이트 펄스 후 센스 방식의 강유전체 메모리에서 칩이 선택되며, 센스 앰프가 센스를 종료하기까지의 동작에 관계되는 부분에 주목한 회로도.
도 13은 상기 도 12에 나타낸 회로의 동작에 대해 설명하기 위한 것으로, 플레이트 펄스 후 센스 방식의 타이밍차트.
도 14는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에 대해 설명하기 위한 것으로, DRAM에서의 기본적인 회로 구성을 추출하여 나타낸 회로도.
도 15a는 하향으로 분극한 캐패시터를 150℃의 고온으로 1000 시간 베이크(bake)할 때의 히스테리시스 특성을 나타낸 특성도.
도 15b는 상향으로 분극한 캐패시터를 150℃의 고온으로 1000 시간 베이크할 때의 히스테리시스 특성을 나타낸 특성도.
도 16a는 상향으로 분극한 캐패시터를 150℃의 고온으로 1000 시간 베이크할 때의 히스테리시스 특성을 나타낸 특성도.
도 16b는 하향으로 분극한 캐패시터를 150℃의 고온으로 1000 시간 베이크할 때의 히스테리시스 특성을 나타낸 특성도.
<도면의 주요 부분에 대한 부호의 설명>
210 : 플레이트선 디코더 회로
211, 216 : 인버터
212, 213, 214 : 지연 회로
217, 218, 219 : PMOS 트랜지스터
220, 221, 223 : NMOS 트랜지스터
[제1 실시예]
도 9는, 본 발명에 따른 플레이트 펄스 중 센스 방식의 강유전체 메모리에서의 기본 회로를 나타내고 있다. 이 도 9에서는 칩이 선택되고, 센스 앰프가 센스를 종료할 때까지의 동작에 관계된 부분에 주목하여 나타내고 있다.
칩 선택 신호는, 인버터(211)의 입력단(절점 200)에 입력된다. 이 인버터(211)의 출력단(절점 201)에는, 지연 회로(212)의 입력단 및 플레이트선 디코더 회로(210)의 제1 입력단이 접속된다. 상기 지연 회로(212)의 출력단(절점 202)에는, 지연 회로(213)의 입력단 및 NAND 게이트(215)의 한쪽 입력단이 접속된다. 상기 지연 회로(213)의 출력단(절점 203)에는, 지연 회로(214)의 입력단 및 인버터(216)의 입력단이 접속된다. 또한, 상기 지연 회로(214)의 출력단(절점 204)에는 상기 NAND 게이트(215)의 다른쪽 입력단이 접속되고, 이 NAND 게이트(215)의 출력단(절점 205)이 NAND 게이트(224) 중 하나의 입력단에 접속된다. 상기 NAND 게이트(224)의 다른 입력단에는 어드레스 신호 A0() ∼ Am()이 입력된다. 이 NAND 게이트(224)의 출력단(절점 226)에는 인버터(225)의 입력단이 접속되고, 이 인버터(225)의 출력단에는 워드선(73) 및 플레이트선 디코더 회로(210)의 제2 입력단이 접속된다. 이 플레이트선 디코더 회로(210)의 출력단은, 플레이트선(75)에 접속되어 있다. 상기 NAND 게이트(224)와 인버터 회로(225)는, 어드레스 신호 A0() ∼ Am()과 신호를 디코드하여 워드선(73)을 구동하는 워드선 디코더 회로(76)로서 동작한다.
PMOS 트랜지스터(217, 218, 219)와 NMOS 트랜지스터(220, 221, 223)는 비트선 BL과 비트선의 전위차를 감지하기 위한 센스 앰프를 구성하고 있다. 센스 앰프 중, PMOS 트랜지스터(218, 219)와 NMOS 트랜지스터(220, 221)는, 플립플롭 회로를 구성하고 있다. 이 플립플롭 회로는, 게이트가 상기 인버터(216)의 출력단(절점 206)에 접속된 PMOS 트랜지스터(217)와 게이트가 상기 지연 회로(213)의 출력단(절점 203)에 접속된 NMOS 트랜지스터(223)에 의해 동작이 제어된다. 그리고, 절점(206)이 "0"레벨, 절점(203)이 "1" 레벨이 되면, PMOS 트랜지스터(217)와 NMOS 트랜지스터(223)가 도통하여, 상기 플립플롭 회로가 활성화되어, 비트선 BL과 비트선의 전위차를 증폭시킨다.
메모리 셀의 선택 트랜지스터(63)의 드레인은 비트선 BL에 접속되고, 게이트는 워드선(73)에 접속된다. 이 선택 트랜지스터(63)의 소오스(절점 68)와 플레이트선(75) 사이에는 강유전체 캐패시터(61)가 접속되어 있다.
도 10은, 상기 도 9에 도시된 회로에서의 플레이트선 디코더 회로(210)의 구성예를 나타내고 있다. 이 디코더 회로(210)는, 워드선 디코더 회로(76), 즉 도 9에 도시된 회로에서의 NAND 게이트(224)와 인버터 회로(225)의 패턴 점유 면적을작게 하기 위한 회로이다. 도 10에 도시된 바와 같이, 플레이트선 디코더 회로(210)는, PMOS 트랜지스터(64, 79), NMOS 트랜지스터(65, 66) 및 인버터(77, 78)를 포함하여 구성되고, 워드선 디코더 회로(76)의 출력 신호(워드선(73)의 전위)와 플레이트 클럭에 의해 제어된다. PMOS 트랜지스터(64)의 소오스는 전원(1)에 접속되고, 게이트에는 플레이트 클럭이 공급된다. NMOS 트랜지스터(65)의 드레인은 상기 PMOS 트랜지스터의 드레인(절점 69)에 접속되고, 게이트에는 상기 플레이트 클럭이 공급된다. NMOS 트랜지스터(66)의 드레인은 상기 NMOS 트랜지스터(65)의 소오스(절점 70)에 접속되고, 게이트는 워드선(73)에 접속되고, 소오스는 접지점(2)에 접속된다. PMOS 트랜지스터(79)의 소오스는 전원(1)에 접속되고, 드레인은 절점 69에 접속되고, 게이트는 인버터(78)의 출력단에 접속된다. 인버터(77)의 입력단은 절점 69에 접속되고, 출력단은 비트선 BL에 접속된 메모리 셀의 플레이트선(75-1)에 접속된다. 또한, 인버터(78)의 입력단은 절점 69에 접속되고, 출력단은 비트선에 접속된 셀의 플레이트선(75-2)에 접속된다.
상기 플레이트선 디코더 회로(210)는, 워드선 디코더 회로(76)의 출력 신호(워드선(73)의 전위)와 플레이트 클럭이 모두 "1" 레벨일 때만 절점 69가 "0" 레벨이 되어 인버터(77, 78)에 의해 플레이트선(75-1, 75-2)이 선택되어 구동된다. 플레이트 클럭이 "1" 레벨인 상태에서 워드선 디코더 회로(76)의 출력이 일단 "0" 레벨로 되어도 절점 69는 "0" 레벨에서 멈추므로, 플레이트선(75-1, 75-2)은 "1" 레벨을 유지한다. 비선택의 플레이트선 디코더 회로(210)는, 플레이트 클럭이 "0" 레벨일 때 절점 69가 "1" 레벨로 프리차지된다. 이 후, 워드선(73)은 "0" 레벨인상태이므로, 절점 69의 "1" 레벨은 방전되지 않고, 이 상태를 유지한다. 단, 장시간 이 상태를 계속하면, 접합 누설 전류등에 의해 절점 69의 전위가 저하할 우려가 있다. 그래서 트랜지스터(79)와 인버터(78)에 의해 래치 회로를 구성하고, 절점 69의 "1" 레벨을 유지하고, 전위의 저하를 방지하도록 하고 있다.
이어서, 상기된 바와 같은 구성에서, 도 11의 타이밍 차트에 의해 동작을 설명한다. 칩 선택 신호가 비선택 상태, 즉 "1"레벨일 때에는, 인버터(211)의 출력에 의해 절점 201, 202, 203은 "0" 레벨이다. 상기 지연 회로(214)(지연 시간 T3)는, 입력 신호를 반전시킨 지연 신호를 출력하도록 구성되어 있고, 절점 204는 "1" 레벨이 된다. 따라서, NAND 게이트(215)로부터 출력되는 신호는 "1"레벨이 되고, 워드선(73)과 플레이트선(75)(75-1, 75-2)의 구동 제어는 행해지지 않고, NAND 게이트(224)의 출력은 어드레스 신호 A0() ∼ Am()에 의해 결정된다. 칩이 비선택인 상태에서는 모든 어드레스 신호의 출력은 "0" 레벨이므로, 워드선(73)도 "0" 레벨이다. 이 때, 절점(201)의 전위, 즉 플레이트 클럭은 "0"레벨이므로, 플레이트선 디코더 회로(210)에 의한 플레이트선(75)의 구동 제어도 행해지지 않는다. 또한, 절점(206)은 "1"레벨, 절점(203)은 "0" 레벨이므로, 센스 앰프는 비활성 상태이다.
한편, 칩 선택 신호가 선택 상태의 "0" 레벨이 되면, 인버터(211)의 출력에 의해 절점(201)(플레이트 클럭)이 "1" 레벨이 된다. 이 때, 어드레스 신호 A0 () ∼ Am()이 입력되어 있으므로, 선택된 워드선(73)은 거의 동시에 선택된다. 따라서, 플레이트선 디코더 회로(210)에 의해 선택된 플레이트선(75)도 선택된다. 지연 회로(212)는, 플레이트선(75)의 RC 지연에 대응하는 지연 시간 T1의 지연 소자이고, 플레이트선(75)의 플레이트선 디코더 회로(210)로부터 가장 느린 곳이 "1" 레벨이 될 때에 절점 202도 "1" 레벨이 된다. 절점 204는 지연 회로(213)(지연 시간 T2)와 지연 회로(214)(지연 시간 T3)에 의한 지연 시간에 의해 여전히 "1" 레벨을 유지하므로, 절점(205)(신호)은 "0" 레벨로 반전한다. 이에 따라, NAND 게이트(224)의 출력은 "1" 레벨이 되고, 선택되어 있던 워드선(73)은 비선택이 된다. 이 때, 플레이트선 디코더 회로(210)에 입력되는 플레이트 클럭은 " 1" 레벨이고, 플레이트선(75)은 "1" 레벨인 상태이다. 지연 회로(213)는, 워드선의 지연에 대응하는 지연 시간 T2의 지연 소자이고, 워드선(73)의 워드선 디코더 회로(76)로부터 가장 느린 곳이 "0" 레벨이 될 때에 절점(203)이 "1" 레벨이 된다. 이에 따라 센스 앰프가 활성화되고, 비트선 BL과 비트선의 전위차가 증폭된다. 지연 회로(214)(지연 시간 T3)는, 센스 앰프가 센스 동작을 행하는데 필요한 시간을 확보하기 위한 지연 소자이고, 센스 동작이 종료한 시점에서 절점(204)이 "0"레벨이 되고, 절점(215)(신호)이 "1"레벨로 복귀된다. 따라서, 워드선(73)도 비선택 상태가 해제되어, "1" 레벨로 복귀된다.
또, 도 9에서는 더미 셀, 더미 워드선 및 더미 플레이트선 등에 대해서는 생략했지만, 기본적으로는 도 1에 도시된 종래의 회로와 마찬가지로 구성되어 있고,더미 워드선과 더미 플레이트선은 각각, 워드선 및 플레이트선과 마찬가지로 구동된다. 이와 같이 함으로써, 도 11의 타이밍 차트에 도시된 바와 같은 동작이 실현된다.
상술된 바와 같이, 본 발명의 제1 실시예에서는, 워드선 (및 더미 워드선)과 플레이트선 (및 더미 플레이트선)을 선택한 후에 이 워드선 (및 더미 워드선)을 일단 비선택 상태로 하여 강유전체 캐패시터를 비트선으로부터 분리한 상태에서 센스 앰프를 동작시킨다. 이 단계에서 비트선에 수반하는 정전 용량은 셀의 패턴 배치에 의해 결정되므로, 정전 용량의 대칭성을 용이하게 개선할 수 있다. 따라서, 센스 앰프를 동작시키기 전의 비트선 전위를 더미 셀에 의해 발생한 중간 레벨과 비교함에 따라 정확하게 감지할 수 있다. 이와 같이 정확하게 감지하여 비트선 BL과 비트선에 큰 전위차가 생긴 상태에서, 다시 워드선(더미 워드선)을 다시 선택하고, 판독한 내용을 재기록하면 된다. 단, 도 11에서 파선으로 나타낸 바와 같이, 더미 워드선은 반드시 다시 선택할 필요는 없다.
상기와 같은 구성 및 액세스 방법에 따르면, 메모리 셀과 더미 셀의 정전 용량에 불균형이 있어도 비트선 BL과 비트선에 충분히 큰 전위차가 생성되면, 비트선 BL과 비트선의 전위가 잘못된 방향으로 변화하는 일은 없다. 따라서, 비트선쌍 BL,의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
또, 더미 셀 내의 셀 캐패시터는 강유전체 캐패시터일 필요는 없고, SiO2와 같은 일반적인 유전체를 이용한 캐패시터라도 상관없다.
[제2 실시예]
도 12는, 본 발명에 따른 플레이트 펄스 후 센스 방식의 강유전체 메모리에서의 기본 회로를 나타내고 있다. 이 도 12에서는, 도 9와 마찬가지로 칩이 선택되고, 센스 앰프가 센스를 종료할 때까지의 동작에 관계한 부분에 주목하여 나타내고 있다.
칩 선택 신호는, 인버터(261)의 입력단(절점 200)에 입력된다. 이 인버터(261)의 출력단(절점 250)에는, NAND 게이트(262, 266)의 한쪽 입력단이 접속된다. 상기 NAND 게이트(262)의 다른쪽 입력단에는, NAND 게이트(263)의 출력단(절점262)이 접속되고, 출력단(절점 251)에는 이 NAND 게이트(263)의 한쪽 입력단 및 인버터(264)의 입력단이 접속된다. 상기 인버터(264)의 출력단(절점 252)에는, NAND 게이트(265)의 한쪽 입력단 및 인버터(270)의 입력단이 접속된다. 상기 NAND 게이트(265)의 출력단(절점 280)에는 NAND 게이트(267)의 한쪽 입력단이 접속되고, 이 NAND 게이트(267)의 출력단(절점 265)에는 상기 NAND 게이트(266)의 다른쪽 입력단이 접속된다. NAND 게이트(266)의 출력단(절점 253)에는, NAND 게이트(267)의 다른쪽 입력단 및 인버터(268)의 입력단이 접속된다. 이 인버터(268)의 출력단에는, 지연 회로(213)의 입력단 및 NAND 게이트(269)의 한쪽 입력단이 접속된다. 상기 지연 회로(213)의 출력단(절점 203)에는, 지연 회로(214)의 입력단 및 인버터(216)의 입력단이 접속된다. 또한, 상기 지연 회로(214)의 출력단(절점 256)에는 상기 NAND 게이트(269)의 다른쪽 입력단이 접속되고, 이 NAND 게이트(269)의 출력단(절점 259)이 NAND 게이트(224)의 한쪽 입력단에 접속된다.상기 NAND 게이트(224)의 다른 입력단에는 어드레스 신호 A0() ∼ Am()이 입력된다. 이 NAND 게이트(224)의 출력단(절점 226)에는 인버터(225)의 입력단이 접속되고, 이 인버터(225)의 출력단에는 워드선(73) 및 NAND 게이트(271)의 한쪽 입력단이 접속된다. 상기 NAND 게이트(224)와 인버터 회로(225)는, 어드레스 신호 A0 () ∼ Am()과 신호를 디코드하여 워드선(73)을 구동시키는 워드선 디코더 회로(76)로서 동작한다.
또한, 상기 칩 선택 신호는, 인버터(276)의 입력단(절점 200)에 공급된다. 상기 인버터(270)의 출력단(절점 257)과 상기 인버터(276)의 출력단(절점 277)은 각각 NAND 게이트(272)의 입력단에 접속된다. 이 NAND 게이트(272)의 출력단(절점 278)은 인버터(279)의 입력단에 접속되고, 이 NAND 게이트(279)의 출력단(절점 259)이 지연 회로(212)의 입력단 및 상기 NAND 게이트(271)의 다른쪽 입력단에 접속된다. 상기 지연 회로(212)의 출력단(절점 260)에는, 인버터(273, 274)의 입력단이 접속된다. 상기 인버터(273)의 출력단은 상기 NAND 게이트(265)의 다른쪽 입력단에 접속되고, 상기 인버터(274)의 출력단은 상기 NAND 게이트(263)의 다른쪽 입력단에 접속된다.
PMOS 트랜지스터(217, 218, 219)와 NMOS 트랜지스터(220, 221, 223)는 비트선 BL과 비트선의 전위차를 감지하기 위한 센스 앰프를 구성하고 있다. PMOS 트랜지스터(218, 219)와 NMOS 트랜지스터(220, 221)는 플립플롭 회로를 구성하고 있다. 이 플립플롭 회로는, 게이트가 상기 인버터(216)의 출력단(절점 206)에 접속된 PMOS 트랜지스터(217)와 게이트가 상기 지연 회로(213)의 출력단(절점 : 203)에 접속된 NMOS 트랜지스터(223)에 의해 동작이 제어된다. 그리고, 절점(206)이 "0" 레벨, 절점(203)이 "1"레벨이 되면, PMOS 트랜지스터(217)와 NMOS 트랜지스터(223)가 도통하여 상기 플립플롭 회로가 활성화하여, 비트선 BL과 비트선의 전위차를 증폭시킨다.
또한, 상기 NAND 게이트(271)의 출력단(절점 260)은 인버터(275)의 입력단에 접속되고, 이 인버터(275)의 출력단이 플레이트선(75)에 접속된다. 메모리 셀의 선택 트랜지스터(63)의 드레인은 비트선 BL에 접속되고, 게이트는 워드선(73)에 접속된다. 이 선택 트랜지스터(63)의 소오스(절점 68)와 플레이트선(75) 사이에는 강유전체 캐패시터(61)가 접속되어 있다.
이어서, 상기와 같은 구성에서 도 13의 타이밍 차트에 의해 동작을 설명한다. 칩 선택 신호가 비선택 상태에서 "l" 레벨일 때에는, 인버터(261)에 의해 절점(250)이 "0" 레벨이 되므로, 절점(251과 253)은 "1" 레벨이 된다. 또한, 인버터(264와 268)에 의해, 절점(252와 254)은 모두 "0" 레벨이 된다. 이 때, 절점(203)도 "0"레벨이 되지만, 절점(256)은 지연 회로(214)(지연 시간 T3)가 입력 신호의 반전 신호를 출력하므로 "1" 레벨이 된다. 절점(206)은 인버터(216)에 의해 "1" 레벨이 되므로, PMOS 트랜지스터(217)와 NMOS 트랜지스터(223)가 비도통이 되어 센스 앰프는 비활성 상태이다. NAND 게이트(269)에 의해 절점(259)(신호)에는 "1"레벨이 출력된다.
또한, 칩 선택 신호가 "l" 레벨일 때에는, 상기 인버터(276)에 의해 절점 277은 "0"레벨이 되므로, NAND 게이트(272)와 인버터(279)에 의해 절점(259)(플레이트 클럭)은 "0" 레벨이 된다. 모든 어드레스 신호 A0() ∼ Am()은 "0" 레벨이므로, 모든 워드선(73)도 "0" 레벨, NAND 게이트(271)와 인버터(275)에 의해 모든 플레이트선(75)도 "0" 레벨이 된다. 절점 260은, 지연 회로(212)(지연 시간 T1)에 의해 "0" 레벨이고, 인버터(274와 273)의 출력은 모두 "1" 레벨이 된다. 이에 따라, 절점(280)은 NAND 게이트(265)에 의해 "1" 레벨이 된다.
한편, 칩 선택 신호가 선택 상태의 "0" 레벨이 되면, 절점 250은 "1" 레벨이 되지만, 절점(251)은 NAND 게이트(262와 263)로 구성되는 플립플롭 회로에 의해 "1" 레벨의 상태를 기억시킨 상태이다. 따라서, 절점(257)도 "1" 레벨인 상태이다. 상기 칩 선택 신호의 "0" 레벨에 의해 절점(277)은 "0" 레벨로부터 "1" 레벨로 반전하므로, 절점(259)(플레이트 클럭)은 "1"레벨이 된다. 어드레스 신호A0() ∼ Am()은 NAND 게이트(224)로 입력되어 있으므로, 선택된 워드선(73)은 거의 동시에 "1" 레벨로 상승한다. 따라서, NAND 게이트(271)와 인버터(275)에 의해 상기 선택된 워드선(73)에 대응하는 플레이트선(75)도 선택된다. 지연 회로(212)(지연 시간 T1)는 플레이트선(75)의 RC 지연에 대응하는 지연 소자이고, 플레이트선(75)의 플레이트선 디코더 회로(NAND 게이트(271)와 인버터(275))로부터 가장 느린 곳이 "1" 레벨이 될 때에 절점(260)도 "1"레벨이 된다. 이에 따라, 인버터(274와 273)로부터 모두 "0"레벨이 출력된다. 절점(250)은 "1"레벨이므로, NAND 게이트(263)의 출력은 "1"레벨로, 절점 251은 "0"레벨로 변한다. 따라서, 인버터(264와 270)에 의해 절점(257)은 "0"레벨로 변한다. 이 결과, NAND 게이트(272)와 인버터(279)에 의해 절점 259(플레이트 클럭)은 "0"레벨로 변한다. 또한, NAND 게이트(271)와 인버터(275)에 의해 플레이트선은 "0" 레벨로 변한다. 지연 회로(212)는 플레이트선(75)의 RC 지연에 대응한 지연 시간 T1의 지연 소자이고, 플레이트선(75)의 플레이트선 디코더 회로로부터 가장 느린 곳이 "0"레벨이 될 때에 절점(260)도 "0" 레벨이 된다. 이에 따라, 인버터(273)의 출력이 "1"레벨이 되고, 인버터(274)의 출력도 "1"레벨이므로, NAND 게이트(265)에 의해 절점(280)은 "0"레벨이 된다. 절점(250)은 "l"레벨이고, 절점(280)은 "0"레벨이므로, NAND 게이트(266)에 의해 절점(253)은 "0" 레벨, 인버터(268)에 의해 절점(254)은 "1"레벨이 된다. 절점(256)은, 지연 회로(213) (지연 시간 T2)와 214(지연 시간 T3)에 의해 여전히 "1" 레벨을 유지하므로, 절점 259(신호)는 "0" 레벨로 변한다. 이에 따라 선택된 워드선(73)도 비선택이 된다. 이 때, NAND 게이트(271)와 인버터(275)에 의해 플레이트선(75)은 "0" 레벨 상태이다. 지연 회로(213)는 워드선(73)의 지연에 대응한 지연 시간 T2를 구비한 지연 소자이고, 워드선(73)의 워드선 디코더 회로로부터 가장 느린 곳이 "0" 레벨이 될 때에 절점(203)은 "1" 레벨이 된다. 이에 따라 센스 앰프가 활성화되고, 비트선 BL과 비트선의 전위차가 감지된다. 지연 회로(214)(지연 시간 T3)는 센스 앰프가 센스 동작을 행하는데 필요한 시간을 확보하기 위한 지연 소자이고, 센스 동작이 종료한 시점에서 절점(256)이 "0" 레벨이 되고, 절점(259) (신호)이 "1" 레벨로 복귀된다. 따라서, 워드선(73)도 비선택 상태가 해제되어, "1" 레벨로 복귀된다. 단, 이 때 도 13의 파선으로 나타낸 바와 같이, 더미 워드선은 반드시 다시 선택할 필요는 없다. 또한, 플레이트선은 실선으로 나타낸 바와 같이 "0" 레벨이라도 되고, 파선으로 나타낸 바와 같이 "1" 레벨이라도 좋다. 이와 같이 함으로써 도 13의 타이밍 차트에 도시된 바와 같은 동작을 실현할 수 있다.
본 제2 실시예에서는, 선택한 워드선과 선택한 더미 워드선의 양쪽을 일단 비선택으로 한 상태에서 센스 앰프를 활성화하여 감지하도록 하고 있다. 이에 따라, 상술된 제1 실시예와 마찬가지로, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
[제3 실시예]
상술한 강유전체 메모리에 대한 사고 방식은 DRAM에도 용이하게 적용할 수 있다. 도 14는 DRAM의 기본적인 회로 구성을 추출하여 나타내고 있다. 이 회로는, 메모리 셀 MC, MC, …, 더미 셀 DMC, DMC, …, 센스 및 재기록용 증폭기(센스 앰프 : 88), 워드선i (89), 워드선(i+1)(90), 더미 워드선a(91), 더미 워드선b(92), 플레이트선(3), 차동쌍을 이루는 비트선쌍 BL,, 열을 선택하는 트랜지스터(300, 301), 열 선택선(302), 및 공통 판독 데이터선쌍 DL,등으로 구성되어 있다. 메모리 셀 MC, MC, …는 각각 캐패시터(80, 81)와 선택 트랜지스터(84, 85)를 구비하고 있다. 더미 셀 DMC, DMC, …도 각각 캐패시터(82, 83)와선택 트랜지스터(86, 87)를 구비하고 있다. 본 제3 실시예에서는, 비트선 BL과 비트선의 저항 성분을 문제로 하고 있으므로, 이들을 저항의 기호로 나타내고 있다.
여기서, 플레이트선(3)은 강유전체 메모리와는 달리, 모든 메모리 셀과 모든 더미 셀에 공통으로, 0.5Vcc의 일정 전위로 설정되어 있는 것으로 한다. 또한, 비트선 BL 및 비트선과 더미 셀의 절점 101 및 절점 102도 0.5Vcc로 프리차지되어 있는 것으로 한다. 그리고, 워드선(89)과 더미 워드선(91)을 선택하는 경우를 예로 들어 설명한다.
DRAM에서는, 셀 면적을 최소화하기 위해 비트선을 알루미늄에 비하여 저항이 높은 재료(예를 들면 텅스텐이나 폴리실리콘)로 배선하는 경우가 많다. 여기서, i=0번째의 메모리 셀이 센스 앰프(88)의 근처이고, 더미 셀로부터 먼 위치에 배치되어 있었다고 한다. 즉, 센스 앰프(88)로부터 보아 캐패시터(80)는 근처이고, 더미 캐패시터(82)는 멀리 배치되어 있다. 센스 앰프(88)와 캐패시터 사이의 배선 저항의 크기를 고려하면, 캐패시터(80)는 캐패시터(82)보다도 구동하기 용이하다. 여기서 절점(99)에 고레벨이 기억되어 있었다고 한다. 워드선(89)을 입상시키면, 비트선 BL의 전위는 비트선측보다 높아진다. 통상, DRAM의 센스 앰프(88)는 플립플롭 회로로 구성되고, NMOS 트랜지스터측으로부터 구동한다. 따라서, 구동하기 쉬운 캐패시터(80)는 캐패시터(82)보다도 빨리 저레벨로 동작하여, 오동작할 가능성이 있다.
그래서, DRAM의 경우도 강유전체 메모리의 경우와 마찬가지로, 비트선 BL과 비트선의 RC 지연을 동일하게 하는, 바꾸어 말하면 비트선의 기생 용량을 동일하게 하면 된다. 즉, 예를 들면 센스 동작을 행하기 전에 워드선(89)과 더미 워드선(91)을 일단 비선택 상태로 하고 나서 감지하고, 다시 워드선(89)을 선택하면 되는 것을 용이하게 알 수 있다. 워드선(89)과 더미 워드선(86)을 일단 비선택 상태로 함에 따라, 메모리 셀과 더미 셀로부터 판독한 전하를 비트선 BL과 비트선에 가두어 둘 수 있고, 정전 용량의 불균형이 센스 동작에 영향을 끼치지 않도록 할 수 있다. 이에 따라, 비트선쌍의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있다.
[실시예 4]
강유전체 메모리에 있어서도 DRAM과 같이 플레이트 전위를 0.5Vcc로 고정하여 기록과 판독을 하는 것이 가능하다. 이러한 경우에도 역시 센스 앰프의 동작 중에 비트선 BL과 비트선의 정전 용량에 불균형이 있으면 오동작할 가능성이 있다. 따라서, 플레이트 전위를 고정하는 경우에도 상술한 대책이 유효하다.
다음에, 강유전체 메모리를 예로 하여 실제의 측정치를 이용하여 본 발명에 따른 효과를 구체적으로 설명한다. 단, 이 경우, 전원 전압은 3(V)가 아니라 5(V)라고 가정한다.
잘 알려져 있는 바와 같이, 강유전체 박막을 분극한 상태로 고온에서 베이크하면, 그 히스테리시스 특성이 왜곡하여, 강유전체 메모리가 열화한다. 도 15a는하향으로 분극한 캐패시터를 150℃의 고온에서 1000시간 베이크할 때의 히스테리시스 특성을 나타낸다. 도면이 복잡하게 되지 않도록 단위는 생략하고 있다. 횡축은 전압을 나타내고, 1눈금은 1(V)에 상당한다. 종축은 분극을 나타내며, 1눈금은 10(μC/㎠)에 상당한다. 통상 하향으로 분극한 캐패시터를 장시간 베이크하면, 도 15a에 도시한 바와 같이 히스테리시스 특성은 전체 우측으로 쉬프트(shift)한다. 도 8에 따르면, 베이크할 때와 동일한 하향의 분극 상태로부터 출발할 때의 플레이트 펄스 중 센스 방식(During Plate Pulse Sensing)과 플레이트 펄스 후 센스 방식(After Plate Pu1se Sensing)일 때의 비트선의 고레벨을 도형적으로 얻을 수 있다. 여기서, 강유전체 캐패시터의 면적 A=5. 26 (㎛2), 비트선의 기생 용량 CB=1. 5(pF)라 가정하였다. 또한, 지금부터, DDP는 플레이트 펄스 중 센스 방식(During Plate Pulse Sensing)을, APP은 플레이트 펄스 후 센스 방식(After Plate Pulse Sensing)을 나타내도록 한다.
도 15b는 상향으로 분극한 캐패시터를 150℃의 고온에서 1000시간 베이크할 때의 히스테리시스 특성을 나타낸다. 통상 상향으로 분극한 캐패시터를 장시간 베이크하면, 이 도 15b에 도시한 바와 같이, 히스테리시스 특성은 전체 좌측으로 쉬프트한다. 도 8에 따르면, 베이크할 때와 동일한 상향의 분극 상태로부터 출발할 때의 플레이트 펄스 중 센스 방식(DPP)과 플레이트 펄스 후 센스 방식(APP)일 때의 비트선의 저 레벨을 도 15b에 도시한 바와 같이 도형적으로 얻을 수 있다.
도 16a는 상향으로 분극한 캐패시터를 150℃의 고온에서 1000 시간 베이크할때의 히스테리시스 특성을 나타낸다. 통상 상향으로 분극한 캐패시터를 장시간 베이크하면, 도 16a에 도시한 바와 같이, 히스테리시스 특성은 전체 좌측으로 쉬프트한다. 도 8에 따르면, 베이크할 때와 반대인 하향의 분극 상태로부터 출발할 때의 플레이트 펄스 중 센스 방식(DPP)과 플레이트 펄스 후 센스 방식(APP)일 때의 비트선의 고 레벨을 도형적으로 얻을 수 있다.
도 16b는 하향으로 분극한 캐패시터를 150℃의 고온에서 1000시간 베이크할 때의 히스테리시스 특성을 나타낸다. 통상 하향으로 분극한 캐패시터를 장시간 베이크하면, 이 도 16b에 도시한 바와 같이, 히스테리시스 특성은 전체 우측으로 쉬프트한다. 도 8에 따르면, 베이크할 때와 반대인 상향의 분극 상태로부터 출발할 때의 플레이트 펄스 중 센스 방식(DPP)과 플레이트 펄스 후 센스 방식(APP)일 때의 비트선의 저 레벨을 도형적으로 얻을 수 있다.
동작점이 구해졌으므로, 셀 자신이 갖는 정전 용량의 불균형에 대해 고려한다. 플레이트 펄스 후 센스 방식의 쪽이 정전 용량의 불균형이 현저하므로, 이 방식에 대해 고찰한다. 더미 셀의 정전 용량은, 양자의 중간에 설정하였다고 한다. 플레이트 펄스 후 센스 방식에서는, 도면으로부터도 알 수 있듯이 비트선 전위가 낮고 NMOS 트랜지스터의 임계치 전압보다도 통상 낮다. 그 때문에, 비트선의 감지는 PMOS 트랜지스터가 온(ON)하여 비트선 BL과 비트선이 함께 상승하는 부분에서 감지한다. 도 15a 및 도 15b로부터 베이크할 때와 동일한 분극을 판독하는 경우에는, 고 레벨(VBH) 측이 저 레벨(VBL) 측보다도 명백하게 셀의 정전 용량이 크다.따라서, 정전 용량이 적은 더미 셀측의 비트선이 상승하고, 오동작할 가능성이 생긴다. 반대로, 도 16a와 도 16b로부터, 베이크할 때와 반대인 분극을 판독하는 경우에는, 고 레벨(VBH) 측이 저 레벨(VBL) 측보다 명백하게 셀의 정전 용량이 작다. 이 때에는, 고 레벨측과 저 레벨측 모두 판독은 유리해진다. 극단적인 경우에는, 고 레벨측과 저 레벨측이 역전하더라도 판독할 수 있는 가능성마저 생긴다.
이상과 같이, 종래 기술에서는, 베이크한 상태와 동일한 분극을 판독하는 경우에 매우 불리하게 되어, 신뢰성이 극단적으로 저하하였다. 그러나, 본 발명에 따르면, 상술한 바와 같은 문제가 없어지므로, 지금까지와 비교하여 훨씬 신뢰성이 높은 강유전체 장치를 실현하는 것이 가능하게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 비트선의 정전 용량의 불균형에 기인하는 오동작을 회피할 수 있는 반도체 기억 장치 및 그 데이터 판독 방법이 얻어진다.

Claims (16)

  1. 반도체 기억 장치에 있어서,
    데이터 기억용 캐패시터와 상기 캐패시터를 선택하기 위한 트랜지스터를 포함하는 메모리 셀,
    상기 메모리 셀 중의 트랜지스터를 구동하는 워드선,
    상기 메모리 셀에 있어서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선,
    상기 제1 비트선과 차동쌍을 이루는 제2 비트선, 및
    상기 제1, 제2 비트선 사이의 전위차를 증폭시키는 센스 앰프
    를 포함하되,
    상기 센스 앰프의 동작 전에, 상기 메모리 셀의 기억 데이터를 상기 제1 비트선으로 판독함과 동시에, 비교 전위를 상기 제2 비트선에 제공하고, 선택한 상기 워드선을 일단 비선택 상태로 한 후 상기 센스 앰프를 센스 동작시킴으로써, 상기 센스 앰프의 동작 중에 상기 제1 비트선과 상기 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같게 하여 감지하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 중의 캐패시터가 접속되는 플레이트선을 더 포함하고, 상기 워드선과 상기 플레이트선을 선택한 후에, 상기 워드선을 비선택 상태로 하여 상기메모리 셀 중의 캐패시터를 상기 제1 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시키는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 선택한 워드선을 비선택 상태로 하여 상기 메모리 셀 중의 캐패시터를 상기 제1 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시킨 후, 상기 제1 비트선과 상기 제2 비트선 사이의 전위차가 증폭된 시점에서, 다시 상기 워드선을 선택 상태로 하고 판독한 내용을 재기록하는 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 메모리 셀의 기억 데이터를 상기 제1 비트선으로 판독한 후, 상기 선택한 플레이트선을 비선택 상태로 한 후에 상기 워드선을 비선택 상태로 하여 센스 동작을 행하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 데이터 기억용 캐패시터는 강유전체 캐패시터인 반도체 기억 장치.
  6. 반도체 기억 장치에 있어서,
    데이터 기억용 캐패시터와 상기 캐패시터를 선택하기 위한 제1 트랜지스터를 포함하는 메모리 셀,
    비교 전위 생성용 더미 캐패시터와 상기 더미 캐패시터를 선택하기 위한 제2 트랜지스터를 갖는 더미 셀,
    상기 메모리 셀 중의 제1 트랜지스터를 구동하는 워드선,
    상기 더미 셀 중의 제2 트랜지스터를 구동하는 더미 워드선,
    상기 메모리 셀에 있어서의 캐패시터가 상기 제l 트랜지스터를 통해 접속되는 제1 비트선,
    상기 제1 비트선과 차동쌍을 이루고, 상기 더미 셀에 있어서의 더미 캐패시터가 상기 제2 트랜지스터를 통해 접속되는 제2 비트선, 및
    상기 제1, 제2 비트선 사이의 전위차를 증폭시키는 센스 앰프
    를 포함하되,
    상기 센스 앰프의 동작 전에, 상기 메모리 셀의 기억 데이터를 상기 제1 비트선으로 판독함과 동시에 상기 더미 셀에서 생성한 비교 전위를 상기 제2 비트선으로 출력하고, 선택한 상기 워드선과 상기 더미 워드선을 일단 비선택 상태로 한 후 상기 센스 앰프를 동작시킴으로써, 상기 센스 앰프의 동작 중에 상기 제1 비트선과 상기 제2 비트선에 각각 수반하는 기생 용량을 실질적으로 같게 하여 감지하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 메모리 셀 중의 캐패시터가 접속되는 플레이트선을 더 포함하고, 상기 워드선과 상기 플레이트선을 선택한 후에, 상기 워드선을 비선택 상태로 하여 상기메모리 셀 중의 캐패시터를 상기 제1 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시키는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 선택한 워드선을 비선택 상태로 하여 상기 메모리 셀 중의 캐패시터를 상기 제1 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시킨 후, 상기 제1 비트선과 상기 제2 비트선 사이의 전위차가 증폭된 시점에서, 다시 상기 워드선을 선택 상태로 하고 판독한 내용을 재기록하는 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 메모리 셀 중의 캐패시터가 접속되는 플레이트선, 상기 더미 셀 중의 더미 캐패시터가 접속되는 더미 플레이트선을 더 포함하며, 상기 워드선과 상기 더미 워드선 및 상기 플레이트선과 상기 더미 플레이트선을 선택한 후에, 상기 선택한 워드선 및 상기 선택한 더미 워드선을 각각 비선택 상태로 하여, 상기 메모리 셀중의 캐패시터를 상기 제1 비트선으로부터 분리하고, 또한 상기 더미 셀 중의 더미 캐패시터를 상기 제2 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시키는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 선택한 워드선 및 상기 선택한 더미 워드선을 각각 비선택 상태로 하여, 상기 메모리 셀 중의 캐패시터를 상기 제1 비트선으로부터 분리하고, 또한 상기 더미 셀 중의 더미 캐패시터를 상기 제2 비트선으로부터 분리한 상태에서 상기 센스 앰프를 동작시킨 후, 상기 제1 비트선과 상기 제2 비트선 사이의 전위차가 증폭된 시점에서, 상기 워드선을 다시 선택 상태로 하여 판독한 내용을 재기록하는 반도체 기억 장치.
  11. 제6항에 있어서,
    상기 데이터 기억용 캐패시터는 강유전체 캐패시터인 반도체 기억 장치.
  12. 제7항에 있어서,
    상기 메모리 셀의 기억 데이터를 상기 제1 비트선에 판독한 후, 상기 선택한 플레이트선을 비선택 상태로 한 후에 상기 워드선을 비선택 상태로 하여 센스 동작을 행하는 반도체 기억 장치.
  13. 데이터 기억용 캐패시터와 상기 캐패시터를 선택하기 위한 트랜지스터를 포함하는 메모리 셀, 상기 메모리 셀 중의 트랜지스터를 구동하는 워드선, 상기 메모리 셀에 있어서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 상기 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제1, 제2 비트선 사이의 전위차를 증폭시키는 센스 앰프를 포함하는 반도체 기억 장치의 데이터 판독 방법에 있어서,
    상기 메모리 셀의 기억 데이터를 상기 제1 비트선으로 판독하고, 또한 비교 전위를 상기 제2 비트선에 제공하는 제1 스텝,
    제1 스텝 후, 선택한 상기 워드선을 일단 비선택 상태로 함으로써, 상기 제1 비트선과 상기 제2 비트선의 기생 용량을 실질적으로 같게 하는 제2 스텝, 및
    제2 스텝 후, 상기 센스 앰프를 동작시켜 상기 제1 비트선과 상기 제2 비트선 사이의 전위차를 증폭시키는 제3 스텝
    을 포함하는 반도체 기억 장치의 데이터 판독 방법.
  14. 제13항에 있어서,
    상기 제1 비트선과 상기 제2 비트선 사이의 전위차를 증폭시키는 제3 스텝 후에, 상기 워드선을 다시 선택 상태로 하여 판독한 내용을 재기록하는 제4 스텝을 더 포함하는 반도체 기억 장치의 데이터 판독 방법.
  15. 데이터 기억용 캐패시터와 상기 캐패시터를 선택하기 위한 트랜지스터를 포함하는 메모리 셀, 상기 메모리 셀 중의 트랜지스터를 구동하는 워드선, 상기 메모리 셀에 있어서의 캐패시터가 상기 트랜지스터를 통해 접속되는 제1 비트선, 상기 제1 비트선과 차동쌍을 이루는 제2 비트선, 및 상기 제l, 제2 비트선 사이의 전위차를 증폭시키는 센스 앰프를 포함하는 반도체 기억 장치의 데이터 판독 방법에 있어서,
    상기 워드선을 선택하여 상기 메모리 셀 중의 트랜지스터를 구동함으로써 상기 메모리 셀의 기억 데이터를 상기 제1 비트선으로 판독하고, 또한 비교 전위를 상기 제2 비트선에 제공하는 제1 스텝,
    제1 스텝 후, 상기 선택한 워드선을 비선택 상태로 하여 상기 제1 비트선을 상기 메모리 셀로부터 분리하는 제2 스텝, 및
    제2 스텝 후, 상기 센스 앰프를 동작시켜 상기 제1 비트선과 상기 제2 비트선 사이의 전위차를 증폭시키는 제3 스텝
    을 포함하는 반도체 기억 장치의 데이터 판독 방법.
  16. 제15항에 있어서,
    상기 제1 비트선과 상기 제2 비트선 사이의 전위차를 증폭시키는 제3 스텝 후에, 상기 워드선을 다시 선택 상태로 하여 판독한 내용을 재기록하는 제4 스텝을 더 포함하는 반도체 기억 장치의 데이터 판독 방법.
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