JPH09120692A - センス増幅器および検出方法 - Google Patents
センス増幅器および検出方法Info
- Publication number
- JPH09120692A JPH09120692A JP23453596A JP23453596A JPH09120692A JP H09120692 A JPH09120692 A JP H09120692A JP 23453596 A JP23453596 A JP 23453596A JP 23453596 A JP23453596 A JP 23453596A JP H09120692 A JPH09120692 A JP H09120692A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- gate
- amplifier
- node
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 ラッチ状態の急速な変化を実現したセンス増
幅器を提供する。 【解決手段】 センス増幅器は、相互接続されたＣＭＯ
Ｓゲートにより構成されたラッチ１００を備え、入力ゲ
ート１２９はラッチの一方のノードに接続され、基準ゲ
ート１２７はラッチの他方のノードに接続される。基準
ゲートの入力は、基準電圧源に接続され、基準ゲートの
入力ゲートは、共通イネーブル信号に応答して、アクテ
ィベートされる。入力信号が基準信号値よりも低いと、
基準ゲートは接続されるノードを、入力ゲートが他方の
ノードをディスチャージするよりも速く、ディスチャー
ジする。ラッチの内部交差接続の故に、ラッチは、急速
に状態を変化させて、基準ゲートが接続されるノードを
さらにディスチャージし、他のノードをさらにチャージ
する。
幅器を提供する。 【解決手段】 センス増幅器は、相互接続されたＣＭＯ
Ｓゲートにより構成されたラッチ１００を備え、入力ゲ
ート１２９はラッチの一方のノードに接続され、基準ゲ
ート１２７はラッチの他方のノードに接続される。基準
ゲートの入力は、基準電圧源に接続され、基準ゲートの
入力ゲートは、共通イネーブル信号に応答して、アクテ
ィベートされる。入力信号が基準信号値よりも低いと、
基準ゲートは接続されるノードを、入力ゲートが他方の
ノードをディスチャージするよりも速く、ディスチャー
ジする。ラッチの内部交差接続の故に、ラッチは、急速
に状態を変化させて、基準ゲートが接続されるノードを
さらにディスチャージし、他のノードをさらにチャージ
する。
Description
【０００１】
【発明の属する技術分野】本発明は、単終段（ｓｉｎｇ
ｌｅ−ｅｎｄｅｄ）信号検出回路に、特に、単終段メモ
リ・セルの読出しを検出し、対応するデジタル出力信号
を与えるセンス増幅器に関するものである。
ｌｅ−ｅｎｄｅｄ）信号検出回路に、特に、単終段メモ
リ・セルの読出しを検出し、対応するデジタル出力信号
を与えるセンス増幅器に関するものである。
【０００２】
【発明が解決しようとする課題】現在の技術状態の読取
り専用メモリ（ＲＯＭ）は、複数のマルチビット・ワー
ドを表す、非常に多数の個々のメモリ・セルより構成さ
れている。メモリ・セル内でのゲートの有無は、デジタ
ル１状態またはデジタル０状態がそれぞれ格納されたか
否かを決定する。特定のセルが検出されると、セルの状
態に対応する小さな電圧信号が、センス増幅器に接続さ
れたビットライン上に発生する。センス増幅器は、デジ
タル０状態を表すゲート有りと、デジタル１状態を表す
ゲート無しとを判別し、受信信号を増幅する。高性能，
高密度ＲＯＭは、非常に高速で好適に読取られ、非常に
高速のマイクロプロセッサと互換性がある。高速性能に
対する最も大きな障害の１つは、１本のビットライン上
のアナログ・アレイ・セル信号を検出し増幅する回路内
にある。アナログ信号の急速な読取りにおける主要な問
題の１つは、０信号と１信号を判別するのに必要な時
間、および入力信号が適切に判別されると、出力信号を
発生するのに必要な時間である。
り専用メモリ（ＲＯＭ）は、複数のマルチビット・ワー
ドを表す、非常に多数の個々のメモリ・セルより構成さ
れている。メモリ・セル内でのゲートの有無は、デジタ
ル１状態またはデジタル０状態がそれぞれ格納されたか
否かを決定する。特定のセルが検出されると、セルの状
態に対応する小さな電圧信号が、センス増幅器に接続さ
れたビットライン上に発生する。センス増幅器は、デジ
タル０状態を表すゲート有りと、デジタル１状態を表す
ゲート無しとを判別し、受信信号を増幅する。高性能，
高密度ＲＯＭは、非常に高速で好適に読取られ、非常に
高速のマイクロプロセッサと互換性がある。高速性能に
対する最も大きな障害の１つは、１本のビットライン上
のアナログ・アレイ・セル信号を検出し増幅する回路内
にある。アナログ信号の急速な読取りにおける主要な問
題の１つは、０信号と１信号を判別するのに必要な時
間、および入力信号が適切に判別されると、出力信号を
発生するのに必要な時間である。
【０００３】特定の従来技術ＲＯＭのセンス増幅器の設
計は、信号検出回路の状態を適切にトリガするのに、大
きなビットライン電圧スイングを必要とする、したがっ
てメモリのアクセス時間を増大させる。他の従来技術の
センス増幅器の設計は、差動センス増幅器への内部電圧
基準を発生する“ダミー”の基準セルの２本の列を必要
とし、したがって設計の複雑な領域と電力を増大させる
ことになる。バイナリ信号が高速のセンサから読取られ
るとき、一方のバイナリ状態から他方のバイナリ状態へ
の信号遷移に必要な時間は、読取りウィンドウのかなり
の部分を占める。その結果、全値バイナリ出力信号を発
生するには、センス増幅器においてかなりの期間を必要
とし、信号を検出するのにかなりの遅延を与える。
計は、信号検出回路の状態を適切にトリガするのに、大
きなビットライン電圧スイングを必要とする、したがっ
てメモリのアクセス時間を増大させる。他の従来技術の
センス増幅器の設計は、差動センス増幅器への内部電圧
基準を発生する“ダミー”の基準セルの２本の列を必要
とし、したがって設計の複雑な領域と電力を増大させる
ことになる。バイナリ信号が高速のセンサから読取られ
るとき、一方のバイナリ状態から他方のバイナリ状態へ
の信号遷移に必要な時間は、読取りウィンドウのかなり
の部分を占める。その結果、全値バイナリ出力信号を発
生するには、センス増幅器においてかなりの期間を必要
とし、信号を検出するのにかなりの遅延を与える。
【０００４】
【課題を解決するための手段】従来技術の上記したおよ
び他の問題は、本発明のセンス増幅器によって解決され
る。このセンス増幅器は、受信信号を基準電圧と比較す
ることによって、センス増幅器に全バイナリ出力信号を
迅速に発生させる回路を備えている。特に、本発明によ
るこの回路は、入力信号が基準しきい値を越えると、全
バイナリ出力を与えるＣＭＯＳラッチを有している。本
発明の一実施例では、センス増幅器は、相互接続された
ＣＭＯＳゲートにより構成され、ＴノードおよびＣノー
ドを有するラッチを備えている。ＴノードおよびＣノー
ドのうちの一方と増幅器グランド端子との間に、入力ゲ
ートが接続されている。入力ゲートのゲート端子には、
メモリ読取りデータが供給される。ＣノードおよびＴノ
ードのうちの他方は、ＣＭＯＳゲートを経て、増幅器グ
ランド端子に接続されている。このＣＭＯＳゲートのゲ
ート端子は、基準電圧に接続されている。基準電圧は、
入力信号の高い電圧信号レベルの１／２よりやや大きい
が、入力信号の予測される全値よりも小さい値を有して
いる。基準電圧信号は、入力信号の状態が変化している
と予期された後の期間に、基準ゲートに供給される。こ
の期間は、入力信号が次のバイナリ状態に変化する時間
を有することを保証できるほど十分に長い。その時に、
入力信号の値が基準電圧信号よりも小さいと、入力信号
は高レベル状態から低レベル状態へ変化しているものと
考えられる。基準ゲートのゲート入力での電圧が、デー
タ入力ゲートのゲート入力での電圧よりも大きいので、
基準ゲートが接続されるノードは、入力ゲートが接続さ
れるアノードよりも高速にディスチャージされる。その
結果、ラッチは状態を変化させて、より急速にディスチ
ャージするノードをより低い値にし、他方のノードを高
い値に保持し、これによりラッチの状態を急速に変化さ
せ、センス増幅器から早い出力を発生する。有利なこと
には、センス増幅器によって、全バイナリ・レベルの出
力信号が最小の遅延で発生される。
び他の問題は、本発明のセンス増幅器によって解決され
る。このセンス増幅器は、受信信号を基準電圧と比較す
ることによって、センス増幅器に全バイナリ出力信号を
迅速に発生させる回路を備えている。特に、本発明によ
るこの回路は、入力信号が基準しきい値を越えると、全
バイナリ出力を与えるＣＭＯＳラッチを有している。本
発明の一実施例では、センス増幅器は、相互接続された
ＣＭＯＳゲートにより構成され、ＴノードおよびＣノー
ドを有するラッチを備えている。ＴノードおよびＣノー
ドのうちの一方と増幅器グランド端子との間に、入力ゲ
ートが接続されている。入力ゲートのゲート端子には、
メモリ読取りデータが供給される。ＣノードおよびＴノ
ードのうちの他方は、ＣＭＯＳゲートを経て、増幅器グ
ランド端子に接続されている。このＣＭＯＳゲートのゲ
ート端子は、基準電圧に接続されている。基準電圧は、
入力信号の高い電圧信号レベルの１／２よりやや大きい
が、入力信号の予測される全値よりも小さい値を有して
いる。基準電圧信号は、入力信号の状態が変化している
と予期された後の期間に、基準ゲートに供給される。こ
の期間は、入力信号が次のバイナリ状態に変化する時間
を有することを保証できるほど十分に長い。その時に、
入力信号の値が基準電圧信号よりも小さいと、入力信号
は高レベル状態から低レベル状態へ変化しているものと
考えられる。基準ゲートのゲート入力での電圧が、デー
タ入力ゲートのゲート入力での電圧よりも大きいので、
基準ゲートが接続されるノードは、入力ゲートが接続さ
れるアノードよりも高速にディスチャージされる。その
結果、ラッチは状態を変化させて、より急速にディスチ
ャージするノードをより低い値にし、他方のノードを高
い値に保持し、これによりラッチの状態を急速に変化さ
せ、センス増幅器から早い出力を発生する。有利なこと
には、センス増幅器によって、全バイナリ・レベルの出
力信号が最小の遅延で発生される。
【０００５】本発明の特定の実施例によれば、ラッチ入
力ゲートおよび基準ゲートは、イネーブル信号に応答す
るラッチイネーブル・ゲートを経て、グランドに接続で
きる共通ノードに接続されたシンク端子を有している。
このことは、より高いレベルの入力信号を有するゲート
は、ラッチの状態の変化を制御する制御ゲートであるこ
とを保証する。本発明の特定の態様によれば、入力信号
の供給は、ウィンドウ信号によって制御される。
力ゲートおよび基準ゲートは、イネーブル信号に応答す
るラッチイネーブル・ゲートを経て、グランドに接続で
きる共通ノードに接続されたシンク端子を有している。
このことは、より高いレベルの入力信号を有するゲート
は、ラッチの状態の変化を制御する制御ゲートであるこ
とを保証する。本発明の特定の態様によれば、入力信号
の供給は、ウィンドウ信号によって制御される。
【０００６】本発明の特定の実施例では、ラッチは、第
１対の直列接続されたＣＭＯＳゲートと、第２対の直列
接続されたＣＭＯＳゲートとを有している。ラッチノー
ドは、直列接続されたゲートの各対間に定められ、各ゲ
ート対によって定められたラッチノードは、他方のゲー
ト対のゲート端子への接続を有している。これにより、
ラッチを標準的に形成する。フリップフロップのノード
は、チャージ回路に接続され、周期的にチャージされ
る。ノードの一方は、基準ゲートを経て共通ノードに接
続され、ノードの他方は、入力ゲートを経て同一の共通
ノードに接続され、共通ノードは、イネーブル入力信号
に応答して、他のゲートを経てグランドに接続される。
フリップフロップのノードの一方は、増幅段およびパス
ゲートを経て、増幅器出力ノードに接続される。増幅器
出力ノードは、出力ラッチに接続される。この出力ラッ
チは、出力ノードの状態の変化が、入力信号の状態の変
化によって指示されるまで、増幅器出力ノードの状態を
保持する。増幅回路が、増幅器出力に接続され、全バイ
ナリ値出力データ信号を発生する。
１対の直列接続されたＣＭＯＳゲートと、第２対の直列
接続されたＣＭＯＳゲートとを有している。ラッチノー
ドは、直列接続されたゲートの各対間に定められ、各ゲ
ート対によって定められたラッチノードは、他方のゲー
ト対のゲート端子への接続を有している。これにより、
ラッチを標準的に形成する。フリップフロップのノード
は、チャージ回路に接続され、周期的にチャージされ
る。ノードの一方は、基準ゲートを経て共通ノードに接
続され、ノードの他方は、入力ゲートを経て同一の共通
ノードに接続され、共通ノードは、イネーブル入力信号
に応答して、他のゲートを経てグランドに接続される。
フリップフロップのノードの一方は、増幅段およびパス
ゲートを経て、増幅器出力ノードに接続される。増幅器
出力ノードは、出力ラッチに接続される。この出力ラッ
チは、出力ノードの状態の変化が、入力信号の状態の変
化によって指示されるまで、増幅器出力ノードの状態を
保持する。増幅回路が、増幅器出力に接続され、全バイ
ナリ値出力データ信号を発生する。
【０００７】
【発明の実施の形態】図１に示すように、本発明の回路
は、センス増幅器ラッチ回路１００を備え、この回路
は、ＲＯＭアレイ・セル入力回路１０１に接続された導
体ＢＬＳを有している。ラッチ回路１００は、出力回路
１０２に接続された出力導体ＳＡＯを有している。プリ
チャージ回路１０３を用いて、ラッチ回路１００内のラ
ッチのノードをプリチャージする。ゲート回路制御１０
４は、周期的なタイミング信号に応答して、導体ＢＬＳ
をプリチャージして、ラッチ回路１００が導体ＢＬＳ上
の信号に応答することを可能にする。イネーブル回路１
０５は、導体ＥＮＳＡ上にイネーブル出力信号を、およ
び導体ＶＲＥＦ上に基準電圧を、周期的に発生する。こ
れら２本の導体上の信号は、共に、導体ＢＬＳから検出
される信号のラッチ、および導体ＳＡＯ上の出力信号の
発生を制御する。
は、センス増幅器ラッチ回路１００を備え、この回路
は、ＲＯＭアレイ・セル入力回路１０１に接続された導
体ＢＬＳを有している。ラッチ回路１００は、出力回路
１０２に接続された出力導体ＳＡＯを有している。プリ
チャージ回路１０３を用いて、ラッチ回路１００内のラ
ッチのノードをプリチャージする。ゲート回路制御１０
４は、周期的なタイミング信号に応答して、導体ＢＬＳ
をプリチャージして、ラッチ回路１００が導体ＢＬＳ上
の信号に応答することを可能にする。イネーブル回路１
０５は、導体ＥＮＳＡ上にイネーブル出力信号を、およ
び導体ＶＲＥＦ上に基準電圧を、周期的に発生する。こ
れら２本の導体上の信号は、共に、導体ＢＬＳから検出
される信号のラッチ、および導体ＳＡＯ上の出力信号の
発生を制御する。
【０００８】図２および図３は、入力導体ＢＬＳ上の論
理０および論理１に応じて、図１の種々の導体上の信号
の状態をそれぞれ示す信号タイミング図である。
理０および論理１に応じて、図１の種々の導体上の信号
の状態をそれぞれ示す信号タイミング図である。
【０００９】図１において、回路は、複数のＰ形および
Ｎ形ＣＭＯＳゲート（以降、Ｐ形ゲートおよびＮ形ゲー
トとそれぞれ言うものとする）を用いている。入力回路
１０１は、Ｐ形ゲート１１０および１１１を有する複数
の転送ゲートを備えている。Ｐ形ゲート１１０のゲート
は、導体ｂｄ００ｔ〜ｂｄ１５ｔによって、ビットライ
ン・デコーダ（図示せず）の真の出力に接続され、Ｐ形
ゲート１１１のゲートは、導体ｂｄ００ｃ〜ｂｄ１５ｃ
によって、ビットライン・デコーダの相補の出力に接続
されている。導体ｂ１００〜ｂ１１５は、メモリ・ビッ
トライン導体に接続され、高論理レベルに通常プリチャ
ージされる。ビットライン・デコーダは、導体ｂｄ００
ｔ〜ｂｄ１５ｔの１つに高信号を供給、導体ｂｄ００ｃ
〜ｂｄ１５ｃの対応する１つに低信号を供給することに
よって、１６本のビットラインｂ１００〜ｂ１１５の１
本を選択する。このようにして、選択されたラインのみ
の状態が、導体ＢＬＳに送られる。
Ｎ形ＣＭＯＳゲート（以降、Ｐ形ゲートおよびＮ形ゲー
トとそれぞれ言うものとする）を用いている。入力回路
１０１は、Ｐ形ゲート１１０および１１１を有する複数
の転送ゲートを備えている。Ｐ形ゲート１１０のゲート
は、導体ｂｄ００ｔ〜ｂｄ１５ｔによって、ビットライ
ン・デコーダ（図示せず）の真の出力に接続され、Ｐ形
ゲート１１１のゲートは、導体ｂｄ００ｃ〜ｂｄ１５ｃ
によって、ビットライン・デコーダの相補の出力に接続
されている。導体ｂ１００〜ｂ１１５は、メモリ・ビッ
トライン導体に接続され、高論理レベルに通常プリチャ
ージされる。ビットライン・デコーダは、導体ｂｄ００
ｔ〜ｂｄ１５ｔの１つに高信号を供給、導体ｂｄ００ｃ
〜ｂｄ１５ｃの対応する１つに低信号を供給することに
よって、１６本のビットラインｂ１００〜ｂ１１５の１
本を選択する。このようにして、選択されたラインのみ
の状態が、導体ＢＬＳに送られる。
【００１０】ラッチ回路１００は、Ｐ形ゲート１２０，
１２１とＮ形ゲート１２２，１２３よりなる標準ＣＭＯ
Ｓラッチを備えている。ビットラインｂ１００〜ｂ１１
５の１本をアクティベートする前に、ラッチのノードＴ
およびＣが、プリチャージ回路１０３からプリチャージ
される。回路１０３は、実質的にインバータよりなり、
このインバータは、システム電圧源＋Ｖとグランドとの
間に直列接続された、Ｐ形ゲート１１３およびＮ形ゲー
ト１１４を備えている。導体ＰＣＳＡへの、回路１０３
からの信号は、ノードＴおよびＣを、システム電圧源＋
Ｖによりチャージする。導体ＰＣＳＡは、Ｐ形ゲート１
１６，１１７，１１８のゲート入力に接続される。ゲー
ト１１６，１１８は、＋ＶとノードＴとの間、および＋
ＶとノードＣとの間にそれぞれ接続され、ゲート１１７
はノードＴとＣとの間に接続される。Ｐ形ゲート１３１
とＮ形ゲート１３２を有するインバータ回路よりなるゲ
ート制御回路１０４は、Ｐ形ゲート１３４のゲート入力
に接続された導体ＰＣＰＧに信号を与える。＋Ｖと導体
ＢＬＳとの間に接続されたゲート１３４は、導体ＢＬＳ
へのプリチャージ回路を形成する。ゲート１３４は、図
２に示すように、導体ＰＣＰＧの状態の変化に応じて、
ラッチへのビットライン信号の供給を制限する。
１２１とＮ形ゲート１２２，１２３よりなる標準ＣＭＯ
Ｓラッチを備えている。ビットラインｂ１００〜ｂ１１
５の１本をアクティベートする前に、ラッチのノードＴ
およびＣが、プリチャージ回路１０３からプリチャージ
される。回路１０３は、実質的にインバータよりなり、
このインバータは、システム電圧源＋Ｖとグランドとの
間に直列接続された、Ｐ形ゲート１１３およびＮ形ゲー
ト１１４を備えている。導体ＰＣＳＡへの、回路１０３
からの信号は、ノードＴおよびＣを、システム電圧源＋
Ｖによりチャージする。導体ＰＣＳＡは、Ｐ形ゲート１
１６，１１７，１１８のゲート入力に接続される。ゲー
ト１１６，１１８は、＋ＶとノードＴとの間、および＋
ＶとノードＣとの間にそれぞれ接続され、ゲート１１７
はノードＴとＣとの間に接続される。Ｐ形ゲート１３１
とＮ形ゲート１３２を有するインバータ回路よりなるゲ
ート制御回路１０４は、Ｐ形ゲート１３４のゲート入力
に接続された導体ＰＣＰＧに信号を与える。＋Ｖと導体
ＢＬＳとの間に接続されたゲート１３４は、導体ＢＬＳ
へのプリチャージ回路を形成する。ゲート１３４は、図
２に示すように、導体ＰＣＰＧの状態の変化に応じて、
ラッチへのビットライン信号の供給を制限する。
【００１１】イネーブル回路１０５は、イネーブル入力
信号に応答して、＋Ｖとグランドとの間に直列接続され
たＰ形ゲート１３８とＮ形ゲート１３９とからなるイン
バータの動作によって、導体ＥＮＳＡに立下り信号を与
える。イネーブル入力信号は、また、Ｐ形ゲート１４
０，１４１とＮ形ゲート１４２との動作によって、導体
ＶＲＥＦに基準電圧を与える。これらの３つのゲート
は、＋Ｖとグランドとの間に直列に接続され、ゲート１
４０のゲート入力はグランドに接続され、ゲート１４１
のゲート入力はゲート１４１とゲート１４２との間の接
続点に接続され、ゲート１４２のゲート入力はイネーブ
ル入力信号を受信する。導体ＶＲＥＦは、ゲート１４０
と１４１との接続点に接続され、ゲート１４０と１４１
との間の接続点に、基準電圧が与えられる。基準電圧の
値は、ゲート１４０および１４１の適切な選択によっ
て、標準的に調整でき、好ましくは次のようになる。す
なわち、導体ＶＲＥＦの電圧は、Ｎ形ゲート１４２が導
通状態に切換えられると、高電圧、例えば２．２５Ｖか
ら、低電圧、例えば１．８Ｖへとかなり低下する。本発
明の特定の一実施例では、導体ＢＬＳ上の電圧レベル
は、バイナリ１状態で約２．３Ｖに、バイナリ０状態で
約１Ｖである。したがって、ゲート１４２が導通してい
るとき、ＶＲＥＦのレベルは、導体ＶＲＥＦのレベルが
導体ＢＬＳの１状態より小さく、導体ＢＬＳの０状態よ
り大きい。
信号に応答して、＋Ｖとグランドとの間に直列接続され
たＰ形ゲート１３８とＮ形ゲート１３９とからなるイン
バータの動作によって、導体ＥＮＳＡに立下り信号を与
える。イネーブル入力信号は、また、Ｐ形ゲート１４
０，１４１とＮ形ゲート１４２との動作によって、導体
ＶＲＥＦに基準電圧を与える。これらの３つのゲート
は、＋Ｖとグランドとの間に直列に接続され、ゲート１
４０のゲート入力はグランドに接続され、ゲート１４１
のゲート入力はゲート１４１とゲート１４２との間の接
続点に接続され、ゲート１４２のゲート入力はイネーブ
ル入力信号を受信する。導体ＶＲＥＦは、ゲート１４０
と１４１との接続点に接続され、ゲート１４０と１４１
との間の接続点に、基準電圧が与えられる。基準電圧の
値は、ゲート１４０および１４１の適切な選択によっ
て、標準的に調整でき、好ましくは次のようになる。す
なわち、導体ＶＲＥＦの電圧は、Ｎ形ゲート１４２が導
通状態に切換えられると、高電圧、例えば２．２５Ｖか
ら、低電圧、例えば１．８Ｖへとかなり低下する。本発
明の特定の一実施例では、導体ＢＬＳ上の電圧レベル
は、バイナリ１状態で約２．３Ｖに、バイナリ０状態で
約１Ｖである。したがって、ゲート１４２が導通してい
るとき、ＶＲＥＦのレベルは、導体ＶＲＥＦのレベルが
導体ＢＬＳの１状態より小さく、導体ＢＬＳの０状態よ
り大きい。
【００１２】図２に示すように、ゲート導体ＰＣＰＧが
低状態から高状態に変化し、ゲート１３４を閉じると、
検出が始まる。導体ＥＮＳＡおよびＶＲＥＦの状態は、
導体ＰＣＰＧを経てのゲート１３４のターンオフから遅
れた後の時刻で、アクティベートされる。好ましくは、
導体ＥＮＳＡおよびＶＲＥＦは、ＰＣＰＧリードのアク
ティベーション後の期間、状態を変化させて、ＢＬＳリ
ードが状態を変化していることを、例えば、導体ＢＬＳ
の電圧レベルが所定量低下したときを確かめることがで
きる。ＰＣＰＧ，ＥＮＳＡ，ＶＲＥＦのタイミングを、
ＢＬＳ上の信号に対して調整して、導体ＢＬＳ上の電圧
変化に対して、適切なタイミングを保証することができ
る。
低状態から高状態に変化し、ゲート１３４を閉じると、
検出が始まる。導体ＥＮＳＡおよびＶＲＥＦの状態は、
導体ＰＣＰＧを経てのゲート１３４のターンオフから遅
れた後の時刻で、アクティベートされる。好ましくは、
導体ＥＮＳＡおよびＶＲＥＦは、ＰＣＰＧリードのアク
ティベーション後の期間、状態を変化させて、ＢＬＳリ
ードが状態を変化していることを、例えば、導体ＢＬＳ
の電圧レベルが所定量低下したときを確かめることがで
きる。ＰＣＰＧ，ＥＮＳＡ，ＶＲＥＦのタイミングを、
ＢＬＳ上の信号に対して調整して、導体ＢＬＳ上の電圧
変化に対して、適切なタイミングを保証することができ
る。
【００１３】イネーブル信号が、イネーブル回路１０５
の入力に供給されると、導体ＥＮＳＡが、低電圧レベ
ル、例えばほぼ０をとり、導体ＶＲＥＦは、高電圧レベ
ル状態から、中間電圧レベルへ変化する。入力回路１０
１で受信されたデータ入力が論理１ならば、ＢＬＳリー
ドは低論理状態へ変化する。図２に示すように、導体Ｖ
ＲＥＦは、基準電圧（例えば、１．８Ｖ）をとり、導体
ＥＮＳＡの電圧レベルは、ほぼ０の電圧に低下する。や
がて、導体ＢＬＳ上の電圧レベルは、低下するが、その
低電圧レベルには到達できなかったかもしれない。この
場合、導体ＢＬＳの電圧レベルは、導体ＶＲＥＦの電圧
より小さく、ラッチ基準ゲート、すなわちＮ形ゲート１
２７をターンオンし、ノードＴから電流を引く。この電
流は、ラッチ入力、すなわちＮ形ゲート１２９により、
ノードＣから引かれる電流よりも大きい。したがって、
ノードＴとノードＣとの間の電位差が増大して、Ｐ形ゲ
ート１２１にノードＣを高状態に保たせ、Ｎ形ゲート１
２３を、これらゲートの入力とノードＴとの間の接続に
よって、オフに保持させる。さらに、Ｐ形ゲート１２０
は、オフに保持される。ノードＴとノードＣとの間のこ
の電圧差は、次の場合にさらに増幅される。Ｎ形ゲー
ト、すなわちＮ形ゲート１２２，１２３とグランドとの
間に接続されたラッチイネーブル・ゲートが、高論理状
態から低論理状態への、導体ＥＮＳＡの変化に応じて、
ターンオンされるときである。導体ＥＮＳＡ上のこの変
化は、Ｎ形ゲート１２５のゲート入力に接続された出力
を有する、Ｐ形ゲート１４４およびＮ形ゲート１４６よ
りなるインバータ回路の動作によって、ゲート１２５を
アクティベートする。Ｐ形ゲート１２１の電流搬送能力
は、好ましくは比較的高く、ノードＣの急速なチャー
ジ、したがってラッチ（Ｐ形ゲート１２０，１２１およ
びＮ形ゲート１２２，１２３よりなる）の、ノードＴが
低状態である位置への比較的急速な変化を可能にする。
Ｎ形ゲート１２９は、好ましくは、Ｐ形ゲート１２１よ
りもかなり小さく、Ｃノードが高状態を保持するのを保
証する。Ｎ形ゲート１２５は、好ましくは、比較的大電
流を搬送する能力を有するゲートである。
の入力に供給されると、導体ＥＮＳＡが、低電圧レベ
ル、例えばほぼ０をとり、導体ＶＲＥＦは、高電圧レベ
ル状態から、中間電圧レベルへ変化する。入力回路１０
１で受信されたデータ入力が論理１ならば、ＢＬＳリー
ドは低論理状態へ変化する。図２に示すように、導体Ｖ
ＲＥＦは、基準電圧（例えば、１．８Ｖ）をとり、導体
ＥＮＳＡの電圧レベルは、ほぼ０の電圧に低下する。や
がて、導体ＢＬＳ上の電圧レベルは、低下するが、その
低電圧レベルには到達できなかったかもしれない。この
場合、導体ＢＬＳの電圧レベルは、導体ＶＲＥＦの電圧
より小さく、ラッチ基準ゲート、すなわちＮ形ゲート１
２７をターンオンし、ノードＴから電流を引く。この電
流は、ラッチ入力、すなわちＮ形ゲート１２９により、
ノードＣから引かれる電流よりも大きい。したがって、
ノードＴとノードＣとの間の電位差が増大して、Ｐ形ゲ
ート１２１にノードＣを高状態に保たせ、Ｎ形ゲート１
２３を、これらゲートの入力とノードＴとの間の接続に
よって、オフに保持させる。さらに、Ｐ形ゲート１２０
は、オフに保持される。ノードＴとノードＣとの間のこ
の電圧差は、次の場合にさらに増幅される。Ｎ形ゲー
ト、すなわちＮ形ゲート１２２，１２３とグランドとの
間に接続されたラッチイネーブル・ゲートが、高論理状
態から低論理状態への、導体ＥＮＳＡの変化に応じて、
ターンオンされるときである。導体ＥＮＳＡ上のこの変
化は、Ｎ形ゲート１２５のゲート入力に接続された出力
を有する、Ｐ形ゲート１４４およびＮ形ゲート１４６よ
りなるインバータ回路の動作によって、ゲート１２５を
アクティベートする。Ｐ形ゲート１２１の電流搬送能力
は、好ましくは比較的高く、ノードＣの急速なチャー
ジ、したがってラッチ（Ｐ形ゲート１２０，１２１およ
びＮ形ゲート１２２，１２３よりなる）の、ノードＴが
低状態である位置への比較的急速な変化を可能にする。
Ｎ形ゲート１２９は、好ましくは、Ｐ形ゲート１２１よ
りもかなり小さく、Ｃノードが高状態を保持するのを保
証する。Ｎ形ゲート１２５は、好ましくは、比較的大電
流を搬送する能力を有するゲートである。
【００１４】ノードＣは、導体２０１を経て、Ｐ形ゲー
ト１５０およびＮ形ゲート１５１よりなり、システム電
圧とグランドとの間に接続されたインバータのゲート入
力に接続され、インバータの出力は、他のインバータの
入力に接続される。この他のインバータは、出力電圧と
グランドとの間に接続され、Ｐ形ゲート１５２およびＮ
形ゲート１５４よりなる。ゲート１５０，１５１よりな
るインバータおよび１５２，１５４よりなるインバータ
は、増幅段として機能する。パスゲートは、Ｎ形ゲート
１５６およびＰ形ゲート１５８よりなり、それらのソー
ス端子およびシンク端子は相互接続される。ソース端子
は、Ｎ形ゲート１５２，１５４よりなるインバータの出
力に接続され、シンク端子は、出力リードＳＡＯに接続
される。ゲート１５６のゲート入力は、ゲート１４４，
１４６よりなるインバータの出力に接続され、ゲート１
５８のゲート入力は、導体ＥＮＳＡに接続される。した
がって、パスゲートは、導体ＥＮＳＡに立下りパルスが
発生するときのみ、アクティベートされる。
ト１５０およびＮ形ゲート１５１よりなり、システム電
圧とグランドとの間に接続されたインバータのゲート入
力に接続され、インバータの出力は、他のインバータの
入力に接続される。この他のインバータは、出力電圧と
グランドとの間に接続され、Ｐ形ゲート１５２およびＮ
形ゲート１５４よりなる。ゲート１５０，１５１よりな
るインバータおよび１５２，１５４よりなるインバータ
は、増幅段として機能する。パスゲートは、Ｎ形ゲート
１５６およびＰ形ゲート１５８よりなり、それらのソー
ス端子およびシンク端子は相互接続される。ソース端子
は、Ｎ形ゲート１５２，１５４よりなるインバータの出
力に接続され、シンク端子は、出力リードＳＡＯに接続
される。ゲート１５６のゲート入力は、ゲート１４４，
１４６よりなるインバータの出力に接続され、ゲート１
５８のゲート入力は、導体ＥＮＳＡに接続される。した
がって、パスゲートは、導体ＥＮＳＡに立下りパルスが
発生するときのみ、アクティベートされる。
【００１５】出力導体ＳＡＯは、出力回路１０２の出力
バッファに接続される。出力回路１０２は、１対の相互
接続されたインバータよりなり、インバータは、Ｐ形ゲ
ート１６０，１６１およびＮ形ゲート１６３，１６４よ
りなる。導体ＳＡＯは、システム電圧とグランドとの間
に直列接続され、インバータ対の第１のインバータを形
成する、Ｐ形ゲート１６０およびＮ形ゲート１６３のゲ
ート入力に接続される。第１のインバータの出力は、ま
たシステム電圧とグランドとの間に接続され、インバー
タ対の第２のコンバータを形成する、Ｐ形ゲート１６１
およびＮ形ゲート１６４のゲート入力に接続される。第
２のインバータの出力は、回路のデータ出力である。前
述したように、論理１を表すデータ入力は、導体ＢＬＳ
上の立下り電圧となる。導体ＶＲＥＦと導体ＢＬＳとの
間の相対電圧差の故に、ノードＣは高論理状態をとり、
したがって出力ＳＡＯは、高論理状態を表す高電圧レベ
ルをとる。２重反転は、２つのインバータよりなるバッ
ファ回路において行われ、これは、さらなる増幅を与え
る。
バッファに接続される。出力回路１０２は、１対の相互
接続されたインバータよりなり、インバータは、Ｐ形ゲ
ート１６０，１６１およびＮ形ゲート１６３，１６４よ
りなる。導体ＳＡＯは、システム電圧とグランドとの間
に直列接続され、インバータ対の第１のインバータを形
成する、Ｐ形ゲート１６０およびＮ形ゲート１６３のゲ
ート入力に接続される。第１のインバータの出力は、ま
たシステム電圧とグランドとの間に接続され、インバー
タ対の第２のコンバータを形成する、Ｐ形ゲート１６１
およびＮ形ゲート１６４のゲート入力に接続される。第
２のインバータの出力は、回路のデータ出力である。前
述したように、論理１を表すデータ入力は、導体ＢＬＳ
上の立下り電圧となる。導体ＶＲＥＦと導体ＢＬＳとの
間の相対電圧差の故に、ノードＣは高論理状態をとり、
したがって出力ＳＡＯは、高論理状態を表す高電圧レベ
ルをとる。２重反転は、２つのインバータよりなるバッ
ファ回路において行われ、これは、さらなる増幅を与え
る。
【００１６】Ｐ形ゲート１６６，１６７およびＮ形ゲー
ト１６８，１６９よりなる出力ラッチは、ＳＡＯリード
に接続され、ＥＮＳＡ導体の状態が、低論理レベル状態
から高論理レベル状態に変化すると、ＳＡＯリードの状
態をラッチし、保持する。
ト１６８，１６９よりなる出力ラッチは、ＳＡＯリード
に接続され、ＥＮＳＡ導体の状態が、低論理レベル状態
から高論理レベル状態に変化すると、ＳＡＯリードの状
態をラッチし、保持する。
【００１７】図２から明らかなように、ゲート導体ＰＣ
ＰＧが、最初アクティベートされ、論理１データ入力の
場合に、導体ＢＬＳが低レベルの方へ低下し始めること
を許容する。続いて、導体ＥＮＳＡおよびＶＲＥＦがア
クティベートされる。このことは、ノードＴが低論理レ
ベルに低下することを許容し、ノードＣを高論理レベル
に保持する。ＥＮＳＡがアクティベートされるとき、Ｂ
ＬＳは低論理レベルに完全に達しなかったので、ノード
Ｃは、ゲート１２９の動作の故に、低下し始める。しか
し、ゲート１２１，１２９のサイズの差の故に、図２に
Ａで示されるように、ノードＣは回復する。導体ＳＡＯ
は、ＥＮＳＡのアクティベーションからの最小の遅れ
で、高論理レベルに上昇し、入力信号において状態が変
化するまで、出力ラッチによって、その状態を保持す
る。
ＰＧが、最初アクティベートされ、論理１データ入力の
場合に、導体ＢＬＳが低レベルの方へ低下し始めること
を許容する。続いて、導体ＥＮＳＡおよびＶＲＥＦがア
クティベートされる。このことは、ノードＴが低論理レ
ベルに低下することを許容し、ノードＣを高論理レベル
に保持する。ＥＮＳＡがアクティベートされるとき、Ｂ
ＬＳは低論理レベルに完全に達しなかったので、ノード
Ｃは、ゲート１２９の動作の故に、低下し始める。しか
し、ゲート１２１，１２９のサイズの差の故に、図２に
Ａで示されるように、ノードＣは回復する。導体ＳＡＯ
は、ＥＮＳＡのアクティベーションからの最小の遅れ
で、高論理レベルに上昇し、入力信号において状態が変
化するまで、出力ラッチによって、その状態を保持す
る。
【００１８】図１の回路の動作を、センス増幅器によっ
て検出されたデータが論理１を示す場合について図２を
参照して説明した。図３は、データ入力が論理０のとき
の、これら導体上の電圧レベルを示す。図３において、
導体ＰＣＰＧ，ＥＮＳＡ，ＶＲＥＦの状態および状態の
変化は、図２におけると同じである。回路に供給される
データ入力が論理０のとき、ＢＬＳリードの状態は、変
化せず、高論理レベルに、例えば、ＰＣＰＧがアクティ
ベートされたとき２Ｖより大きいレベルに保持される。
導体ＶＲＥＦの電圧は、導体ＥＮＳＡが高論理レベルか
ら低論理レベルへ変化するときに、前述した低電圧レベ
ル、例えば１．８Ｖに変化する。この場合、Ｎ形ゲート
１２９は、Ｎ形ゲート１２７がターンオンする前にター
ンオンする。というのは、導体ＢＬＳと導体ＥＮＳＡと
の間の電圧差が、導体ＶＲＥＦと導体ＥＮＳＡとの間の
電圧差よりも大きくなるからである。したがって、Ｎ形
ゲート１２９がターンオンすると、ノードＣは低状態に
なり、Ｐ形ゲート１２０をターンオンし、Ｎ形ゲート１
２２をオフに保つ。したがって、ノードＴの電圧レベル
は高状態に保持され、Ｐ形ゲート１２１をオフに保持
し、Ｎ形ゲート１２３をターンオンする。これにより、
ゲート１２５がターンオンすると、ノードＣの電圧レベ
ルをさらに減少する。ノードＣのレベルは、前述したよ
うに、導体２０１および導体ＳＡＯに反映される。導体
ＳＡＯ上の低論理レベル信号は、出力バッファ１０２に
おいてラッチされ、データ出力端子に送られる。図３
は、導体ＳＡＯの状態の変化を示し、導体ＶＲＥＦ上の
信号に応答したゲート１２７のアクティベーションの故
に、ＡではノードＴの電圧レベルの一時的な低下を示し
ている。ゲート１２０は、比較的大きく、例えば３０ミ
クロンであり、ゲート１２７は比較的小さく、例えば６
ミクロンである。したがって、ゲート１２０が完全な導
通状態にあるときに、ノードＴは回復する。イネーブル
回路１０５におけるＰ形ゲート１３８およびＮ形ゲート
１３９，１４２は、好ましくは、比較的大きなゲート、
例えばそれぞれ４０ミクロンのオーダである。これらの
ゲートは、良好な基準電圧のトラッキングを保証するよ
うに選ばれる。
て検出されたデータが論理１を示す場合について図２を
参照して説明した。図３は、データ入力が論理０のとき
の、これら導体上の電圧レベルを示す。図３において、
導体ＰＣＰＧ，ＥＮＳＡ，ＶＲＥＦの状態および状態の
変化は、図２におけると同じである。回路に供給される
データ入力が論理０のとき、ＢＬＳリードの状態は、変
化せず、高論理レベルに、例えば、ＰＣＰＧがアクティ
ベートされたとき２Ｖより大きいレベルに保持される。
導体ＶＲＥＦの電圧は、導体ＥＮＳＡが高論理レベルか
ら低論理レベルへ変化するときに、前述した低電圧レベ
ル、例えば１．８Ｖに変化する。この場合、Ｎ形ゲート
１２９は、Ｎ形ゲート１２７がターンオンする前にター
ンオンする。というのは、導体ＢＬＳと導体ＥＮＳＡと
の間の電圧差が、導体ＶＲＥＦと導体ＥＮＳＡとの間の
電圧差よりも大きくなるからである。したがって、Ｎ形
ゲート１２９がターンオンすると、ノードＣは低状態に
なり、Ｐ形ゲート１２０をターンオンし、Ｎ形ゲート１
２２をオフに保つ。したがって、ノードＴの電圧レベル
は高状態に保持され、Ｐ形ゲート１２１をオフに保持
し、Ｎ形ゲート１２３をターンオンする。これにより、
ゲート１２５がターンオンすると、ノードＣの電圧レベ
ルをさらに減少する。ノードＣのレベルは、前述したよ
うに、導体２０１および導体ＳＡＯに反映される。導体
ＳＡＯ上の低論理レベル信号は、出力バッファ１０２に
おいてラッチされ、データ出力端子に送られる。図３
は、導体ＳＡＯの状態の変化を示し、導体ＶＲＥＦ上の
信号に応答したゲート１２７のアクティベーションの故
に、ＡではノードＴの電圧レベルの一時的な低下を示し
ている。ゲート１２０は、比較的大きく、例えば３０ミ
クロンであり、ゲート１２７は比較的小さく、例えば６
ミクロンである。したがって、ゲート１２０が完全な導
通状態にあるときに、ノードＴは回復する。イネーブル
回路１０５におけるＰ形ゲート１３８およびＮ形ゲート
１３９，１４２は、好ましくは、比較的大きなゲート、
例えばそれぞれ４０ミクロンのオーダである。これらの
ゲートは、良好な基準電圧のトラッキングを保証するよ
うに選ばれる。
【００１９】前述した回路配置は、本発明の原理の適用
を単に示すものであり、本発明の範囲から逸脱すること
なく、当業者によって他の回路配置をも考案できること
がわかる。
を単に示すものであり、本発明の範囲から逸脱すること
なく、当業者によって他の回路配置をも考案できること
がわかる。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）センス増幅器において、相互接続されたＣＭＯＳ
ゲートにより構成され、１対のラッチノードを有するラ
ッチと、前記ラッチノードを選択的にチャージするチャ
ージ回路と、前記１対のラッチノードのうちの第１のラ
ッチノードと、増幅器グランド端子との間に接続された
ラッチ入力ゲート、および前記１対のラッチノードのう
ちの第２のラッチノードと、前記増幅器グランド端子と
の間に接続されたラッチ基準ゲートと、前記ラッチ基準
ゲートに接続され、所定値の基準電圧信号を発生する基
準電圧源と、前記ラッチ入力ゲートに接続され、前記所
定値よりも大きい高い電圧レベル状態、および前記所定
値よりも小さい低い電圧レベル状態を有する入力信号
を、前記ラッチ入力ゲートに与える入力導体とを備え、
高い電圧レベル状態の入力信号が前記入力導体に与えら
れると、前記ラッチ入力ゲートが動作して、前記第１の
ラッチノードをディスチャージし、低い電圧レベル状態
の入力信号が前記入力導体に与えられると、前記ラッチ
基準ゲートが動作して、前記第２のラッチノードをディ
スチャージする、ことを特徴とするセンス増幅器。 （２）前記相互接続されたＣＭＯＳゲートと前記増幅器
グランド端子との間に接続されたラッチイネーブル・ゲ
ートをさらに備え、このラッチイネーブル・ゲートが、
イネーブル入力信号に応答して、前記ラッチ基準ゲート
と前記ラッチイネーブル・ゲートとを選択的にアクティ
ベートする、上記（１）に記載のセンス増幅器。 （３）ゲート信号に応答して、前記ラッチ入力ゲートを
選択的にイネーブルして、前記入力信号に応答させる、
入力制御回路をさらに備える、上記（１）に記載のセン
ス増幅器。 （４）前記ラッチは、第１および第２のＰ形ＣＭＯＳゲ
ートと、第１および第２のＮ形ＣＭＯＳゲートとを有
し、前記第１および第２のＰ形ＣＭＯＳゲートは、それ
ぞれ、増幅器電圧源に接続されたソース端子を有し、前
記第１および第２のＮ形ＣＭＯＳゲートは、それぞれ、
前記増幅器グランド端子に接続されたシンク端子を有
し、前記第１および第２のＰ形ＣＭＯＳゲートは、前記
ラッチ入力ゲートおよび前記ラッチ基準ゲートの電流搬
送能力よりもかなり大きい電流搬送能力を有する、上記
（１）に記載のセンス増幅器。 （５）前記第１および第２のＰ形ＣＭＯＳゲートの電流
搬送能力は、前記ラッチ入力ゲートまたは前記ラッチ基
準ゲートの電流搬送能力の少なくとも２倍である、上記
（４）に記載のセンス増幅器。 （６）増幅器出力端子と、前記ラッチノードの１つに接
続された入力および前記増幅器出力端子に接続された出
力を有するパスゲート回路とをさらに備え、このパスゲ
ート回路は、前記イネーブル入力信号に応答して、前記
ラッチからの信号を、前記増幅器出力端子へゲートす
る、上記（１）に記載のセンス増幅器。 （７）前記パスゲート回路の出力に接続された出力ラッ
チを備え、前記パスゲート回路の出力上の第１の極性の
出力信号に応答して、前記パスゲート回路の出力が第１
の極性から第２の極性に変化するまで、第１の極性の出
力信号を前記増幅器出力端子に与える、上記（１）に記
載のセンス増幅器。 （８）前記パスゲート回路と前記増幅器出力端子との間
に接続された出力増幅回路をさらに備える、上記（７）
に記載のセンス増幅器。 （９）前記ラッチノードの１つと前記パスゲート回路と
の間に接続された増幅回路をさらに備える、上記（７）
に記載のセンス増幅器。 （１０）前記チャージ回路が、システム電圧源と、前記
第１および第２のラッチノードとの間にそれぞれ接続さ
れた、第１および第２のチャージ・ゲートと、前記第１
のラッチノードと前記第２のラッチノードとの間に接続
された第３のチャージ・ゲートとを有する、上記（１）
に記載のセンス増幅器。 （１１）増幅器電圧源端子と共通ノードとの間に直列接
続された第１および第２のＣＭＯＳゲートと、前記増幅
器電圧源端子と前記共通ノードとの間に直列接続された
第３および第４のＣＭＯＳゲートとから形成されたセン
ス増幅器ラッチを備え、このセンス増幅器ラッチは、第
１と第２のＣＭＯＳゲート間の第１のラッチノードと、
第３と第４のＣＭＯＳゲート間の第２のラッチノードと
を有し、前記第１のラッチノードは、前記第１および第
２の各ＣＭＯＳゲートのゲート端子に接続され、前記第
２のラッチノードは、前記第３および第４の各ＣＭＯＳ
ゲートのゲート端子に接続されており、チャージ制御信
号に応答して、前記第１および第２のラッチノードを周
期的にチャージするチャージ回路を備え、前記第１のラ
ッチノードと前記増幅器グランド端子との間に接続され
たラッチ入力ゲート、および前記第２のラッチノードと
前記増幅器グランド端子との間に接続されたラッチ基準
ゲートを備え、前記ラッチ基準ゲートに接続され、増幅
器イネーブル信号に応答して、所定値の基準電圧信号を
発生する基準電圧源を備え、前記ラッチ入力ゲートに接
続された入力導体を備え、前記ラッチ入力ゲートは、前
記所定値よりも大きい高い電圧レベル状態と、前記所定
値よりも小さい低い電圧レベル状態とを有する入力信号
を、前記入力導体に与え、前記共通ノードと前記増幅器
グランド端子との間に接続され、前記増幅器イネーブル
信号に応答して、前記共通ノードを前記増幅器グランド
端子に接続するラッチイネーブル・ゲートを備え、前記
ラッチ入力ゲートは、前記入力信号に応答して、高い電
圧レベル状態の入力信号が前記入力導体に与えられる
と、前記第１のラッチノードをディスチャージし、前記
センス増幅器ラッチは、前記第１のラッチノードのディ
スチャージに応答して、第１のバイナリ状態をとり、前
記ラッチ基準ゲートは、前記基準電圧信号に応答して、
低い電圧レベル状態の入力信号が前記入力導体に与えら
れると、前記第２のラッチノードをディスチャージし、
前記センス増幅器ラッチは、前記第２のラッチノードの
ディスチャージに応答して、第２のバイナリ状態をと
り、センス増幅器出力端子および出力増幅回路を備え、
前記出力増幅回路の入力端子は、前記第１および第２の
ラッチノードの選択された１つに接続され、前記出力増
幅回路の出力端子は、前記センス増幅器出力端子に接続
され、前記出力増幅回路は、前記第１および第２のラッ
チノードの選択された１つのバイナリ状態を表す信号を
増幅する、ことを特徴とするセンス増幅器。 （１２）前記第１および第２のラッチノードの選択され
た１つと、前記増幅器出力端子との間に接続され、前記
センス増幅器ラッチの状態をラッチする出力ラッチをさ
らに備える、上記（１１）に記載のセンス増幅器。 （１３）センス増幅器において入力信号の状態を検出す
る方法において、増幅器電圧源端子と共通ノードとの間
に直列接続された第１および第２のＣＭＯＳゲートと、
前記増幅器電圧源端子と前記共通ノードとの間に直列接
続された第３および第４のＣＭＯＳゲートとから形成さ
れたセンス増幅器ラッチを設けるステップを含み、この
センス増幅器ラッチは、第１と第２のＣＭＯＳゲート間
の第１のチャージされたラッチノードと、第３と第４の
ＣＭＯＳゲート間の第２のチャージされたラッチノード
とを有し、前記第１のラッチノードは、前記第１および
第２の各ＣＭＯＳゲートのゲート端子に接続され、前記
第２のラッチノードは、前記第３および第４の各ＣＭＯ
Ｓゲートのゲート端子に接続されており、第１のディス
チャージ・ゲートを前記第１のラッチノードに接続し、
および第２のディスチャージ・ゲートを前記第２のラッ
チノードに接続するステップと、第１の信号値と第２の
信号値との間を変動する入力信号を、前記第１のディス
チャージ・ゲートに供給するステップと、前記第１の信
号値と第２の信号値との間で低下する所定の信号値を有
する基準信号を、前記第２のディスチャージ・ゲートに
供給するステップと、前記入力信号が、前記所定の信号
値よりも大きくなると、前記第１のディスチャージ・ゲ
ートを経て、前記第１のラッチノードをデイスチャージ
するステップと、前記入力信号が、前記所定の信号値よ
りも小さくなると、前記第２のディスチャージ・ゲート
を経て、前記第２のラッチノードをディスチャージする
ステップと、を含むことを特徴とする入力信号状態の検
出方法。
の事項を開示する。 （１）センス増幅器において、相互接続されたＣＭＯＳ
ゲートにより構成され、１対のラッチノードを有するラ
ッチと、前記ラッチノードを選択的にチャージするチャ
ージ回路と、前記１対のラッチノードのうちの第１のラ
ッチノードと、増幅器グランド端子との間に接続された
ラッチ入力ゲート、および前記１対のラッチノードのう
ちの第２のラッチノードと、前記増幅器グランド端子と
の間に接続されたラッチ基準ゲートと、前記ラッチ基準
ゲートに接続され、所定値の基準電圧信号を発生する基
準電圧源と、前記ラッチ入力ゲートに接続され、前記所
定値よりも大きい高い電圧レベル状態、および前記所定
値よりも小さい低い電圧レベル状態を有する入力信号
を、前記ラッチ入力ゲートに与える入力導体とを備え、
高い電圧レベル状態の入力信号が前記入力導体に与えら
れると、前記ラッチ入力ゲートが動作して、前記第１の
ラッチノードをディスチャージし、低い電圧レベル状態
の入力信号が前記入力導体に与えられると、前記ラッチ
基準ゲートが動作して、前記第２のラッチノードをディ
スチャージする、ことを特徴とするセンス増幅器。 （２）前記相互接続されたＣＭＯＳゲートと前記増幅器
グランド端子との間に接続されたラッチイネーブル・ゲ
ートをさらに備え、このラッチイネーブル・ゲートが、
イネーブル入力信号に応答して、前記ラッチ基準ゲート
と前記ラッチイネーブル・ゲートとを選択的にアクティ
ベートする、上記（１）に記載のセンス増幅器。 （３）ゲート信号に応答して、前記ラッチ入力ゲートを
選択的にイネーブルして、前記入力信号に応答させる、
入力制御回路をさらに備える、上記（１）に記載のセン
ス増幅器。 （４）前記ラッチは、第１および第２のＰ形ＣＭＯＳゲ
ートと、第１および第２のＮ形ＣＭＯＳゲートとを有
し、前記第１および第２のＰ形ＣＭＯＳゲートは、それ
ぞれ、増幅器電圧源に接続されたソース端子を有し、前
記第１および第２のＮ形ＣＭＯＳゲートは、それぞれ、
前記増幅器グランド端子に接続されたシンク端子を有
し、前記第１および第２のＰ形ＣＭＯＳゲートは、前記
ラッチ入力ゲートおよび前記ラッチ基準ゲートの電流搬
送能力よりもかなり大きい電流搬送能力を有する、上記
（１）に記載のセンス増幅器。 （５）前記第１および第２のＰ形ＣＭＯＳゲートの電流
搬送能力は、前記ラッチ入力ゲートまたは前記ラッチ基
準ゲートの電流搬送能力の少なくとも２倍である、上記
（４）に記載のセンス増幅器。 （６）増幅器出力端子と、前記ラッチノードの１つに接
続された入力および前記増幅器出力端子に接続された出
力を有するパスゲート回路とをさらに備え、このパスゲ
ート回路は、前記イネーブル入力信号に応答して、前記
ラッチからの信号を、前記増幅器出力端子へゲートす
る、上記（１）に記載のセンス増幅器。 （７）前記パスゲート回路の出力に接続された出力ラッ
チを備え、前記パスゲート回路の出力上の第１の極性の
出力信号に応答して、前記パスゲート回路の出力が第１
の極性から第２の極性に変化するまで、第１の極性の出
力信号を前記増幅器出力端子に与える、上記（１）に記
載のセンス増幅器。 （８）前記パスゲート回路と前記増幅器出力端子との間
に接続された出力増幅回路をさらに備える、上記（７）
に記載のセンス増幅器。 （９）前記ラッチノードの１つと前記パスゲート回路と
の間に接続された増幅回路をさらに備える、上記（７）
に記載のセンス増幅器。 （１０）前記チャージ回路が、システム電圧源と、前記
第１および第２のラッチノードとの間にそれぞれ接続さ
れた、第１および第２のチャージ・ゲートと、前記第１
のラッチノードと前記第２のラッチノードとの間に接続
された第３のチャージ・ゲートとを有する、上記（１）
に記載のセンス増幅器。 （１１）増幅器電圧源端子と共通ノードとの間に直列接
続された第１および第２のＣＭＯＳゲートと、前記増幅
器電圧源端子と前記共通ノードとの間に直列接続された
第３および第４のＣＭＯＳゲートとから形成されたセン
ス増幅器ラッチを備え、このセンス増幅器ラッチは、第
１と第２のＣＭＯＳゲート間の第１のラッチノードと、
第３と第４のＣＭＯＳゲート間の第２のラッチノードと
を有し、前記第１のラッチノードは、前記第１および第
２の各ＣＭＯＳゲートのゲート端子に接続され、前記第
２のラッチノードは、前記第３および第４の各ＣＭＯＳ
ゲートのゲート端子に接続されており、チャージ制御信
号に応答して、前記第１および第２のラッチノードを周
期的にチャージするチャージ回路を備え、前記第１のラ
ッチノードと前記増幅器グランド端子との間に接続され
たラッチ入力ゲート、および前記第２のラッチノードと
前記増幅器グランド端子との間に接続されたラッチ基準
ゲートを備え、前記ラッチ基準ゲートに接続され、増幅
器イネーブル信号に応答して、所定値の基準電圧信号を
発生する基準電圧源を備え、前記ラッチ入力ゲートに接
続された入力導体を備え、前記ラッチ入力ゲートは、前
記所定値よりも大きい高い電圧レベル状態と、前記所定
値よりも小さい低い電圧レベル状態とを有する入力信号
を、前記入力導体に与え、前記共通ノードと前記増幅器
グランド端子との間に接続され、前記増幅器イネーブル
信号に応答して、前記共通ノードを前記増幅器グランド
端子に接続するラッチイネーブル・ゲートを備え、前記
ラッチ入力ゲートは、前記入力信号に応答して、高い電
圧レベル状態の入力信号が前記入力導体に与えられる
と、前記第１のラッチノードをディスチャージし、前記
センス増幅器ラッチは、前記第１のラッチノードのディ
スチャージに応答して、第１のバイナリ状態をとり、前
記ラッチ基準ゲートは、前記基準電圧信号に応答して、
低い電圧レベル状態の入力信号が前記入力導体に与えら
れると、前記第２のラッチノードをディスチャージし、
前記センス増幅器ラッチは、前記第２のラッチノードの
ディスチャージに応答して、第２のバイナリ状態をと
り、センス増幅器出力端子および出力増幅回路を備え、
前記出力増幅回路の入力端子は、前記第１および第２の
ラッチノードの選択された１つに接続され、前記出力増
幅回路の出力端子は、前記センス増幅器出力端子に接続
され、前記出力増幅回路は、前記第１および第２のラッ
チノードの選択された１つのバイナリ状態を表す信号を
増幅する、ことを特徴とするセンス増幅器。 （１２）前記第１および第２のラッチノードの選択され
た１つと、前記増幅器出力端子との間に接続され、前記
センス増幅器ラッチの状態をラッチする出力ラッチをさ
らに備える、上記（１１）に記載のセンス増幅器。 （１３）センス増幅器において入力信号の状態を検出す
る方法において、増幅器電圧源端子と共通ノードとの間
に直列接続された第１および第２のＣＭＯＳゲートと、
前記増幅器電圧源端子と前記共通ノードとの間に直列接
続された第３および第４のＣＭＯＳゲートとから形成さ
れたセンス増幅器ラッチを設けるステップを含み、この
センス増幅器ラッチは、第１と第２のＣＭＯＳゲート間
の第１のチャージされたラッチノードと、第３と第４の
ＣＭＯＳゲート間の第２のチャージされたラッチノード
とを有し、前記第１のラッチノードは、前記第１および
第２の各ＣＭＯＳゲートのゲート端子に接続され、前記
第２のラッチノードは、前記第３および第４の各ＣＭＯ
Ｓゲートのゲート端子に接続されており、第１のディス
チャージ・ゲートを前記第１のラッチノードに接続し、
および第２のディスチャージ・ゲートを前記第２のラッ
チノードに接続するステップと、第１の信号値と第２の
信号値との間を変動する入力信号を、前記第１のディス
チャージ・ゲートに供給するステップと、前記第１の信
号値と第２の信号値との間で低下する所定の信号値を有
する基準信号を、前記第２のディスチャージ・ゲートに
供給するステップと、前記入力信号が、前記所定の信号
値よりも大きくなると、前記第１のディスチャージ・ゲ
ートを経て、前記第１のラッチノードをデイスチャージ
するステップと、前記入力信号が、前記所定の信号値よ
りも小さくなると、前記第２のディスチャージ・ゲート
を経て、前記第２のラッチノードをディスチャージする
ステップと、を含むことを特徴とする入力信号状態の検
出方法。
【図１】本発明のセンス増幅器を示す回路図である。
【図２】図１の回路の種々の要素の動作を示す信号タイ
ミング図である。
ミング図である。
【図３】図１の回路の種々の要素の動作を示す信号タイ
ミング図である。
ミング図である。
１００ センス増幅器ラッチ回路 １０１ ＲＯＭアレイ・セル入力回路 １０２ 出力回路 １０４ ゲート制御回路 １０５ イネーブル回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユアン・ハング・チャン アメリカ合衆国 12603 ニューヨーク州 ポウキープシー ハイ エイカーズ ド ライブ 35 (72)発明者 フィリップ・タング・ウー アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ ファーム ヴュー ロード 18
Claims (13)
- 【請求項１】センス増幅器において、 相互接続されたＣＭＯＳゲートにより構成され、１対の
ラッチノードを有するラッチと、 前記ラッチノードを選択的にチャージするチャージ回路
と、 前記１対のラッチノードのうちの第１のラッチノード
と、増幅器グランド端子との間に接続されたラッチ入力
ゲート、および前記１対のラッチノードのうちの第２の
ラッチノードと、前記増幅器グランド端子との間に接続
されたラッチ基準ゲートと、 前記ラッチ基準ゲートに接続され、所定値の基準電圧信
号を発生する基準電圧源と、 前記ラッチ入力ゲートに接続され、前記所定値よりも大
きい高い電圧レベル状態、および前記所定値よりも小さ
い低い電圧レベル状態を有する入力信号を、前記ラッチ
入力ゲートに与える入力導体とを備え、 高い電圧レベル状態の入力信号が前記入力導体に与えら
れると、前記ラッチ入力ゲートが動作して、前記第１の
ラッチノードをディスチャージし、低い電圧レベル状態
の入力信号が前記入力導体に与えられると、前記ラッチ
基準ゲートが動作して、前記第２のラッチノードをディ
スチャージする、ことを特徴とするセンス増幅器。 - 【請求項２】前記相互接続されたＣＭＯＳゲートと前記
増幅器グランド端子との間に接続されたラッチイネーブ
ル・ゲートをさらに備え、このラッチイネーブル・ゲー
トが、イネーブル入力信号に応答して、前記ラッチ基準
ゲートと前記ラッチイネーブル・ゲートとを選択的にア
クティベートする、請求項１記載のセンス増幅器。 - 【請求項３】ゲート信号に応答して、前記ラッチ入力ゲ
ートを選択的にイネーブルして、前記入力信号に応答さ
せる、入力制御回路をさらに備える、請求項１記載のセ
ンス増幅器。 - 【請求項４】前記ラッチは、第１および第２のＰ形ＣＭ
ＯＳゲートと、第１および第２のＮ形ＣＭＯＳゲートと
を有し、前記第１および第２のＰ形ＣＭＯＳゲートは、
それぞれ、増幅器電圧源に接続されたソース端子を有
し、前記第１および第２のＮ形ＣＭＯＳゲートは、それ
ぞれ、前記増幅器グランド端子に接続されたシンク端子
を有し、前記第１および第２のＰ形ＣＭＯＳゲートは、
前記ラッチ入力ゲートおよび前記ラッチ基準ゲートの電
流搬送能力よりもかなり大きい電流搬送能力を有する、
請求項１記載のセンス増幅器。 - 【請求項５】前記第１および第２のＰ形ＣＭＯＳゲート
の電流搬送能力は、前記ラッチ入力ゲートまたは前記ラ
ッチ基準ゲートの電流搬送能力の少なくとも２倍であ
る、請求項４記載のセンス増幅器。 - 【請求項６】増幅器出力端子と、前記ラッチノードの１
つに接続された入力および前記増幅器出力端子に接続さ
れた出力を有するパスゲート回路とをさらに備え、この
パスゲート回路は、前記イネーブル入力信号に応答し
て、前記ラッチからの信号を、前記増幅器出力端子へゲ
ートする、請求項１記載のセンス増幅器。 - 【請求項７】前記パスゲート回路の出力に接続された出
力ラッチを備え、前記パスゲート回路の出力上の第１の
極性の出力信号に応答して、前記パスゲート回路の出力
が第１の極性から第２の極性に変化するまで、第１の極
性の出力信号を前記増幅器出力端子に与える、請求項１
記載のセンス増幅器。 - 【請求項８】前記パスゲート回路と前記増幅器出力端子
との間に接続された出力増幅回路をさらに備える、請求
項７記載のセンス増幅器。 - 【請求項９】前記ラッチノードの１つと前記パスゲート
回路との間に接続された増幅回路をさらに備える、請求
項７記載のセンス増幅器。 - 【請求項１０】前記チャージ回路が、システム電圧源
と、前記第１および第２のラッチノードとの間にそれぞ
れ接続された、第１および第２のチャージ・ゲートと、
前記第１のラッチノードと前記第２のラッチノードとの
間に接続された第３のチャージ・ゲートとを有する、請
求項１記載のセンス増幅器。 - 【請求項１１】増幅器電圧源端子と共通ノードとの間に
直列接続された第１および第２のＣＭＯＳゲートと、前
記増幅器電圧源端子と前記共通ノードとの間に直列接続
された第３および第４のＣＭＯＳゲートとから形成され
たセンス増幅器ラッチを備え、このセンス増幅器ラッチ
は、第１と第２のＣＭＯＳゲート間の第１のラッチノー
ドと、第３と第４のＣＭＯＳゲート間の第２のラッチノ
ードとを有し、前記第１のラッチノードは、前記第１お
よび第２の各ＣＭＯＳゲートのゲート端子に接続され、
前記第２のラッチノードは、前記第３および第４の各Ｃ
ＭＯＳゲートのゲート端子に接続されており、 チャージ制御信号に応答して、前記第１および第２のラ
ッチノードを周期的にチャージするチャージ回路を備
え、 前記第１のラッチノードと前記増幅器グランド端子との
間に接続されたラッチ入力ゲート、および前記第２のラ
ッチノードと前記増幅器グランド端子との間に接続され
たラッチ基準ゲートを備え、 前記ラッチ基準ゲートに接続され、増幅器イネーブル信
号に応答して、所定値の基準電圧信号を発生する基準電
圧源を備え、 前記ラッチ入力ゲートに接続された入力導体を備え、前
記ラッチ入力ゲートは、前記所定値よりも大きい高い電
圧レベル状態と、前記所定値よりも小さい低い電圧レベ
ル状態とを有する入力信号を、前記入力導体に与え、 前記共通ノードと前記増幅器グランド端子との間に接続
され、前記増幅器イネーブル信号に応答して、前記共通
ノードを前記増幅器グランド端子に接続するラッチイネ
ーブル・ゲートを備え、 前記ラッチ入力ゲートは、前記入力信号に応答して、高
い電圧レベル状態の入力信号が前記入力導体に与えられ
ると、前記第１のラッチノードをディスチャージし、前
記センス増幅器ラッチは、前記第１のラッチノードのデ
ィスチャージに応答して、第１のバイナリ状態をとり、 前記ラッチ基準ゲートは、前記基準電圧信号に応答し
て、低い電圧レベル状態の入力信号が前記入力導体に与
えられると、前記第２のラッチノードをディスチャージ
し、前記センス増幅器ラッチは、前記第２のラッチノー
ドのディスチャージに応答して、第２のバイナリ状態を
とり、 センス増幅器出力端子および出力増幅回路を備え、前記
出力増幅回路の入力端子は、前記第１および第２のラッ
チノードの選択された１つに接続され、前記出力増幅回
路の出力端子は、前記センス増幅器出力端子に接続さ
れ、前記出力増幅回路は、前記第１および第２のラッチ
ノードの選択された１つのバイナリ状態を表す信号を増
幅する、ことを特徴とするセンス増幅器。 - 【請求項１２】前記第１および第２のラッチノードの選
択された１つと、前記増幅器出力端子との間に接続さ
れ、前記センス増幅器ラッチの状態をラッチする出力ラ
ッチをさらに備える、請求項１１記載のセンス増幅器。 - 【請求項１３】センス増幅器において入力信号の状態を
検出する方法において、 増幅器電圧源端子と共通ノードとの間に直列接続された
第１および第２のＣＭＯＳゲートと、前記増幅器電圧源
端子と前記共通ノードとの間に直列接続された第３およ
び第４のＣＭＯＳゲートとから形成されたセンス増幅器
ラッチを設けるステップを含み、このセンス増幅器ラッ
チは、第１と第２のＣＭＯＳゲート間の第１のチャージ
されたラッチノードと、第３と第４のＣＭＯＳゲート間
の第２のチャージされたラッチノードとを有し、前記第
１のラッチノードは、前記第１および第２の各ＣＭＯＳ
ゲートのゲート端子に接続され、前記第２のラッチノー
ドは、前記第３および第４の各ＣＭＯＳゲートのゲート
端子に接続されており、 第１のディスチャージ・ゲートを前記第１のラッチノー
ドに接続し、および第２のディスチャージ・ゲートを前
記第２のラッチノードに接続するステップと、 第１の信号値と第２の信号値との間を変動する入力信号
を、前記第１のディスチャージ・ゲートに供給するステ
ップと、 前記第１の信号値と第２の信号値との間で低下する所定
の信号値を有する基準信号を、前記第２のディスチャー
ジ・ゲートに供給するステップと、 前記入力信号が、前記所定の信号値よりも大きくなる
と、前記第１のディスチャージ・ゲートを経て、前記第
１のラッチノードをデイスチャージするステップと、 前記入力信号が、前記所定の信号値よりも小さくなる
と、前記第２のディスチャージ・ゲートを経て、前記第
２のラッチノードをディスチャージするステップと、を
含むことを特徴とする入力信号状態の検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/525,046 US5627484A (en) | 1995-09-08 | 1995-09-08 | CMOS sense amplifier |
| US08/525046 | 1995-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120692A true JPH09120692A (ja) | 1997-05-06 |
Family
ID=24091690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23453596A Pending JPH09120692A (ja) | 1995-09-08 | 1996-09-04 | センス増幅器および検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5627484A (ja) |
| JP (1) | JPH09120692A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770953A (en) * | 1997-01-17 | 1998-06-23 | Hewlett-Packard Co. | Destructive read sense-amp |
| US5708617A (en) * | 1997-01-28 | 1998-01-13 | Micron Technology, Inc. | Regressive drive sense amplifier |
| US6281714B1 (en) * | 1997-06-25 | 2001-08-28 | Sun Microsystems, Inc. | Differential receiver |
| US6411131B1 (en) * | 1997-06-25 | 2002-06-25 | Sun Microsystems, Inc. | Method for differentiating a differential voltage signal using current based differentiation |
| US5973974A (en) * | 1997-09-09 | 1999-10-26 | Micro Technology, Inc. | Regressive drive sense amplifier |
| TW432545B (en) | 1998-08-07 | 2001-05-01 | Ibm | Method and improved SOI body contact structure for transistors |
| US6121798A (en) * | 1998-10-05 | 2000-09-19 | Analog Devices, Inc. | High-speed comparator with improved latch accuracy |
| JP4108870B2 (ja) * | 1999-04-28 | 2008-06-25 | 株式会社ルネサステクノロジ | 半導体メモリ |
| US6154091A (en) * | 1999-06-02 | 2000-11-28 | International Business Machines Corporation | SOI sense amplifier with body contact structure |
| US6788112B1 (en) | 2003-05-12 | 2004-09-07 | International Business Machines Corporation | High performance dual-stage sense amplifier circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4274147A (en) * | 1979-09-04 | 1981-06-16 | Rockwell International Corporation | Static read only memory |
| US4388705A (en) * | 1981-10-01 | 1983-06-14 | Mostek Corporation | Semiconductor memory circuit |
| US4386420A (en) * | 1981-10-19 | 1983-05-31 | Fairchild Camera And Instrument Corp. | Dynamic read reference voltage generator |
| US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
| JPS62205597A (ja) * | 1986-03-05 | 1987-09-10 | Toshiba Corp | 半導体感知増幅回路 |
| US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
| US5461713A (en) * | 1991-05-10 | 1995-10-24 | Sgs-Thomson Microelectronics S.R.L. | Current offset sense amplifier of a modulated current or current unbalance type for programmable memories |
| US5237533A (en) * | 1991-12-20 | 1993-08-17 | National Semiconductor Corporation | High speed switched sense amplifier |
-
1995
- 1995-09-08 US US08/525,046 patent/US5627484A/en not_active Expired - Fee Related
-
1996
- 1996-09-04 JP JP23453596A patent/JPH09120692A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5627484A (en) | 1997-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744063A (en) | Static memory utilizing transition detectors to reduce power consumption | |
| EP0205294B1 (en) | Sense amplification scheme for an integrated circuit | |
| KR100369278B1 (ko) | 연상 메모리(ｃａｍ) | |
| US5146427A (en) | High speed semiconductor memory having a direct-bypass signal path | |
| KR930005639B1 (ko) | 다이나믹형 반도체기억장치 | |
| US4894803A (en) | Memory circuit with improved data output control | |
| US11527282B2 (en) | SRAM with burst mode operation | |
| US5552728A (en) | Latch-type current sense amplifier with self-regulating inputs | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| US20010026464A1 (en) | Content addressable memory with potentials of search bit line and/or match line set as intermediate potential between power source potential and ground potential | |
| EP0096421B1 (en) | Static memory device with signal transition detector | |
| KR940006994B1 (ko) | 다이나믹 랜덤액세스메모리와 그 데이터 기록방법 | |
| KR100745849B1 (ko) | 집적 회로, 감지 증폭기 회로 및 전압 스윙 제한 방법 | |
| US6625074B2 (en) | Sense amplifier with improved read access | |
| JPH09120692A (ja) | センス増幅器および検出方法 | |
| US4338679A (en) | Row driver circuit for semiconductor memory | |
| KR0183999B1 (ko) | 메모리장치 | |
| US5748556A (en) | Tristatable driver for internal data bus lines | |
| US5708607A (en) | Data read circuit of a memory | |
| US5929660A (en) | Dynamic, single-ended sense amplifier | |
| US5295104A (en) | Integrated circuit with precharged internal data bus | |
| EP0547892B1 (en) | An integrated circuit with self-biased differential data lines | |
| US5257226A (en) | Integrated circuit with self-biased differential data lines | |
| JPH09167493A (ja) | ビットラインプリチャージ回路 | |
| JPH0616358B2 (ja) | 高速書込みメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20041007 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050308 |