JP2595228B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2595228B2 JP2595228B2 JP3554787A JP3554787A JP2595228B2 JP 2595228 B2 JP2595228 B2 JP 2595228B2 JP 3554787 A JP3554787 A JP 3554787A JP 3554787 A JP3554787 A JP 3554787A JP 2595228 B2 JP2595228 B2 JP 2595228B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはそれに含まれるデー
タ線電位のデータ読み出し時におけるディスチャージ技
術に関し、例えばEEPROM（エレクトリカリ・イレイザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）に適用して有効な技術に関するものである。
タ線電位のデータ読み出し時におけるディスチャージ技
術に関し、例えばEEPROM（エレクトリカリ・イレイザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）に適用して有効な技術に関するものである。
メモリセルがMNOS（メタル・ナイトライド・オキサイ
ド・セミコンダクタ）のような電気的に書き換え可能な
半導体不揮発性記憶素子から構成されるEEPROMにおい
て、そのメモリセルは、昭和60年12月25日オーム社発行
の「マイクロコンピュータハンドブック」P266などに記
載されているように、書き込み時には、そのゲートに正
の高電圧を印加すると共に基板側を接地すると、トンネ
ル効果によって電子がゲート絶縁膜のトラップ部分に注
入されてそのしきい値電圧が正の比較的大きな値とされ
る。一方、消去に際しては、基板に正の電圧を印加する
と共にゲートに接地電位を供給して、上記とは逆にその
トラップ部分に正孔を注入してしきい値電圧を小さな値
にする。そのようにしてプログラムされたメモリセルか
らデータを読み出すときは、MNOSに直列接続されてデー
タ線に結合されている選択用MOSFETのゲート電極に比較
的高い電圧を印加すると共に、MNOSのゲート電極に接地
電位を供給する。そうすると、書き込みプログラムされ
ているメモリセルに対してはドレイン電流が流れず、ま
た、消去プログラムされているメモリセルに対してはド
レイン電流が流れ、そのドレイン電流の有無に応じてメ
モリセルのプログラム状態が判別される。
ド・セミコンダクタ）のような電気的に書き換え可能な
半導体不揮発性記憶素子から構成されるEEPROMにおい
て、そのメモリセルは、昭和60年12月25日オーム社発行
の「マイクロコンピュータハンドブック」P266などに記
載されているように、書き込み時には、そのゲートに正
の高電圧を印加すると共に基板側を接地すると、トンネ
ル効果によって電子がゲート絶縁膜のトラップ部分に注
入されてそのしきい値電圧が正の比較的大きな値とされ
る。一方、消去に際しては、基板に正の電圧を印加する
と共にゲートに接地電位を供給して、上記とは逆にその
トラップ部分に正孔を注入してしきい値電圧を小さな値
にする。そのようにしてプログラムされたメモリセルか
らデータを読み出すときは、MNOSに直列接続されてデー
タ線に結合されている選択用MOSFETのゲート電極に比較
的高い電圧を印加すると共に、MNOSのゲート電極に接地
電位を供給する。そうすると、書き込みプログラムされ
ているメモリセルに対してはドレイン電流が流れず、ま
た、消去プログラムされているメモリセルに対してはド
レイン電流が流れ、そのドレイン電流の有無に応じてメ
モリセルのプログラム状態が判別される。
ところで、上記したようにMNOSから成るようなメモリ
セルに対するプログラム状態を変更する場合、そのメモ
リセルには内部で昇圧形成したような高電圧を印加しな
ければならないため、その効率化を図るために、メモリ
セルアレイにおける同一行のメモリセルに対するプログ
ラム状態の変更を一括して行う構成が従来から検討され
ている。例えば、各データ線にプリップフロップ回路か
な成るようなデータラッチ回路を新たに結合しておき、
プログラム状態の変更時には、同一行の各メモリセルか
らデータを一旦データラッチ回路に読み出し、そのラッ
チされたデータがプログラムすべきデータと不一致であ
るメモリセルに対してプログラム状態を変更するように
構成されている。
セルに対するプログラム状態を変更する場合、そのメモ
リセルには内部で昇圧形成したような高電圧を印加しな
ければならないため、その効率化を図るために、メモリ
セルアレイにおける同一行のメモリセルに対するプログ
ラム状態の変更を一括して行う構成が従来から検討され
ている。例えば、各データ線にプリップフロップ回路か
な成るようなデータラッチ回路を新たに結合しておき、
プログラム状態の変更時には、同一行の各メモリセルか
らデータを一旦データラッチ回路に読み出し、そのラッ
チされたデータがプログラムすべきデータと不一致であ
るメモリセルに対してプログラム状態を変更するように
構成されている。
本発明者らは、上記したデータラッチ回路を新たに付
加したデータ線の電位について検討したところ、ラッチ
回路にラッチされるデータのレベルが論理上のハイレベ
ルであるとすると、データ線には、フリップフロップ回
路によって構成されるラッチ回路から不所望な電流が供
給されてデータ線の電位が電源電圧即ち論理上のハイレ
ベルに充電されて、次のデータ読み出し動作において、
当該データ線にロウレベルのデーダが読み出されると
き、そのデータ線は、選択されたメモリセルを介して電
源電圧レベルから接地レベルまで放電されなければなら
ず、それによって、読み出しデータのロウレベル確定が
遅延されるという問題点のあることを見出した。
加したデータ線の電位について検討したところ、ラッチ
回路にラッチされるデータのレベルが論理上のハイレベ
ルであるとすると、データ線には、フリップフロップ回
路によって構成されるラッチ回路から不所望な電流が供
給されてデータ線の電位が電源電圧即ち論理上のハイレ
ベルに充電されて、次のデータ読み出し動作において、
当該データ線にロウレベルのデーダが読み出されると
き、そのデータ線は、選択されたメモリセルを介して電
源電圧レベルから接地レベルまで放電されなければなら
ず、それによって、読み出しデータのロウレベル確定が
遅延されるという問題点のあることを見出した。
本発明の目的は、メモリセルが結合されているデータ
線に不所望な電荷が供給されても、それがデータの読み
出し速度に影響を与えない半導体記憶装置を提供するこ
とにある。
線に不所望な電荷が供給されても、それがデータの読み
出し速度に影響を与えない半導体記憶装置を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、メモリセルが結合されたデータ線にリーク
電流パスを結合すると共に、データの読み出し開始前に
おけるデータ線の充電電位を、読み出しデータのハイレ
ベル及びロウレベルに対して所望の中間電位に維持する
スイッチ制御可能な負荷素子を上記リーク電流パスに介
在させるものであり、例えば、上記データ線には、電気
的に書き換え可能な不揮発性半導体メモリセルのプログ
ラム状態に応じたデータを書き換えのためにラッチ可能
なフリップフロップ回路が結合されていて、上記スイッ
チ制御可能な負荷素子は、Ｐチャンネル型MOSFETであ
り、当該MOSFETのゲート電極には、データ読み出し開始
前に夫々オン状態を採り得る直列接続された１対のＰチ
ャンネル型コントロールMOSFETの結合ノードが接続され
て構成されるものである。
電流パスを結合すると共に、データの読み出し開始前に
おけるデータ線の充電電位を、読み出しデータのハイレ
ベル及びロウレベルに対して所望の中間電位に維持する
スイッチ制御可能な負荷素子を上記リーク電流パスに介
在させるものであり、例えば、上記データ線には、電気
的に書き換え可能な不揮発性半導体メモリセルのプログ
ラム状態に応じたデータを書き換えのためにラッチ可能
なフリップフロップ回路が結合されていて、上記スイッ
チ制御可能な負荷素子は、Ｐチャンネル型MOSFETであ
り、当該MOSFETのゲート電極には、データ読み出し開始
前に夫々オン状態を採り得る直列接続された１対のＰチ
ャンネル型コントロールMOSFETの結合ノードが接続され
て構成されるものである。
上記した手段によれば、フリップフロップ回路にラッ
チされるデータのレベルが論理上のハイレベルであると
すると、データ線にはフリップフロップ回路から不所望
な電流が供給されるが、当該電流は、データ読み出し動
作開始前の負荷素子のスイッチ動作により、リーク電流
パスを介して流れることにより、そのときのデータ線の
レベルは、論理上のハイレベル及びロウレベルの中間レ
ベルに維持され、それによって、当該データ線にロウレ
ベルのデータが読み出されるときに、その読みだしデー
タのロウレベル確定が遅延されるという事態を防止し
て、メモリセルが結合されているデータ線に不所望な電
荷が供給されても、それがデータの読み出し速度に影響
を与えないことを達成するものである。
チされるデータのレベルが論理上のハイレベルであると
すると、データ線にはフリップフロップ回路から不所望
な電流が供給されるが、当該電流は、データ読み出し動
作開始前の負荷素子のスイッチ動作により、リーク電流
パスを介して流れることにより、そのときのデータ線の
レベルは、論理上のハイレベル及びロウレベルの中間レ
ベルに維持され、それによって、当該データ線にロウレ
ベルのデータが読み出されるときに、その読みだしデー
タのロウレベル確定が遅延されるという事態を防止し
て、メモリセルが結合されているデータ線に不所望な電
荷が供給されても、それがデータの読み出し速度に影響
を与えないことを達成するものである。
第１図は本発明に係る半導体記憶装置の１実施例を要
部によって示す回路図である。同図に示される半導体記
憶装置は、公知の半導体集積回路製造技術によって１つ
の半導体基板に形成されたEEPROMである。
部によって示す回路図である。同図に示される半導体記
憶装置は、公知の半導体集積回路製造技術によって１つ
の半導体基板に形成されたEEPROMである。
本実施例のEEPROMは、電気的に書き換え可能な不揮発
性半導体メモリセルがマトリクス配置されて成るメモリ
セルアレイを有するが、第１図には代表的に１つのメモ
リセルMCが示されている。この電気的に書き換え可能な
不揮発性半導体メモリセルMCは、Ｎチャンネル型の選択
MOSFETQ1、電気的に書き換え可能にプログラムされるＮ
チャンネル型MNOSトランジスタQ2、及びＮチャンネル型
分離用MOSFETQ3が順次直列接続されて構成され、その選
択MOSFETQ1のドレイン電極は代表的に示されているデー
タ線DLiに結合され、また、分離用MOSFETQ2のソース電
極は回路の接地端子に結合されている。選択MOSFETQ1の
ゲート電極は代表的に示されているワード線WLiに結合
され、また、MNOSトランジスタQ2のゲート電極は代表的
に示されている書き込み線PLiに結合され、更に、分離
用MOSFETQ3のゲート電極は代表的に示されている制御線
CLiに結合されている。尚、実際には上記データ線は列
方向に複数本設けられ、メモリセルアレイにおける同一
列のメモリセルが当該列のデータ線に共通接続され、ま
た、上記ワード線、書き込み線、及び制御線は、行方向
に夫々複数本設けられていて、メモリセルアレイにおけ
る同一行のメモリセルが当該行の各線に共通接続されて
いる。
性半導体メモリセルがマトリクス配置されて成るメモリ
セルアレイを有するが、第１図には代表的に１つのメモ
リセルMCが示されている。この電気的に書き換え可能な
不揮発性半導体メモリセルMCは、Ｎチャンネル型の選択
MOSFETQ1、電気的に書き換え可能にプログラムされるＮ
チャンネル型MNOSトランジスタQ2、及びＮチャンネル型
分離用MOSFETQ3が順次直列接続されて構成され、その選
択MOSFETQ1のドレイン電極は代表的に示されているデー
タ線DLiに結合され、また、分離用MOSFETQ2のソース電
極は回路の接地端子に結合されている。選択MOSFETQ1の
ゲート電極は代表的に示されているワード線WLiに結合
され、また、MNOSトランジスタQ2のゲート電極は代表的
に示されている書き込み線PLiに結合され、更に、分離
用MOSFETQ3のゲート電極は代表的に示されている制御線
CLiに結合されている。尚、実際には上記データ線は列
方向に複数本設けられ、メモリセルアレイにおける同一
列のメモリセルが当該列のデータ線に共通接続され、ま
た、上記ワード線、書き込み線、及び制御線は、行方向
に夫々複数本設けられていて、メモリセルアレイにおけ
る同一行のメモリセルが当該行の各線に共通接続されて
いる。
上記データ線DLiは、Ｎチャンネル型のカラムスイッ
チMOSFETQ4を介して共通データ線CLDに共通接続され、
その共通データ線CDLには、図示しない差動増幅型のセ
ンスアンプなどが結合されている。
チMOSFETQ4を介して共通データ線CLDに共通接続され、
その共通データ線CDLには、図示しない差動増幅型のセ
ンスアンプなどが結合されている。
メモリセルに対するプログラム又はデータ読み出し時
におけるメモリセルの選択は、行方向のメモリセルを選
択するためのアドレス信号が供給される図示しないロウ
アドレスデコーダ回路の出力による上記選択MOSFETQ1の
スイッチ動作と、列方向のメモリセルを選択するための
アドレス信号が供給される図示しないカラムアドレスデ
コーダ回路の出力による上記カラムスイッチMOSFETQ4の
スイッチ動作とによって行われる。そのようにして選択
されたメモリセルに対するプログラム動作は、MNOSトラ
ンジスタQ2に対する論理「１」の書き込み状態と、論理
「０」の消去状態との２通りの状態をプログラムする動
作であり、そのプログラム動作時においては、上記選択
MOSFETQ1はオン状態にされると共に、分離用MOSFETQ3は
オフ状態にされ、基本的に、書き込み時には、選択され
たMNOSトランジスタQ2のゲート電極に正の高電圧が印加
されて、そのしきい値電圧が正の比較的大きな値にプロ
グラムされる。一方、消去動作時においては、選択され
たMNOSトランジスタQ2のゲート電極に比較的低い電圧が
印加されて、そのしきい値電圧が小さな値にプログラム
される。また、そのようにしてプログラムされたメモリ
セルからデータを読み出すときは、選択されたメモリセ
ルの選択MOSFETQ1及び分離用MOSFETQ3は共にオン状態に
され、基本的には、選択されたMNOSトランジスタQ2ゲー
ト電極に接地電位が供給される。そうすると、書き込み
プログラムされているメモリセルに対してはドレイン電
流が流れず、また、消去プログラムされているメモリセ
ルに対してはドレイン電流が流れ、そのドレイン電流の
有無が上記図示しないセンスアンプによって判別される
ことにより、選択されたメモリセルのプログラム状態が
判別される。
におけるメモリセルの選択は、行方向のメモリセルを選
択するためのアドレス信号が供給される図示しないロウ
アドレスデコーダ回路の出力による上記選択MOSFETQ1の
スイッチ動作と、列方向のメモリセルを選択するための
アドレス信号が供給される図示しないカラムアドレスデ
コーダ回路の出力による上記カラムスイッチMOSFETQ4の
スイッチ動作とによって行われる。そのようにして選択
されたメモリセルに対するプログラム動作は、MNOSトラ
ンジスタQ2に対する論理「１」の書き込み状態と、論理
「０」の消去状態との２通りの状態をプログラムする動
作であり、そのプログラム動作時においては、上記選択
MOSFETQ1はオン状態にされると共に、分離用MOSFETQ3は
オフ状態にされ、基本的に、書き込み時には、選択され
たMNOSトランジスタQ2のゲート電極に正の高電圧が印加
されて、そのしきい値電圧が正の比較的大きな値にプロ
グラムされる。一方、消去動作時においては、選択され
たMNOSトランジスタQ2のゲート電極に比較的低い電圧が
印加されて、そのしきい値電圧が小さな値にプログラム
される。また、そのようにしてプログラムされたメモリ
セルからデータを読み出すときは、選択されたメモリセ
ルの選択MOSFETQ1及び分離用MOSFETQ3は共にオン状態に
され、基本的には、選択されたMNOSトランジスタQ2ゲー
ト電極に接地電位が供給される。そうすると、書き込み
プログラムされているメモリセルに対してはドレイン電
流が流れず、また、消去プログラムされているメモリセ
ルに対してはドレイン電流が流れ、そのドレイン電流の
有無が上記図示しないセンスアンプによって判別される
ことにより、選択されたメモリセルのプログラム状態が
判別される。
本実施例のEEPROMにおいては、上記したようにMNOSト
ランジスタを含むメモリセルに対するプログラム状態を
変更する場合、メモリセルアレイにおける同一行のメモ
リセルに対するプログラム状態の変更を一括して行うた
めの構成が備えられている。例えば、代表的に示されて
いるデータ線DLiと電源端子Vddとの間に、Ｐチャンネル
型プリチャージMOSFETQ5とＰチャンネル型カットオフMO
SFETQ6とが直列接続され、その結合ノードにフリップフ
ロップ回路によって構成されるデータラッチ回路DLTが
結合されている。このデータラッチ回路DLTは、特に制
限されないが、Ｐチャンネル型MOSFETQ7とＮチャンネル
型MOSFETQ8から構成される相補型MOSインバータ回路
と、Ｐチャンネル型MOSFETQ9とＮチャンネル型MOSFETQ1
0から構成される相補型MOSインバータ回路との入出力端
子が相互に交差結合されて構成されている。斯る構成に
おいて、メモリセルに対するプログラム状態の変更時に
は、先ず、上記プリチャージMOSFETQ5及びカットオフMO
SFETQ6を共にオン状態にしてデータ線DLiを電源電圧レ
ベルにプリチャージし、次いで、プリチャージMOSFETQ5
をオフ状態にしてから、所定行の各メモリセルからデー
タを一旦読み出してそれをデータラッチ回路DLTにラッ
チする。データラッチ回路DLTにラッチされたデータ
は、図示しない判別回路により、新たにプログラムすべ
きデータとの一致、不一致が判別され、不一致であるメ
モリセルに対してそのプログラム状態を変更するように
される。その場合に、データラッチ回路DLTにラッチさ
れるデータが論理上のハイレベルデータであるときは、
当該データラッチ回路DLTは、そのときオン状態を採るM
OSFETQ7を介してデータ線DLiに電流を供給して、それを
電源電圧レベルまで不所望に充電することになる。
ランジスタを含むメモリセルに対するプログラム状態を
変更する場合、メモリセルアレイにおける同一行のメモ
リセルに対するプログラム状態の変更を一括して行うた
めの構成が備えられている。例えば、代表的に示されて
いるデータ線DLiと電源端子Vddとの間に、Ｐチャンネル
型プリチャージMOSFETQ5とＰチャンネル型カットオフMO
SFETQ6とが直列接続され、その結合ノードにフリップフ
ロップ回路によって構成されるデータラッチ回路DLTが
結合されている。このデータラッチ回路DLTは、特に制
限されないが、Ｐチャンネル型MOSFETQ7とＮチャンネル
型MOSFETQ8から構成される相補型MOSインバータ回路
と、Ｐチャンネル型MOSFETQ9とＮチャンネル型MOSFETQ1
0から構成される相補型MOSインバータ回路との入出力端
子が相互に交差結合されて構成されている。斯る構成に
おいて、メモリセルに対するプログラム状態の変更時に
は、先ず、上記プリチャージMOSFETQ5及びカットオフMO
SFETQ6を共にオン状態にしてデータ線DLiを電源電圧レ
ベルにプリチャージし、次いで、プリチャージMOSFETQ5
をオフ状態にしてから、所定行の各メモリセルからデー
タを一旦読み出してそれをデータラッチ回路DLTにラッ
チする。データラッチ回路DLTにラッチされたデータ
は、図示しない判別回路により、新たにプログラムすべ
きデータとの一致、不一致が判別され、不一致であるメ
モリセルに対してそのプログラム状態を変更するように
される。その場合に、データラッチ回路DLTにラッチさ
れるデータが論理上のハイレベルデータであるときは、
当該データラッチ回路DLTは、そのときオン状態を採るM
OSFETQ7を介してデータ線DLiに電流を供給して、それを
電源電圧レベルまで不所望に充電することになる。
このようにしてデータ線DLiが予め不所望に充電され
た状態で、それに引き続いてデータ読み出し動作が開始
されるとき、当該データ線DLiにロウレベルのデータが
読み出されると、そのデータ線DLiは、選択されたメモ
リセルを介して電源電圧レベルから接地レベルまで放電
されなければならず、それによって、読みだしデータの
ロウレベル確定が遅延されるおそれがあるが、本実施例
においては、そのような読み出しデータレベルの確定遅
延を防止するために、各データ線DLiに、接地端子に至
るリーク電流パスLPを結合すると共に、データの読み出
し開始前におけるデータ線DLiの充電電位を、読み出し
データのハイレベル及びロウレベルに対して中間の電位
に維持可能なＰチャンネル型負荷MOSFETQ11を上記リー
ク電流パスLPに介在させる。上記負荷MOSFETQ11のゲー
ト電極には、電源端子Vddと接地端子との間に直列接続
された１対のＰチャンネル型コントロールMOSFETQ12及
びQ13の結合ノードに接続されている。コントロールMOS
FETQ12は制御信号φ１によってスイッチ制御され、ま
た、コントロールMOSFETQ13は制御信号φ２によってス
イッチ制御されるが、メモリセルに対するプログラム時
に上記プリチャージMOSFETQ5が制御信号φ３によってオ
フ状態にされ、且つ、カットオフMOSFETQ6が制御信号φ
４によってオン状態にされているとき、それに呼応して
制御信号φ１及びφ２は共にロウレベルにされる。それ
によって、１対のコントロールMOSFETQ12及びQ13がオン
状態にされることにより、負荷MOSFETQ11のゲート電極
には、概ね接地電位に対してコントロールMOSFETQ13の
しきい値電圧分だけ電源電圧側にシフトした電位が供給
される。したがって、負荷MOSFETQ11は、そのときのゲ
ート電圧に応じたスイッチ状態が達成されることになる
ので、そのスイッチ状態は、非飽和領域においてオン・
オフ状態の概ね中間状態とされる。斯るスイッチ状態に
おける負荷MOSFETQ11のコンダクタンスは、上記オン状
態にスイッチ制御されているMOSFETQ7からデータ線DLi
に供給される充電電流をある程度流しながら、そのデー
タ線DLiのレベルを電源電圧レベルと接地レベルとの概
ね中間のレベルに維持するように設定されている。
た状態で、それに引き続いてデータ読み出し動作が開始
されるとき、当該データ線DLiにロウレベルのデータが
読み出されると、そのデータ線DLiは、選択されたメモ
リセルを介して電源電圧レベルから接地レベルまで放電
されなければならず、それによって、読みだしデータの
ロウレベル確定が遅延されるおそれがあるが、本実施例
においては、そのような読み出しデータレベルの確定遅
延を防止するために、各データ線DLiに、接地端子に至
るリーク電流パスLPを結合すると共に、データの読み出
し開始前におけるデータ線DLiの充電電位を、読み出し
データのハイレベル及びロウレベルに対して中間の電位
に維持可能なＰチャンネル型負荷MOSFETQ11を上記リー
ク電流パスLPに介在させる。上記負荷MOSFETQ11のゲー
ト電極には、電源端子Vddと接地端子との間に直列接続
された１対のＰチャンネル型コントロールMOSFETQ12及
びQ13の結合ノードに接続されている。コントロールMOS
FETQ12は制御信号φ１によってスイッチ制御され、ま
た、コントロールMOSFETQ13は制御信号φ２によってス
イッチ制御されるが、メモリセルに対するプログラム時
に上記プリチャージMOSFETQ5が制御信号φ３によってオ
フ状態にされ、且つ、カットオフMOSFETQ6が制御信号φ
４によってオン状態にされているとき、それに呼応して
制御信号φ１及びφ２は共にロウレベルにされる。それ
によって、１対のコントロールMOSFETQ12及びQ13がオン
状態にされることにより、負荷MOSFETQ11のゲート電極
には、概ね接地電位に対してコントロールMOSFETQ13の
しきい値電圧分だけ電源電圧側にシフトした電位が供給
される。したがって、負荷MOSFETQ11は、そのときのゲ
ート電圧に応じたスイッチ状態が達成されることになる
ので、そのスイッチ状態は、非飽和領域においてオン・
オフ状態の概ね中間状態とされる。斯るスイッチ状態に
おける負荷MOSFETQ11のコンダクタンスは、上記オン状
態にスイッチ制御されているMOSFETQ7からデータ線DLi
に供給される充電電流をある程度流しながら、そのデー
タ線DLiのレベルを電源電圧レベルと接地レベルとの概
ね中間のレベルに維持するように設定されている。
したがって、データラッチ回路DLTを介してメモリセ
ルに対するプログラム状態を変更する場合に、データラ
ッチ回路DLTにラッチされるデータが論理上のハイレベ
ルデータであるとき、それに呼応してオン状態を採るMO
SFETQ7を介してデータ線DLiに電流が供給されても、そ
のデータ線DLiの電位は、概ね電源電圧レベルと接地レ
ベルとの中間のレベルに維持されるから、それに引き続
いてデータ読み出し動作が開始されるとき、当該データ
線DLiにロウレベル或いはハイレベルの何れのデータが
読み出されても、言い換えるなら、書き込みプログラム
状態のMNOSトランジスタが選択されてドレイン電流が流
れなくても、また、消去プログラム状態のMNOSトランジ
スタが選択されてドレイン電流が流れても、そのデータ
線DLiのレベルは、選択されたMNOSトランジスタのプロ
グラム状態に応じて即座に充放電されて、読み出しデー
タレベルの確定時期が早められる。
ルに対するプログラム状態を変更する場合に、データラ
ッチ回路DLTにラッチされるデータが論理上のハイレベ
ルデータであるとき、それに呼応してオン状態を採るMO
SFETQ7を介してデータ線DLiに電流が供給されても、そ
のデータ線DLiの電位は、概ね電源電圧レベルと接地レ
ベルとの中間のレベルに維持されるから、それに引き続
いてデータ読み出し動作が開始されるとき、当該データ
線DLiにロウレベル或いはハイレベルの何れのデータが
読み出されても、言い換えるなら、書き込みプログラム
状態のMNOSトランジスタが選択されてドレイン電流が流
れなくても、また、消去プログラム状態のMNOSトランジ
スタが選択されてドレイン電流が流れても、そのデータ
線DLiのレベルは、選択されたMNOSトランジスタのプロ
グラム状態に応じて即座に充放電されて、読み出しデー
タレベルの確定時期が早められる。
尚、上記制御信号φ１及びφ２は、読み出し動作中に
おいては夫々ロウレベル及びハイレベルにされ、それに
よって負荷MOSFETQ11は完全にオフ状態にされるから、
当該負荷MOSFETQ11が読み出しデータのレべルに影響を
与えることはない。
おいては夫々ロウレベル及びハイレベルにされ、それに
よって負荷MOSFETQ11は完全にオフ状態にされるから、
当該負荷MOSFETQ11が読み出しデータのレべルに影響を
与えることはない。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）データラッチ回路DLTを介してメモリセルに対す
るプログラム状態を変更する場合に、データラッチ回路
DLTにラッチされるデータが論理上のハイレベルデータ
であるとき、それに呼応してオン状態を採るMOSFETQ7を
介してデータ線DLiに電流が供給されても、そのデータ
線DLiの電位は、オン状態のコントロールMOSFETQ13のし
きい値電圧分だけ電源電圧側にシフトした電位が供給さ
れる負荷MOSFETQ11の中間的なオン・オフスイッチ状態
により、概ね電源電圧レベルと接地レベルとの中間のレ
ベルに維持されるから、それに引き続いてデータ読み出
し動作が開始されるとき、当該データ線DLiにロウレベ
ル或いはハイレベルの何れのデータが読み出されても、
そのデータ線DLiのレベルは、選択されたMNOSトランジ
スタのプログラム状態に応じて即座に充放電されて、読
み出しデータレベルの早期確定を達成することができ
る。
るプログラム状態を変更する場合に、データラッチ回路
DLTにラッチされるデータが論理上のハイレベルデータ
であるとき、それに呼応してオン状態を採るMOSFETQ7を
介してデータ線DLiに電流が供給されても、そのデータ
線DLiの電位は、オン状態のコントロールMOSFETQ13のし
きい値電圧分だけ電源電圧側にシフトした電位が供給さ
れる負荷MOSFETQ11の中間的なオン・オフスイッチ状態
により、概ね電源電圧レベルと接地レベルとの中間のレ
ベルに維持されるから、それに引き続いてデータ読み出
し動作が開始されるとき、当該データ線DLiにロウレベ
ル或いはハイレベルの何れのデータが読み出されても、
そのデータ線DLiのレベルは、選択されたMNOSトランジ
スタのプログラム状態に応じて即座に充放電されて、読
み出しデータレベルの早期確定を達成することができ
る。
（２）上記作用効果より、EEPROMにおけるアクセス時間
の短縮化に寄与することができる。
の短縮化に寄与することができる。
以上本発明者によつてなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。
例えば、上記実施例では、Ｐチャネル型の負荷MOSFET
をスイッチ制御するコントロールMOSFETとして直列接続
した１対のＰチャンネル型MOSFETを用いたが、それに限
定されるものではなく、当該Ｐチャネル型の負荷MOSFET
のゲート電極に、それを中間的なオン・オフスイッチ状
態にし得る電位を選択的に供給可能な種々の回路構成に
変更することができる。また、ラッチ回路は上記実施例
で説明した相補型MOS回路による構成に限定されずに種
々変更可能である。
をスイッチ制御するコントロールMOSFETとして直列接続
した１対のＰチャンネル型MOSFETを用いたが、それに限
定されるものではなく、当該Ｐチャネル型の負荷MOSFET
のゲート電極に、それを中間的なオン・オフスイッチ状
態にし得る電位を選択的に供給可能な種々の回路構成に
変更することができる。また、ラッチ回路は上記実施例
で説明した相補型MOS回路による構成に限定されずに種
々変更可能である。
以上の説明では主として本発明者によつてなされた発
明をその背景となった利用分野であるEEPROMに適用した
場合について説明したが、それに限定されるものではな
く、種々の半導体記憶装置に適用することができる。本
発明は、少なくとも、データ線に不所望な充電電荷が供
給され得る条件のものに適用することができる。
明をその背景となった利用分野であるEEPROMに適用した
場合について説明したが、それに限定されるものではな
く、種々の半導体記憶装置に適用することができる。本
発明は、少なくとも、データ線に不所望な充電電荷が供
給され得る条件のものに適用することができる。
本願において開示された発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、メモリセルが結合されたデータ線にリーク
電流パスを結合すると共に、データの読み出し開始前に
おけるデータ線の充電電位を、読み出しデータのハイレ
ベル及びロウレベルに対して所望の中間電位に維持する
スイッチ制御可能な負荷素子を上記リーク電流パスに介
在させるものであるから、データ線に不所望な充電電流
が供給されても、当該電流は、データ読み出し動作開始
前の負荷素子のスイッチ動作により、リーク電流パスを
介して流されることにより、そのときのデータ線のレベ
ルは、論理上のハイレベル及びロウレベルの中間レベル
に維持され、それによって、当該データ線にロウレベル
のデータが読み出されるときに、その読み出しデータの
ロウレベル確定時期の遅延を防止し、その結果として、
メモリセルが結合されているデータ線に不所望な充電電
荷が供給されても、それがデータの読み出し速度に影響
を与えないようにすることができる。
電流パスを結合すると共に、データの読み出し開始前に
おけるデータ線の充電電位を、読み出しデータのハイレ
ベル及びロウレベルに対して所望の中間電位に維持する
スイッチ制御可能な負荷素子を上記リーク電流パスに介
在させるものであるから、データ線に不所望な充電電流
が供給されても、当該電流は、データ読み出し動作開始
前の負荷素子のスイッチ動作により、リーク電流パスを
介して流されることにより、そのときのデータ線のレベ
ルは、論理上のハイレベル及びロウレベルの中間レベル
に維持され、それによって、当該データ線にロウレベル
のデータが読み出されるときに、その読み出しデータの
ロウレベル確定時期の遅延を防止し、その結果として、
メモリセルが結合されているデータ線に不所望な充電電
荷が供給されても、それがデータの読み出し速度に影響
を与えないようにすることができる。
第１図は本発明に係る半導体記憶装置の１実施例を要部
によって示す回路図である。 MC……メモリセル、DTL……データラッチ回路、DLi……
データ線、WLi……ワード線、PLi……書き込み線、CLi
……コントロール線、Q1……選択MOSFET、Q2……MNOSト
ランジスタ、Q3……分離用トランジスタ、Q5……プリチ
ャージMOSFET、Q6……カットオフMOSFET、LP……リーク
電流パス、Q11……負荷MOSFET、Q12及びQ13……コント
ロールMOSFET。
によって示す回路図である。 MC……メモリセル、DTL……データラッチ回路、DLi……
データ線、WLi……ワード線、PLi……書き込み線、CLi
……コントロール線、Q1……選択MOSFET、Q2……MNOSト
ランジスタ、Q3……分離用トランジスタ、Q5……プリチ
ャージMOSFET、Q6……カットオフMOSFET、LP……リーク
電流パス、Q11……負荷MOSFET、Q12及びQ13……コント
ロールMOSFET。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺沢 正明 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 氏家 和聡 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (56)参考文献 特開 昭56−163587（ＪＰ，Ａ) 特開 昭59−135698（ＪＰ，Ａ) 特開 昭60−52999（ＪＰ，Ａ)
Claims (1)
- 【請求項１】それぞれそのソース・ドレイン経路が順に
直列接続された選択MOSFET、MNOSトランジスタ、及び分
離用MOSFETからなる複数のメモリセルと、同じ列に配置
された上記複数のメモリセルにおいて上記選択MOSFETの
ドレインが接続されたデータ線と、同じ行に配置された
上記複数のメモリセルにおいて、上記選択MOSFETのゲー
トが接続されたワード線、上記MNOSトランジスタのゲー
トが接続された書き込み線、及び上記分離用MOSFETのゲ
ートが接続されたコントロール線とを有するメモリアレ
イと、 第１のタイミング信号により制御され、そのソースが電
源電圧に接続されてなる第１のコントロールMOSFET及び
第２のタイミング信号により制御され、そのソースが上
記第１のコントロールMOSFETのドレインに接続され、そ
のドレインが回路の接地電位に接続された第２のコント
ロールMOSFETからなる制御回路と、 上記制御回路の第１と第２のコントロールMOSFETの結合
点の電位がゲートに印加され、そのドレインが回路の接
地電位に接続され、そのソースが上記データ線に接続さ
れてなる負荷MOSFETと、 第３のタイミング信号により制御されて電源電圧をプリ
チャージ電圧として出力するプリチャージMOSFETと、 第４のタイミング信号により制御され、上記プリチャー
ジMOSFETと直列形態とされて上記データ線に接続される
カットMOSFETと、 上記プリチャージMOSFETと上記カット用MOSFETの接続点
に一方の入出力ノードが接続され、かかる一方の入出力
ノードの電位に従って記憶情報が決められ、その入力と
出力とが互いに交差接続されてなるCMOSインバータ回路
からなるデータラッチ回路とを備えてなり、 上記メモリセルの書き換えにおいて、上記１つの行に対
応したメモリセルの記憶情報を読み出して上記データラ
ッチ回路に記憶させ、上記１つの行に対応したメモリセ
ルの消去動作を行い、上記消去動作の前又は後に上記デ
ータラッチ回路のうちの必要な部分に書き換えデータを
記憶させ、しかる後に上記データラッチ回路の保持デー
タに基づいて上記１つの行に対応したメモリセルの書込
み動作を行うことが可能とされるとともに、 上記メモリセルの記憶情報を読み出すときには、第３と
第４のタイミング信号により上記プリチャージMOSFETと
上記カットMOSFETを通してデータ線を電源電圧にプリチ
ャージさせ、 第１と第２のタイミング信号により第１と第２のコント
ロールMOSFETをオン状態にして、その結合点の電位と上
記負荷MOSFETのしきい値電圧に対応してデータ線の中間
電位に設定してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554787A JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554787A JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204597A JPS63204597A (ja) | 1988-08-24 |
| JP2595228B2 true JP2595228B2 (ja) | 1997-04-02 |
Family
ID=12444753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3554787A Expired - Fee Related JP2595228B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595228B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
| JP2668150B2 (ja) * | 1990-05-23 | 1997-10-27 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913117B2 (ja) * | 1980-05-19 | 1984-03-27 | 株式会社東芝 | 半導体メモリ |
-
1987
- 1987-02-20 JP JP3554787A patent/JP2595228B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204597A (ja) | 1988-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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