KR19980060876A - 메모리 장치용 휴즈 옵션 회로 - Google Patents

메모리 장치용 휴즈 옵션 회로 Download PDF

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Abstract

휴즈와, 휴즈의 일단부와 연결된 드레인과 접지전원과 연결된 소으스를 갖는 제 1 NMOS 트랜지스터와, PMOS 트랜지스터 및 제 2 NMOS 트랜지스터로 이루어지며 그 공통 게이트는 제 1 NMOS 트랜지스터의 드레인과 연결되어있는 CMOS 인버터와, CMOS 인버터의 출력단과 연결된 제 1 반전 증폭기를 구비하는 종래의 메모리 장치용 휴즈 옵션 회로에, 제 1 NMOS 트랜지스터의 드레인과 연결된 드레인, 접지전원과 연결된 소오스, 제어 신호과 인가되는 게이트로 이루어진 제 3 NMOS 트랜지스터와, 제어 신호를 발생시키는 제어 신호 발생기를 더 포함하는 본 발명의 메모리 장치용 휴즈 옵션 회로를 제공함으로써, 휴즈의 연결 상태를 완벽히 판별하여 반도체 장치의 수율을 개선시켰다.

Description

메모리 장치용 휴즈 옵션 회로
본 발명은 메모리 장치에 사용되는 휴즈 옵션 회로(fuse option circuit)에 관한 것이다.
일반적으로, 휴즈 옵션 회로는 휴즈의 연결 상태를 판별하는 회로로써, 도 1은 종래의 휴즈 옵션 회로도이다.
도시된 것처럼, 전원 전압(VCC)과 제 1 NMOS 트랜지스터(11)의 드레인 단자(A) 사이에 휴즈가 연결된다. 제 1 NMOS 트랜지스터(11)와 드레인 단자(A)는 직렬로 연결된 PMOS 트랜지스터(13)와 제 2 NMOS 트랜지스터(12)의 공통 게이트 단자에 연결되어 있다. PMOS 트랜지스터(13)와 제 2 NMOS 트랜지스터(12)는 CMOS 인버터를 형성한다. CMOS 인버터의 출력단자(B)는 휴즈와 연결되어있는 제 1 NMOS 트랜지스터(11)의 게이트 단자와 연결되며, 또한 제 1반전 증폭기(14)의 입력단과도 연결된다.
종래 기술의 회로도인 도 1은 전원 전압(VCC)과 제 1 NMOS 트랜지스터(11)의 드레인 단자(A) 사이의 휴즈가 연결된 상태를 나타내며, 도 2는 휴즈가 컷팅된 상태를 나타낸다.
이하, 도 1 및 도 2를 참조하여 종래의 휴즈 옵션 회로의 동작을 상술한다.
휴즈(1)가 연결되어 있는 도 1에 있어서, 전원 전압(VCC)은 휴즈(1)를 통하여 단자(A)의 전위를 하이 레벨로 만든다. 단자(A)의 하이 레벨 전위는 제 1 PMOS 트랜지스터(13)와 제 2 NMOS 트랜지스터(12)로 이루어진 CMOS 인버터의 출력단자(B)를 로우 레벨 전위로 출력시킨다. 이렇게 출력된 단자(B)의 로우 레벨 전위는 휴즈(1)와 직렬로 연결되어 있는 제 1 NMOS 트랜지스터(11)의 게이트에 인가되어 제 1 NMOS 트랜지스터(11)의 상태를 턴오프로 유지시킴과 동시에, 제 1반전 증폭기(14)의 입력단에 인가되어 제 1반전 증폭기(14)의 출력단으로 VCC 전위를 출력시킨다.
휴즈가 컷팅되어 있는 도 2에 있어서, 단자(A)는 플로우팅 되어 있는 상태이지만, 실질적으로는 단자(A)와 기판간의 접합을 통하여 접합 누설 전류가 통하게 되며, 이 때문에 단자(A)의 전위는 접지 전위인 VSS로 된다. 상기 단자(A)의 접지전위(VSS)는 CMOS 인버터와 제 1반전 증폭기(14)를 거쳐 제 1반전 증폭기(14)의 출력단으로 VSS 전위를 출력하게한다.
이처럼, 휴즈 옵션 회로는 휴즈의 연결 유무 상태에 따라서 그 출력되는 출력전위가 하이 레벨인 VCC 또는 접지전위인 VSS를 나타내게 된다. 그러나, 이러한 휴즈 옵션 회로에는 다음과 같은 문제점이 있다.
도 3과 관련하여, 종래 휴즈 옵션 회로의 문제점을 기술한다.
도 3은 도 1의 휴즈가 완전하게 컷팅되지 않아서 고저항(R) 상태로 남아 있는 불완전한 휴즈 컷팅 상태를 나타낸다. 휴즈가 완전 하게 컷팅된 상태를 나타내는 도 2에 있어서는, 단자(A)의 전위는 접합 누설 전류의 영향으로 VSS를 유지하게 되는 반면에, 휴즈의 불완전한 컷팅 상태를 나타내는 도 3에 있어서는, 전원 전압(VCC)으로 부터 고저항(R)을 통하여 전류가 흐르며, 이 전류는 단자(A)와 기판간의 접합 부분은 경유하여 누설되게 된다. 이때, 불안정한 값을 나타내는 고저항(R)대 기판과 연결되는 상기 접합 부분의 등가 저항간의 비율에 따라서, 휴즈 옵션 회로의 출력 전압은 VCC 또는 VSS로 불안정한 상태를 나타내게 된다. 즉, 상기 접합 부분의 등 저항에 대한 상기 고저항(R)의 값이 상대적으로 매우 큰 경우에는, 도 2의 경우와 유사하게 되며, 따라서 회로의 출력은 VSS로 되어 안정된 동작을 하게되지만, 상기 접합 부분의 등가 저항에 대한 상기 고저항(R)의 값이 상대적으로 작은 경우에는, 단자(A)의 전위가 하이레벨로 되고 회로의 출력은 VCC로 되어, 휴즈 옵션 회로는 오동작을 초래하게 된다. 그 외에도, 상기 접합 부분의 등가 저항과 상기 고저항(R)의 값이 비슷한 경우에도, 출력은 불안정되어 VCC 또는 VSS로 교차되면서 오동작을 하게 되는 경우가 있다. 이러한 제반 사정으로 인하여, 생산성 측면에서 수율이 저하되는 문제점이 발생하게 된다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 휴즈의 컷팅 상태가 불완전 한 경우에도 휴즈 옵션 회로의 기능을 완벽히 수행해낼 수 있는 휴즈 옵션 회로를 제공하여 수율을 개선시키는 것이다.
도 1은 휴즈가 연결되어 있는 종래의 휴즈 옵션 회로.
도 2는 휴즈가 컷팅되어 있는 종래의 휴즈 옵션 회로.
도 3은 불완전한 휴즈 컷팅 상태를 나타내는 종래의 휴즈 옵션 회로.
도 4는 휴즈가 연결되어 있는 본 발명의 휴즈 옵션 회로.
도 5는 불완전한 휴즈 컷팅 상태를 나타내는 본 발명의 휴즈 옵션 회로.
도 6은 본 발명의 NMOS 게이트에 인가되어 제어 신호를 설명하기 위한 제어 신호 발생기와 그 신호 파형도.
도 7은 본 발명의 NMOS 게이트에 인가되어 제어 신호를 설명하기 위한 또 다른 제어 신호 발생기와 그 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 휴즈11, 12, 41 : NMOS 트랜지스터
13, 61, 62 : PMOS 트랜지스터14, 63, 71, 72, 73, 75 : 반전 증폭기
본 발명의 목적, 특징과 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 상기 목적을 달성하기 위하여, 본 발명에서는 도 4에 도시된 것처럼 새로운 제어 신호를 수신하는 제 3 NMOS 트랜지스터(41)를 추가로 구비한다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 휴즈 옵션 회로를 도시하는 것으로, 종래 회로에 대하여, PMOS 트랜지스터(13)와 제 2 NMOS 트랜지스터(12)의 공통 게이트 단자이며, 동시에 휴즈(1)와 제 1 NMOS 트랜지스터(11)의 드레인과의 연결 단자인 단자(A)에, 제어 신호 발생기에 의하여 소정의 제어 신호가 인가되는 게이트와 접지전원과 연결된 소오스와 상기 단자(A)와 연결된 드레인을 갖는 새로운 제 3 NMOS 트랜지스터(41)를 첨가하였다.
휴즈(1)가 연결된 상태에서, 휴즈 옵션 회로의 출력이 VCC로 되기 위해서는, 단자(A)의 전압이 하이 레벨을 유지해야 한다.
본 발명 회로에 있어서, 휴즈의 저항값보다 소정의 제어 신호가 인가 되는 제 3 NMOS 트랜지스터(41)의 저항값이 훨씬 더 크게되면, 단자(A)의 전압은 하이 레벨을 유지하게 되어 제대로 동작하게 된다.
도 5는 휴즈가 불완전한 컷팅된 상태를 나타낸다. 휴즈가 컷팅된 상태에서의 전원전압과 단자(A)간의 저항값을 R2로 표시하였을때, 본 발명의 휴즈 옵션 회로가 안정된 동작을 하기 위해서는 출력이 접지전위인 VSS가 되어야 한다. 본 발명 회로에 있어서, 저항값(R2)이 소정의 제어 신호가 인가되는 제 3 NMOS 트랜지스터(41)의 저항값보다 훨씬 더 크게 되면, 단자(A)의 전압은 로우 레벨을 유지하게 되어 제대로 동작하게 된다. 즉, 소정의 게이트 전압이 인가되는 제 3 NMOS 트랜지스터(41)의 사이즈를 조절하여 저항값(R2) 보다 더 작게 하면, 단자(A)의 전위는 VCC/2 이하로 되어 제 1반전 증폭기(14)의 출력은 로우 레벨인 VSS가 되어 정상 동작을 하게 된다.
이처럼, 본 발명의 휴즈 옵션 회로에서는, 소정의 제어 신호가 인가되는 게이트와 휴즈와 연결된 드레인과 접지전원과 연결된 소오스를 갖는 제 3 NMOS (41)를 부가함으로써, 휴즈의 불완전한 컷팅에 의하여 종래의 휴즈 옵션 회로에서 발생하였던 회로의 오동작을 방지할 수 있다.
상기 제 3 NMOS 트랜지스터(41)의 게이트에 인가되는 제어 신호에 대하여 기술한다.
도 6은 게이트에 인가되는 제어 신호를 설명하기 위한 제어 신호 발생기와 그 신호 파형도로써, 전원전압 인가시에 휴즈 옵션 회로의 휴즈 상태를 판별할 수 있는 제어 신호의 파형을 나타낸다.
도시된 바와 같이, 제어 신호 발새기는 제 2 PMOS 트랜지스터(61)와, 제 3 PMOS 트랜지스터(62)와, 제 2 반전 증폭기(63)로 이루어지며, 제 2 PMOS 트랜지스터(61)의 소오스는 전원전압과 연결되고, 게이트는 접지전원에 연결되며, 드레인은 제 3 PMOS 트랜지스터(62)의 소오스와 제 2 반전 증폭기(63)의 입력단에 연결되며, 제 3 PMOS 트랜지스터(62)의 게이트에는 전원전압에 종속된 전압원(VBB)이 안가되며, 제 2 반전 증폭기(63)의 출력단에서 제어 신호가 출력된다.
도 6의 신호 파형에서 알 수 있듯이, 전원전압이 턴온되면 전원 전압은 소정의 기울기로 VCC까지 상승하게되며, 이와 동시에 전원전원에 종속된 전압원(VBB)의 전위는 접지전위로부터 그 보다 더 낮은 소정 전위까지 내려가게 된다. 즉, 제 2 PMOS 트랜지스터(61)의 소오스에 전원전압이 인가되며 제 3 PMOS 트랜지스터(62)의 게이트에는 전원전압에 종속된 전압원의 출력이 인가되며, 도시된 출력 파형에 나타난 바와같이, 반전 증폭기를 통하여 톱니파형의 제어 신호가 출력된다.
종래의 휴즈 옵션 회로에서는 휴즈가 컷팅된 상태의 출력이 불안정 하였던 반면에, 도 4에 도시된 본 발명의 휴즈 옵션 회로는 도 6의 제어 신호 발생기에서 출력되는 제어 신호를 수신하는 제 3 NMOS 트랜지스터(41)를 사용함으로써, 휴즈의 연결 상태를 명확히 나타낸다.
즉, 휴즈가 연결되어 있는 경우에, 전원전압이 인가되면, 제 3 NMOS 트랜지스터(41)의 게이트에는 톱니파형의 제어 신호가 인가되어 제 3 NMOS 트랜지스터(41)는 도전 상태로 된다. 이때, 휴즈의 저항보다 제 3 NMOS 트랜지스터(41)의 등가 저항이 더 크기때문에 단자(A)의 전위는 하이 레벨을 유지하며, 따라서 반전 증폭기를 통한 휴즈 옵션 회로의 출력은 VCC를 유지하게 된다. 소정 시간이 지난후, 제어 신호는 접지전위를 유지하므로, 휴즈 옵션 회로의 출력은 변함없이 VCC이다.
휴즈가 컷팅되어 있는 경우에, 전원전압이 인가되면, 제 3 NMOS 트랜지스터(41)의 게이트에는 톱니파형의 제어 신호가 인가되어 제 3 NMOS 트랜지스터(41)는 도전 상태로 된다. 이때, 컷팅 상태에 있는 휴즈의 등가 저항이 제 3 NMOS 트랜지스터(41)의 등가 저항이 더 크기 때문에 단자(A)의 전위는 로우 레벨을 유지하며, 따라서 CMOS 인버터의 출력은 하이 레벨을 나타낸다. CMOS 인버터의 하이 레벨 출력은 제 1 NMOS (11)의 게이트로 인가되어 제 1 NMOS (11)를 도전 상태로 만든다. 소정 시간이 지나서 제어 신호가 접지 전위 상태가 되더라도 CMOS 인버터의 출력은 하이 레벨을 유지하기 때문에 회로의 동작에는 변화가 없으며, 따라서 반전 증폭기를 통한 휴즈 옵션 회로의 출력은 항상 로우 레벨인 VSS를 유지하게 된다.
도 7은 게이트에 인가되는 제어 신호를 설명하기 위한 제어 신호 발생기와 그 신호 파형도로써, 전원전압 인가후에 메모리 칩을 동작시키는 조건을 이용하는데 사용된다. 예를들어, DRAM 메모리 소자에 있어서, 200㎲ 경과후, 8 rasb 사이클 또는 8 리프레시 사이클을 실행하고 나서, 정상적인 리이드(read) 및 라이트(write)를 실행하도록 규정되어 있는데, 도 7 의 제어 신호 발생기는 상기 일예중에서 8 리프레시 사이클을 이용하는 경우에 사용되는 회로를 나타낸다. 도 7의 구성은 다음과 같다.
도 7 의 제어 신호 발생기는 직렬 연결된 제 3 반전 증폭기(71)와 제 4 반전 증폭기(72)와 제 5 반전 증폭기(73)와, 제 5 반전 증폭기(73)의 출력이 인가되는 NAND 소자(74)와, NAND 소자(74)의 출력이 인가되는 제 6 반전 증폭기(75)로 이루어지며, 제 3 반전 증폭기(71)의 입력단과 NAND 소자(74)의 또다른 입력단에는 외부 리프레시 명령에 반응한 리프레시 신호가 인가되며, 제 6 반전 증폭기(75)에서 제어 신호가 출력된다.
도 7 의 회로와 파형도에서 알 수 있는 바와같이, 외부 리프레시 명령 신호중에서 첫번째 명령에 응답하는 펄스 신호가 리프레시 신호이며, 이 리프레시 신호는 도 7 의 제어 신호 발생기의 입력단에 인가되어 본 발명의 휴즈 옵션 회로에 필요한 제어 신호를 발생시킨다. 펄스 신호로 출력되는 제어 신호는 도 6과 동일한 기능을 한다.
상술한 바와같이, 본 발명에서는 휴즈 옵션 회로의 입력단에 신호 제어 발생기의 출력을 수신하는 제 3 NMOS 트랜지스터(41)를 부가하여 휴즈 옵션 회로의 휴즈 상태를 명확히 함으로써, 메모리 장치의 수율을 개선시키는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 일예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 휴즈와, 휴즈의 일단부와 연결된 드레인과 접지전원과 연결된 소오스를 제 1 MOS 트랜지스터와, 제 2 MOS 트랜지스터 및 제 3 MOS 트랜지스터로 이루어지며 그 공통 게이트는 제 1 MOS 트랜지스터의 드레인과 연결되어 있는 인버터와, 인버터의 출력단과 연결된 제 1반전 증폭기를 구비하는 메모리 장치용 휴즈 옵션 회로에 있어서,
    상기 제 1 MOS 트랜지스터의 드레인과 연결된 드레인, 접지전원과 연결된 소오스, 제어 신호가 인가되는 게이트로 이루어진 제 4 MOS 트랜지스터와,
    상기 제어 신호를 발생시키는 제어 신호 발생기를 더 포함하는 것을 특징으로 하는 메모리 장치용 휴즈 옵션 회로.
  2. 제 1 항에 있어서, 상기 제어 신호 발생기는 제 5 MOS 트랜지스터와, 제 6 MOS 트랜지스터와, 제 2 반전 증폭기를 포함하며,
    상기 제 5 MOS 트랜지스터의 소오스는 전원전압과 연결되고, 게이트는 접지전원에 연결되며, 드레인은 상기 제 6 MOS 트랜지스터의 소오스와 상기 제 2 반전 증폭기의 입력단에 연결되며, 상기 제 6 MOS 트랜지스터의 게이트에 상기 전원전압에 종속된 전압원이 인가되며, 상기 제 2 반전 증폭기의 출력단에서 상기 제어 신호가 출력되는 것을 특징으로 하는 메모리 장치용 휴즈 옵션 회로.
  3. 제 2 항에 있어서, 상기 제 1 MOS 트랜지스터와 제 3 MOS 트랜지스터와 제 4 MOS 트랜지스터는NMOS 트랜지스터이며, 상기 제 2 MOS 트랜지스터 MOS 트랜지스터와 제 5 MOS 트랜지스터와 제 6 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 메모리 장치용 휴즈 옵션 회로.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제어 신호 발생기는 직렬 연결된 제 3 반전 증폭기와 제 4 반전 증폭기와 제 5 반전 증폭기와, 제 5 반전 증폭기의 출력이 인가되는 NAND 소자와, NAND 소자의 출력이 인가되는 제 6 반전 증폭기를 포함하며,
    상기 제 3 반전 증폭기의 입력단과 상기 NAND 소자의 또다른 입력단에는 외부 리프레시 명령에 반응한 리프레시 신호가 인가되며,
    상기 제 6 반전 증폭기에서 상기 제어 신호가 출력되는 것을 특징으로 하는 메모리 장치용 휴즈 옵션 회로.
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