KR101046288B1 - 클럭 발생 장치 - Google Patents

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Abstract

본 발명은 제 1 출력신호를 반전시키기 위한 제 1 인버터; 제 2 출력신호를 반전시키기 위한 제 2 인버터; 상기 제 1 및 제 2 인버터의 각 출력에 응답하여 서로 위상이 다른 상기 제 1 및 제 2 출력신호를 생성하는 펄스 생성부; 상기 제 1 또는 제 2 출력신호를 이용하여 서로 위상이 다른 제 1 및 제 2 클럭신호를 생성하는 수단; 상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 1인버터의 폴링타임을 제어하기 위한 제 1 폴링 타임 제어부; 및 상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 2 인버터의 폴링 타임을 제어하기 위한 제 2 폴링 타임 제어부를 포함하는 클럭 발생 회로를 제공한다.
클럭 발생, 오실레이터, OSC, 저항, PVT

Description

클럭 발생 장치{Clock generating device}
본 발명은 클럭 발생 장치에 관한 것으로, 특히 클럭 발생 장치에서 출력되는 클럭을 다시 이용하여 클럭 주기를 제어할 수 있는 클럭 발생 장치에 관한 것이다.
기술의 발전으로 전자 회로를 이용한 전자 제품이 늘어나고 있다. 전자 회로는 여러 개의 전자 회로를 구성하고 있는 소자들이 클럭신호에 동기화하여 동작해야 한다. 따라서 여러 소자들의 동기화를 위한 클럭을 발생시키는 클럭 발생 회로는 전자 회로를 구동시키는데 반드시 필요하다.
도 1은 일반적은 클럭 발생 회로를 나타낸다.
도 1을 참조하면, 클럭을 발생 회로(100)는 제 1 내지 제 5 인버터(IN1 내지 IN5), 제 1 및 제 2 저항(R1, R2), 제 1 및 제 2 커패시터(C1, C2), 제 1 및 제 2 비교기(COM1, COM2) 및 SR 래치(110)를 포함한다. SR 래치(110)는 제 1 및 제 2 NAND 게이트(NAND1, NAND2)를 포함한다.
제 1 인버터(IN1)는 전원전압과 노드(K1)에 직렬로 연결되는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)로 구성되고, 노드(K1)와 접지노드 사이에 제 1 저 항(R1)이 연결된다.
제 2 인버터(IN2)도 전원전압과 노드(K2)의 사이에 직렬로 연결되는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)로 구성되고, 노드(K2)와 접지노드 사이에 제 2 저항(R2)이 연결된다.
상기 제 1 및 제 2 저항(R1, R2)은 가변저항이다.
제 1 인버터(IN1)의 출력단인 노드(K3)와 접지노드 사이에는 제 1 커패시터(C1)가 연결되고, 제 2 인버터(IN2)의 출력단인 노드(K4)와 접지노드 사이에는 제 2 커패시터(C2)가 연결된다.
그리고 노드(K3)의 출력은 제 1 입력전압(Vin1)이고, 노드(K4)의 출력은 제 2 입력전압(Vin2)이다.
제 1 비교기(COM1)의 반전 단자(-)에는 제 1 입력전압(Vin1)이 입력되고, 제 1 비교기(COM1)의 비반전 단자(+)에는 기준전압(Vref)이 입력된다. 제 2 비교기(COM2)의 반전 단자(-)에는 제 2 입력전압(Vin2)이 입력되고, 제 2 비교기(COM2)의 비반전 단자(+)에는 기준전압(Vref)이 입력된다.
제 3 인버터(IN3)는 제 1 비교기(COM1)의 출력을 반전하여 출력하고, 제 3 인버터(IN3)의 출력은 SR 래치(110)의 /S 단으로 입력된다. 제 4 인버터(IN4)는 제 2 비교기(COM2)의 출력을 반전하여 출력하고, 제 4 인버터(IN4)의 출력은 SR 래치(120)의 /R 단으로 입력된다.
제 1 NAND 게이트(NAND1)와 제 2 NAND 게이트(NAND2)는 SR 래치(110)를 구성하고, 제 1 출력(Q)은 제 5 인버터(IN5)를 통해 반전 출력된다. 제 5 인버터(IN5) 의 출력이 클럭신호(clk)가 된다.
또한 제 1 출력(Q)은 제 2 인버터(IN2)로 입력되고, 제 2 출력(/Q)은 제 1 인버터(IN1)로 입력된다.
상기의 클럭 발생 회로(100)의 동작을 간략히 설명하면 다음과 같다.
제 1 비교기는 제 1 입력전압(Vin1)의 크기를 기준전압(Vref)과 비교하여 그 결과에 따라 '1' 또는 '0' 데이터에 해당하는 신호를 출력하고, 이 값은 제 3 인버터(IN3)를 통해서 SR 래치(110)를 거치면서 제 1 및 제 2 출력(Q, /Q)에 의해 피드백된다. 이 과정을 통해서 클럭신호(clk)가 발생된다.
여기서 클럭신호(clk)의 주기를 결정하는 요소는 제 1 및 제 2 인버터(IN1, IN2)의 폴링 타임(falling time)에 의해 결정된다. 제 1 및 제 2 인버터(IN1, IN2)의 폴링 타임은 공정변화, 온도 공전 전압 등의 변화(PVT; Process, Voltage, Temperature)에 의해 변경되고, 따라서 PVT 조건에 따라서 주기의 변화가 생긴다.
따라서 제 1 및 제 2 저항(R1, R2)에 의해서 제 1 및 제 2 인버터(IN1, IN2)의 폴링 타임을 변경함으로써 원하는 주기의 클럭신호(clk)를 만들어 낸다. 특히 제 1 및 제 2 저항(R1, R2)이 가변 저항이므로 저항값을 변경시킴으로써 주기 변경이 가능하다. 상기 제 1 및 제 2 저항(R1, R2)을 여러 개의 트리밍 저항을 이용해서 구현할 수 있다.
하지만 저항을 이용하여 주기를 변경하는 방법은 실제 데이터 값을 특정하여 저항값을 바꾸어야 하고, PVT 조건에 의한 영향의 범위가 크다면 이를 보완하기 위해 비교적 큰 개수의 트리밍 저항을 만들어야 하는 등의 문제가 생긴다.
따라서 본 발명이 이루고자 하는 기술적 과제는 클럭을 발생하는 회로의 자체의 PVT(Process, Voltage, Temperature)에 따라 변경하는 주기성을 이용하여 원하는 주기의 클럭신호를 출력하는 클럭 생성 회로를 제공하는데 있다.
본 발명의 특징에 따른 클럭 발생 회로는,
제 1 출력신호를 반전시키기 위한 제 1 인버터; 제 2 출력신호를 반전시키기 위한 제 2 인버터; 상기 제 1 및 제 2 인버터의 각 출력에 응답하여 서로 위상이 다른 상기 제 1 및 제 2 출력신호를 생성하는 펄스 생성부; 인에이블 신호에 따라 상기 제 1 또는 제 2 출력신호를 이용하여 서로 위상이 다른 제 1 및 제 2 클럭신호를 생성하는 수단; 상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 1인버터의 폴링타임을 제어하기 위해 저항값이 변경되는 제 1 폴링 타임 제어부; 및 상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 2 인버터의 폴링 타임을 제어하기 위해 저항값이 변경되는 제 2 폴링 타임 제어부를 포함한다.
상기 제 1 및 제 2 클럭신호는 위상이 반대되는 동일한 주기의 클럭신호인 것을 특징으로 한다.
상기 펄스 생성부는, 상기 제 1 인버터의 출력전압과 기준전압을 비교하고, 그 결과를 출력하는 제 1 비교기; 상기 제 2 인버터의 출력전압과 상기 기준전압을 비교하고, 그 결과를 출력하는 제 2 비교기; 및 상기 제 1 비교기와 제 2 비교기의 출력을 세트(S; Set)단 및 리셋(R; Rest)단에 각각 입력받아 상기 제 1 출력신호 및 제 2 출력신호를 출력하는 SR 래치를 포함한다.
상기 SR 래치는 NAND 논리 게이트를 이용하여 구현되는 것을 특징으로 한다.
상기 클럭신호를 생성하는 수단은, 상기 제 1 또는 제 2 출력 신호와 상기 인에이블 신호를 낸드(NAND) 논리 연산하는 논리 게이트; 상기 논리 게이트의 출력을 반전하여 상기 제 1 클럭 신호를 출력하는 제 1 반전수단; 및 상기 제 1 클럭 신호를 반전하여 상기 제 2 클럭 신호를 출력하는 제 2 반전수단을 포함한다.
상기 제 1 폴링타임 제어부는, 상기 제 1 인버터의 풀다운 단과 접지노드 사이에 연결되고, 제 1 제어 전압에 따라 턴온 정도가 달라져서 다른 저항값을 제공하는 제 1 트랜지스터; 및 상기 제 1 제어 전압을 상기 제 1 및 제 2 클럭 신호의 주기에 비례하게 생성하는 제 1 제어전압 생성부를 포함한다.
상기 제 1 제어전압 생성부는, 상기 제 1 및 제 2 클럭 신호에 의해 턴온 되는 제 2 및 제 3 트랜지스터; 상기 제 2 및 제 3 트랜지스터의 접점과 접지노드 사이에 연결되는 제 1 커패시터; 전원전압과 상기 제 1 제어 전압출력 노드 사이에 연결되는 정전류원; 및 상기 제 1 제어 전압 출력 노드와 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항을 포함하고, 상기 제 3 트랜지스터의 소오스단과 상기 제 1 및 제 2 저항의 접점이 연결되는 것을 특징으로 한다.
상기 제 2 폴링 타임 제어부는, 상기 제 2 인버터의 풀다운 단과 접지노드 사이에 연결되고, 제 2 제어 전압에 따라 턴온 정도가 달라져서 다른 저항값을 제공하는 제 4 트랜지스터; 및 상기 제 2 전압을 상기 제 1 및 제 2 클럭 신호의 주기에 비례하게 생성하는 제 2 제어전압 생성부를 포함한다.
상기 제 2 제어전압 생성부는, 상기 제 1 및 제 2 클럭 신호에 의해 턴온 되는 제 5 및 제 6 트랜지스터; 상기 제 5 및 제 6 트랜지스터의 접점과 접지노드 사이에 연결되는 제 2 커패시터; 전원전압과 상기 제 2 제어 전압 출력 노드 사이에 연결되는 정전류원; 및 상기 제 2 제어 전압 출력 노드와 접지노드 사이에 직렬로 연결되는 제 3 및 제 4 저항을 포함하고, 상기 제 6 트랜지스터의 소오스단과 상기 제 3 및 제 4 저항의 접점이 연결되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 클럭 생성 회로는, 외부의 환경에 의해 변경되는 클럭신호의 주기를 자체적으로 외부환경이 변경되어도 일정한 주기의 클럭신호를 생성하여 출력할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 클럭 발생 회로를 나타낸다.
도 2를 참조하면, 본 발명의 실시 예에 따른 클럭 발생 회로(200)는 제 1 내지 제 6 인버터(IN10 내지 IN60), 제 1 및 제 2 커패시터(C10, C20), 제 1 및 제 2 비교기(COM10, COM20), SR 래치(230), 제 1 및 제 2 폴링 타임 제어부(210, 220), 및 제 3 NAND 게이트(NA30)를 포함한다. 상기 SR 래치(230)는 제 1 및 제 2 NAND 게이트(NA10, NA20)를 포함한다.
제 1 인버터(IN10)는 전원전압과 노드(D2) 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어 구성된다. 제 2 인버터(IN20)는 전원전압과 노드(D4)의 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결되어 구성된다.
제 1 인버터(IN10)의 출력단인 노드(D1)는 제 1 비교기(COM10)의 반전 단자(-)에 입력된다. 상기 노드(D1)의 전압은 제 1 입력전압(Vin1)이다. 그리고 노드(D1)와 접지노드 사이에 제 1 커패시터(C10)가 연결된다.
제 2 인버터(IN20)의 출력단인 노드(D3)는 제 2 비교기(COM20)의 반전 단자(-)에 입력된다. 상기 노드(D3)의 전압은 제 2 입력전압(Vin2)이다. 그리고 노드(D3)와 접지노드 사이에 제 2 커패시터(C20)가 연결된다.
그리고 제 1 폴링 타임 제어부(210)는 제 1 인버터(IN10)의 풀 다운 수단인 NMOS 트랜지스터에 연결되어 저항값을 제공하여 제 1 인버터(IN10)의 폴링 타임을 제어한다.
제 2 폴링 타임 제어부(220)는 제 2 인버터(IN10)의 풀 다운 수단인 NMOS 트랜지스터에 연결되어 저항값을 제공하여 제 2 인버터(IN20)의 폴링 타임을 제어한다.
제 1 및 제 2 비교기(COM10, COM20)의 비반전 단자(+)에는 기준전압(Vref)이 입력된다.
제 3 인버터(IN30)는 제 1 비교기(COM10)의 출력신호를 반전하여 출력하고, 제 4 인버터(IN40)는 제 2 비교기(COM20)의 출력신호를 반전하여 출력한다. 제 3 인버터(IN30)의 출력은 SR 래치(230)의 /S 단으로 입력되고, 제 4 인버터(IN40)의 출력은 SR 래치(230)의 /R 단으로 입력된다.
SR 래치(230)의 제 1 출력(Q)은 제 3 NAND 게이트(NA30)에 입력되고, 또한 제 1 출력(Q)은 제 2 인버터(IN20)에 입력된다. 그리고 SR 래치(230)의 제 2 출력(/Q)은 제 1 인버터(IN10)에 입력된다.
제 3 NAND 게이트(NA30)의 다른 입력단에는 인에이블 신호(EN)가 입력되고, 제 5 인버터(IN50)는 제 3 NAND 게이트(NA30)의 출력신호를 반전하여 제 1 클럭(CK1)으로 출력하고, 제 6 인버터(IN60)는 제 5 인버터(IN50)가 출력하는 제 1 클럭(CK1)을 반전하여 제 2 클럭(CK2)으로 출력한다.
제 3 NAND 게이트(N30)와 제 5 및 제 6 인버터(IN50, IN60)는 제 1 출력(Q)을 인에이블 신호(EN)에 의해서 제 1 및 제 2 클럭(CK1, CK2)로 생성한다.
제 1 및 제 2 클럭(CK1, CK2)은 제 1 및 제 2 클럭 제어부(210, 220)에 입력된다.
제 1 및 제 2 폴링 타임 제어부(210, 220)는 PVT(Process, Voltage, Temperature)의 조건에 따라 자동으로 저항값이 변경되어 제 1 및 제 2 인버터(IN10, IN20)의 폴링 타임을 변경해 줌으로써 클럭 생성 회로(200)가 출력하는 클럭신호의 주기가 일정하게 제어한다.
상기 제 1 및 제 2 폴링 타임 제어부(210, 220)는 동일하게 구성되는데, 제 1 폴링 타임 제어부(210)를 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 제 1 폴링 타임 제어부를 나타낸다.
도 3을 참조하면, 제 1 폴링 타임 제어부(210)는 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3), 제 1 및 제 2 저항(R1, R2), 제 3 커패시터(C30) 및 정전류원(I)이 포함된다.
제 3 NMOS 트랜지스터(N3)는 노드(D2)와 접지노드 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 노드(D5)가 입력된다. 노드(D5)는 제 3 NMOS 트랜지스터(N3)의 턴온 또는 턴 오프 시키기 위한 제어전압(Vctrl)이 출력되는 노드이다.
정전류원(I)은 전원전압과 노드(D5)사이에 연결되고, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 노드(D5)와 노드(D6)의 사이에 직렬로 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 1 클럭(CK1)이 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 2 클럭(CK2)이 입력된다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 접점인 노드(D7)와 접지노드 사이에는 제 3 커패시터(C30)가 연결된다.
제 1 저항(R10)은 노드(D5)와 노드(D6) 사이에 연결되고, 제 2 저항(R20)은 노드(D6)와 접지노드 사이에 연결된다.
클럭 발생 회로(200)는 PVT 환경에 의해서 주기가 늘어나면, 저항값이 커지는 조건이 되고 주기가 짧아진다면 저항값이 작아지는 조건이 된다.
따라서 주기가 길어질 때 저항값을 작게 만들고, 주기가 짧아질 때 저항값을 크게 만든다면 일정한 주기의 클럭을 생성하는 것이 가능하다.
따라서 상기 도 3과 같은 제 1 및 제 2 폴링 타임 제어부(210, 220)는 제 1 및 제 2 클럭(CK1, CK2)에 의해서 저항값을 변경하여 일정한 주기의 클럭신호가 출력되게 한다.
제 1 및 제 2 폴링 타임 제어부(210, 220)에서 제 1 및 제 2 NMOS 트랜지스터(N1, N2)와 제 3 커패시터(C30)로 구성된 부분은 제 1 및 제 2 클럭(CK1, CK2)에 의해서 동작하게 되며, 등가저항(R')으로는 다음의 수학식 1과 같이 표시할 수 있다.
Figure 112009008147317-pat00001
따라서 전체 저항(Rtot)은 수학식 2와 같다.
Figure 112009008147317-pat00002
따라서 전체 저항(Rtot)이 주기에 대한 함수가 된다. 따라서 주기가 늘어나면 전체 저항(Rtot)도 커지고, 주기가 짧아지면 전체 저항(Rtot)도 작아진다.
그리고 정전류원(I)에 의해서 노드(D5), 즉 제어전압(Vctrl)은 전체 저항(Rtot)에 비례한다. 따라서 주기가 늘어나면 제어전압(Vctrl)은 커지고, 주기가 짧아지면 제어전압(Vctrl)은 작아진다.
이때, 제 3 NMOS 트랜지스터(N3)는 제어전압(Vctrl)의 크기에 따라 턴온 되는 정도가 달라진다. 제 3 NMOS 트랜지스터(N3)는 제 1 인버터(IN10)의 저항으로서 의 역할을 하는데, 제어전압(Vctrl)이 커지면 제 3 NMOS 트랜지스터(N3)는 크게 턴온 되므로 저항값은 작아진다.
반대로 제어전압(Vctrl)이 작아지면 제 3 NMOS 트랜지스터(N4)는 턴온 되는 정도가 작아지고 저항값은 커지게 된다.
따라서 PVT 등의 환경 변화에 따라 출력되는 제 1 및 제 2 클럭(CK1, CK2)의 주기가 길어지면 제어전압(Vctrl)이 커지고, 제 3 NMOS 트랜지스터(N3)의 작은 저항으로 작용한다. 그리고 제 1 및 제 2 클럭(CK1, CK2)의 주기가 짧아지면 제어전압(Vctrl)은 작아지고, 제 3 NMOS 트랜지스터(N3)는 큰 저항으로 작용한다.
상기 제 3 NMOS 트랜지스터(N3)의 저항값은 선형 영역에서 수학식 3과 같이 계산된다.
Figure 112009008147317-pat00003
상기 도 2 및 도 3을 참조하여 본 발명의 실시 예에 따른 클럭 발생 회로(200)의 동작을 상세히 설명하면 다음과 같다.
제 2 출력(/Q)은 하이 레벨이고, 제 1 출력(Q)은 로우 레벨 신호로 초기화 된 상태에서 제 1 인버터(IN10)는 하이 레벨의 제 2 출력(/Q)에 의해서 전원전압이 노드(D1)로 제공된다. 그리고 제 1 입력전압(Vin1)은 제 1 폴링 타임 제어부(210)가 제공하는 폴링 타임에 의해서 출력되는 제 1 인버터(IN10)의 전압이다. 제 1 입력전압(Vin1)이 기준전압(Vref)보다 작으면 제 1 비교기(COM1)는 '1'에 해당하는 하이 레벨 신호를 출력하고, 제 3 인버터(IN30)는 '0'에 해당하는 로우 레벨 신호를 출력한다.
상기 제 3 인버터(IN30)가 출력하는 로우 레벨 신호는 /S 단으로 입력된다.
/S 단으로 입력되는 로우 레벨 신호는 제 1 NAND 게이트(NA10)로 입력된다. 그리고 제 1 NAND 게이트(NA10)의 또 다른 입력단에는 제 2 출력(/Q)이 입력되므로, 제 1 NAND 게이트(NA10)는 하이레벨신호와 로우 레벨 신호가 입력되므로, 제 1 출력(Q)은 하이 레벨이 된다.
제 1 출력(Q)이 하이 레벨이 되면, 제 2 인버터(IN20)는 제 2 입력전압(Vin2)을 출력한다. 제 2 입력전압(Vin2)은 제 2 폴링 타임 제어부(220)가 제공하는 폴링 타임에 의해서 출력되는 제 2 인버터(IN20)의 전압이다.
그리고 제 2 입력전압(Vin2)이 기준전압보다 작으면 제 2 비교기(COM20)는 하이 레벨의 신호를 출력하고, 이는 제 4 인버터(IN40)에 의해 반전되어 /R 단으로 입력된다.
제 2 NAND 게이트(NA20)는 로우 레벨의 /R 단 신호와, 하이 레벨의 제 1 출력(Q)에 의해 하이 레벨의 제 2 출력(/Q)을 출력한다.
상기와 같이 동작하는 동안 제 1 출력(Q)은 제 3 NAND 게이트(NA30)로도 입력된다. 인에이블 신호(EN)가 하이 레벨로 입력되면, 제 3 NAND 게이트(NA30)는 제 1 출력(Q)을 반전하여 출력한다. 그리고 제 5 및 제 6 인버터(IN50, IN60)에 의해서 제 1 및 제 2 클럭(CK1, CK2)이 생성된다.
상기의 제 1 및 제 2 클럭(CK1, CK2)은 제 1 및 제 2 폴링 타임 제어부(210, 220)로 입력되어 저항값이 변경되게 함으로써 주변 환경인 PVT의 조건에 의해서 클럭의 주기가 변경되면 이를 자동으로 보정하여 일정한 주기의 클럭이 발생될 수 있게 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적은 클럭 발생 회로를 나타낸다.
도 2는 본 발명의 실시 예에 따른 클럭 발생 회로를 나타낸다.
도 3은 도 2의 제 1 클럭 제어부를 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 클럭 발생 회로
210, 220 : 제 1, 제 2 클럭 제어부
230 : SR 래치

Claims (9)

  1. 제 1 출력신호를 반전시키기 위한 제 1 인버터;
    제 2 출력신호를 반전시키기 위한 제 2 인버터;
    상기 제 1 및 제 2 인버터의 각 출력에 응답하여 서로 위상이 다른 상기 제 1 및 제 2 출력신호를 생성하는 펄스 생성부;
    인에이블 신호에 따라 상기 제 1 또는 제 2 출력신호를 이용하여 서로 위상이 다른 제 1 및 제 2 클럭신호를 생성하는 수단;
    상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 1 인버터의 폴링타임을 제어하기 위해 저항값이 변경되는 제 1 폴링 타임 제어부; 및
    상기 제 1 및 제 2 클럭신호에 응답하여 상기 제 2 인버터의 폴링타임을 제어하기 위해 저항값이 변경되는 제 2 폴링 타임 제어부
    를 포함하는 클럭 발생 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 및 제 2 클럭신호는 위상이 반대되는 동일한 주기의 클럭신호인 것을 특징으로 하는 클럭 발생 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 펄스 생성부는,
    상기 제 2 인버터의 출력전압과 상기 기준전압을 비교하고, 그 결과를 출력하는 제 2 비교기; 및
    상기 제 1 비교기와 제 2 비교기의 출력을 세트(S; Set)단 및 리셋(R; Rest)단에 각각 입력받아 상기 제 1 출력신호 및 제 2 출력신호를 출력하는 SR 래치;
    를 포함하는 클럭 발생 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 SR 래치는 NAND 논리 게이트를 이용하여 구현되는 것을 특징으로 하는 클럭 발생 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 클럭신호를 생성하는 수단은,
    상기 제 1 또는 제 2 출력신호와 상기 인에이블 신호를 낸드(NAND) 논리 연산하는 논리 게이트;
    상기 논리 게이트의 출력을 반전하여 상기 제 1 클럭 신호를 출력하는 제 1 반전수단; 및
    상기 제 1 클럭 신호를 반전하여 상기 제 2 클럭 신호를 출력하는 제 2 반전수단을 포함하는 클럭 발생 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 폴링타임 제어부는,
    상기 제 1 인버터의 풀다운 단과 접지노드 사이에 연결되고, 제 1 제어 전압에 따라 턴온 정도가 달라져서 다른 저항값을 제공하는 제 1 트랜지스터; 및
    상기 제 1 제어 전압을 상기 제 1 및 제 2 클럭 신호의 주기에 비례하게 생성하는 제 1 제어전압 생성부를 포함하는 클럭 발생 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제 1 제어전압 생성부는,
    상기 제 1 및 제 2 클럭신호에 의해 턴온 되는 제 2 및 제 3 트랜지스터;
    상기 제 2 및 제 3 트랜지스터의 접점과 접지노드 사이에 연결되는 제 1 커패시터;
    전원전압과 상기 제 1 제어 전압 출력 노드 사이에 연결되는 정전류원; 및
    상기 제 1 제어 전압 출력 노드와 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항을 포함하고, 상기 제 3 트랜지스터의 소오스단과 상기 제 1 및 제 2 저항의 접점이 연결되는 것을 특징으로 하는 클럭 발생 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 제 2 폴링 타임 제어부는,
    상기 제 2 인버터의 풀다운 단과 접지노드 사이에 연결되고, 제 2 제어 전압에 따라 턴온 정도가 달라져서 다른 저항값을 제공하는 제 4 트랜지스터; 및
    상기 제 2 제어 전압을 상기 제 1 및 제 2 클럭 신호의 주기에 비례하게 생성하는 제 2 제어전압 생성부를 포함하는 클럭 발생 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 제 2 제어전압 생성부는,
    상기 제 1 및 제 2 클럭 신호에 의해 턴온 되는 제 5 및 제 6 트랜지스터;
    상기 제 5 및 제 6 트랜지스터의 접점과 접지노드 사이에 연결되는 제 2 커패시터;
    전원전압과 상기 제 2 제어 전압 출력 노드 사이에 연결되는 정전류원; 및
    상기 제 2 제어 전압 출력 노드와 접지노드 사이에 직렬로 연결되는 제 3 및 제 4 저항을 포함하고, 상기 제 6 트랜지스터의 소오스단과 상기 제 3 및 제 4 저항의 접점이 연결되는 것을 특징으로 하는 클럭 발생 회로.
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